KR20110105166A - Semiconductor package - Google Patents

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Abstract

반도체 패키지가 개시되어 있다. 반도체 패키지는 본드핑거를 갖는 기판; 상기 기판 상에 배치되며, 제1 본딩패드에 연결된 재배선 및 상기 재배선에 각각 연결되고 솔더로 이루어진 와이어 접속패드 및 플립 칩 접속패드를 갖는 제1 반도체 칩 모듈; 상기 제1 반도체 칩 모듈 상부에 배치되며, 상기 플립 칩 접속패드에 플립 칩 본딩된 제2 반도체 칩 모듈; 및 상기 기판의 본드핑거와 상기 제1 반도체 칩 모듈의 와이어 접속패드 간을 전기적으로 연결하는 전도성 와이어;를 포함하는 것을 특징으로 한다.A semiconductor package is disclosed. The semiconductor package includes a substrate having a bond finger; A first semiconductor chip module disposed on the substrate and having a redistribution line connected to a first bonding pad and a wire connection pad and a flip chip connection pad respectively connected to the redistribution line and made of solder; A second semiconductor chip module disposed on the first semiconductor chip module and flip-chip bonded to the flip chip connection pad; And a conductive wire electrically connecting between the bond finger of the substrate and the wire connection pad of the first semiconductor chip module.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}Semiconductor Package {SEMICONDUCTOR PACKAGE}

본 발명은 경박 단소하면서 데이터를 고속으로 처리할 수 있는 반도체 패키지에 관한 것이다.The present invention relates to a semiconductor package capable of processing data at high speed while being light and simple.

최근 들어, 반도체 소자 제조 기술의 개발에 따라, 단시간 내에 보다 많은 데이터를 처리하기에 적합한 반도체 소자를 갖는 반도체 패키지들이 개발되고 있다.In recent years, with the development of semiconductor device manufacturing technology, semiconductor packages having semiconductor devices suitable for processing more data in a short time have been developed.

반도체 패키지는 순도 높은 실리콘으로 이루어진 웨이퍼 상에 반도체 칩을 제조하는 반도체 칩 제조 공정, 반도체 칩을 전기적으로 검사하는 다이 소팅 공정 및 양품 반도체 칩을 패키징하는 패키징 공정 등을 통해 제조된다.The semiconductor package is manufactured through a semiconductor chip manufacturing process for manufacturing a semiconductor chip on a wafer made of high purity silicon, a die sorting process for electrically inspecting the semiconductor chip, and a packaging process for packaging a good semiconductor chip.

최근에는 반도체 패키지의 사이즈가 반도체 칩 사이즈의 약 100% 내지 105%에 불과한 칩 스케일 패키지(chip scale package) 및 복수개의 반도체 칩들을 적층 한 스택 패키지(stacked semiconductor package)가 개발된 바 있다.Recently, a chip scale package having a semiconductor package size of only about 100% to 105% of a semiconductor chip size and a stacked semiconductor package having a plurality of stacked semiconductor chips have been developed.

이들 중 스택 패키지는 저장할 수 있는 데이터 용량을 크게 향상시키는 장점을 갖는 반면, 스택 패키지에 포함된 각 반도체 칩으로 입력되는 신호 및 출력되는 신호의 처리 속도의 편차에 의하여 스택 패키지의 데이터 처리 속도가 크게 저하되는 문제점을 갖는다.Among these, the stack package has an advantage of greatly improving the data capacity that can be stored, while the data processing speed of the stack package is greatly increased due to variations in the processing speeds of the signals input and output to each semiconductor chip included in the stack package. It has a problem of deterioration.

이러한 문제를 해결하기 위한 일환으로, 상부 반도체 칩과 하부 반도체 칩을 상호 마주보도록 배치한 상태에서 상부 반도체 칩과 하부 반도체 칩을 플립 칩 본딩하고, 기판과 하부 반도체 칩을 금속 와이어로 연결하는 CoC(chip on chip) 타입의 반도체 패키지에 대한 연구가 활발히 진행되어 왔다.In order to solve this problem, CoC (flip chip bonding of the upper semiconductor chip and the lower semiconductor chip while the upper semiconductor chip and the lower semiconductor chip are disposed to face each other and connecting the substrate and the lower semiconductor chip with a metal wire) Research on chip on chip) type semiconductor packages has been actively conducted.

그러나, 이러한 CoC 타입의 반도체 패키지는 하부 반도체 칩에 와이어 본딩을 하기 위한 패드와 플립 칩 본딩을 하기 위한 패드를 형성하게 되는 데, 종래에는 이러한 패드들 간을 이종 물질로 형성해야 하는 데 따른 공정 수 및 공정 비용의 상승 문제가 있었다. 또한, 종래의 CoC 타입의 반도체 패키지는 금 와이어를 이용하여 와이어 본딩을 수행하고 있는데, 이러한 금 와이어는 다른 금속 물질에 비해 용융점이 높은 관계로 일정 이상의 와이어 루프 높이를 확보해야하는 등의 문제로 반도체 칩들 사이의 갭이 증가하는 문제가 있다.However, such a CoC type semiconductor package forms pads for wire bonding and flip chip bonding on a lower semiconductor chip, and in the related art, the number of processes required to form a heterogeneous material between these pads is conventional. And an increase in process cost. In addition, a conventional CoC type semiconductor package performs wire bonding using a gold wire, which has a high melting point compared to other metal materials, and thus has a problem of securing a wire loop height higher than a certain level. There is a problem that the gap between them increases.

본 발명은 플립 칩 본딩용 패드와 와이어 본딩용 패드를 동종 물질로 형성하는 것을 통해 공정 비용 및 시간을 줄일 수 있는 반도체 패키지를 제공한다.The present invention provides a semiconductor package capable of reducing process cost and time by forming a flip chip bonding pad and a wire bonding pad of the same material.

또한, 본 발명은 금 와이어에 비해 용융점이 낮은 솔더 와이어를 이용하여 기판과 반도체 칩들을 와이어 본딩하는 것을 통해 와이어의 루프 높이를 최소화할 수 있는 반도체 패키지를 제공한다.The present invention also provides a semiconductor package capable of minimizing the loop height of the wire by wire bonding the substrate and the semiconductor chips using a solder wire having a lower melting point than gold wire.

본 발명의 일 실시예에 따른 반도체 패키지는 본드핑거를 갖는 기판; 상기 기판 상에 배치되며, 제1 본딩패드에 연결된 재배선 및 상기 재배선에 각각 연결되고 솔더로 이루어진 와이어 접속패드 및 플립 칩 접속패드를 갖는 제1 반도체 칩 모듈; 상기 제1 반도체 칩 모듈 상부에 배치되며, 상기 플립 칩 접속패드에 플립 칩 본딩된 제2 반도체 칩 모듈; 및 상기 기판의 본드핑거와 상기 제1 반도체 칩 모듈의 와이어 접속패드 간을 전기적으로 연결하는 전도성 와이어;를 포함하는 것을 특징으로 한다.A semiconductor package according to an embodiment of the present invention includes a substrate having a bond finger; A first semiconductor chip module disposed on the substrate and having a redistribution line connected to a first bonding pad and a wire connection pad and a flip chip connection pad respectively connected to the redistribution line and made of solder; A second semiconductor chip module disposed on the first semiconductor chip module and flip-chip bonded to the flip chip connection pad; And a conductive wire electrically connecting between the bond finger of the substrate and the wire connection pad of the first semiconductor chip module.

상기 제1 반도체 칩 모듈과 제2 반도체 칩 모듈의 사이 공간에 형성된 언더-필 부재를 더 포함하는 것을 특징으로 한다.And an under-fill member formed in a space between the first semiconductor chip module and the second semiconductor chip module.

상기 기판은 상기 제1 반도체 칩이 수납되는 리세스부를 갖는 것을 특징으로 한다.The substrate may have a recess in which the first semiconductor chip is accommodated.

상기 전도성 와이어는 솔더 와이어를 포함하는 것을 특징으로 한다.The conductive wire is characterized in that it comprises a solder wire.

본 발명의 다른 실시예에 따른 반도체 패키지는 본드핑거를 갖는 기판; 상기 기판 상에 스택된 적어도 둘 이상의 유닛 패키지; 및 상기 본드핑거와 상기 유닛 패키지들을 전기적으로 각각 연결하는 전도성 와이어;를 포함하며,A semiconductor package according to another embodiment of the present invention includes a substrate having a bond finger; At least two unit packages stacked on the substrate; And conductive wires electrically connecting the bond fingers and the unit packages, respectively.

상기 유닛 패키지는, 상기 기판 상에 배치되며, 제1 본딩패드에 연결된 재배선 및 상기 재배선에 각각 연결되고 솔더로 이루어진 와이어 접속패드 및 플립 칩 접속패드를 갖는 제1 반도체 칩 모듈; 및 상기 제1 반도체 칩 모듈 상부에 배치되며, 상기 플립 칩 접속패드에 플립 칩 본딩된 제2 반도체 칩 모듈;을 포함하는 것을 특징으로 한다.The unit package may include: a first semiconductor chip module disposed on the substrate and having a redistribution line connected to a first bonding pad and a wire connection pad and a flip chip connection pad respectively connected to the redistribution line and made of solder; And a second semiconductor chip module disposed on the first semiconductor chip module and flip-chip bonded to the flip chip connection pad.

상기 전도성 와이어는 솔더 와이어를 포함하는 것을 특징으로 한다.The conductive wire is characterized in that it comprises a solder wire.

상기 스택된 유닛 패키지들 및 전도성 와이어를 포함한 기판 상면을 밀봉하는 봉지부; 및 상기 기판 하면에 부착된 외부접속단자;를 더 포함하는 것을 특징으로 한다.An encapsulation unit sealing an upper surface of the substrate including the stacked unit packages and conductive wires; And an external connection terminal attached to the lower surface of the substrate.

본 발명은 플립 칩 본딩용 패드와 와이어 본딩용 패드를 동종 물질로 형성하는 것을 통해 공정 비용 및 시간을 줄일 수 있다.The present invention can reduce the process cost and time by forming the flip chip bonding pad and the wire bonding pad of the same material.

또한, 본 발명은 금 와이어에 비해 용융점이 낮은 솔더 와이어를 매개로 기판과 반도체 칩들을 와이어 본딩하는 것을 통해 와이어 루프 높이를 낮출 수 있고, 이를 통해 슬림한 반도체 패키지를 제작할 수 있다.In addition, the present invention can lower the wire loop height by wire bonding the substrate and the semiconductor chips through the solder wire having a lower melting point than the gold wire, thereby manufacturing a slim semiconductor package.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도.
도 2는 도 1의 제1 반도체 칩 모듈을 나타낸 평면도.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도.
도 4는 도 3의 제1 반도체 칩 모듈을 나타낸 평면도.
도 5는 본 발명의 실시예에 따른 적층 타입의 반도체 패키지를 나타낸 단면도.1 is a cross-sectional view showing a semiconductor package according to an embodiment of the present invention.
FIG. 2 is a plan view illustrating the first semiconductor chip module of FIG. 1. FIG.
3 is a cross-sectional view showing a semiconductor package according to another embodiment of the present invention.
4 is a plan view illustrating the first semiconductor chip module of FIG. 3.
5 is a cross-sectional view illustrating a semiconductor package of a stacked type according to an embodiment of the present invention.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 패키지에 대해 상세히 설명하도록 한다.Hereinafter, a semiconductor package according to exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 도 2는 도 1의 제1 반도체 칩 모듈을 나타낸 평면도이다.1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention. FIG. 2 is a plan view illustrating the first semiconductor chip module of FIG. 1.

도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(105)는 기판(110), 제1 반도체 칩 모듈(150), 제2 반도체 칩 모듈(160) 및 전도성 와이어(116)를 포함한다. 이에 더불어, 반도체 패키지(105)는 제1 및 제2 반도체 칩 모듈(150, 160)의 사이 공간에 충진된 언더-필 부재(130)를 더 포함할 수 있다.Referring to FIG. 1, a semiconductor package 105 according to an embodiment of the present invention includes a substrate 110, a first semiconductor chip module 150, a second semiconductor chip module 160, and a conductive wire 116. do. In addition, the semiconductor package 105 may further include an under-fill member 130 filled in a space between the first and second semiconductor chip modules 150 and 160.

제1 반도체 칩 모듈(150)은 기판(110) 상에 배치되며, 제1 본딩패드(153)에 연결된 재배선(154) 및 상기 재배선(154)에 각각 연결된 플립 칩 접속패드(142) 및 와이어 접속패드(144)를 갖는다. 이에 더불어, 제1 반도체 칩 모듈(150)은 제1 반도체 칩(152), 제1 절연막(156) 및 제2 절연막(158)을 더 포함할 수 있다.The first semiconductor chip module 150 is disposed on the substrate 110, and has a redistribution 154 connected to the first bonding pad 153, a flip chip connection pad 142 connected to the redistribution 154, and The wire connection pad 144 is provided. In addition, the first semiconductor chip module 150 may further include a first semiconductor chip 152, a first insulating layer 156, and a second insulating layer 158.

제1 반도체 칩(152)은 상면(151a) 및 상기 상면(151a)에 대향하는 하면(151b)을 갖는 제1 반도체 칩 몸체(151)와, 상기 제1 반도체 칩 몸체(151) 상면(151a)에 배치된 퓨즈(115) 및 상기 제1 본딩패드(153)와, 상기 제1 본딩패드(153)를 제외한 제1 반도체 칩 몸체(151)의 상면(151a)을 덮는 보호막(125)을 포함할 수 있다. 이에 더불어, 제1 반도체 칩(152)은 회로부(A)를 더 포함할 수 있다. 회로부(A)는, 예를 들어, 데이터를 저장하기 위한 데이터 저장부(미도시) 및 데이터를 처리하기 위한 데이터 처리부(미도시)를 포함할 수 있다.The first semiconductor chip 152 has a first semiconductor chip body 151 having an upper surface 151a and a lower surface 151b facing the upper surface 151a, and an upper surface 151a of the first semiconductor chip body 151. And a passivation layer 125 covering the fuse 115, the first bonding pad 153, and an upper surface 151a of the first semiconductor chip body 151 excluding the first bonding pad 153. Can be. In addition, the first semiconductor chip 152 may further include a circuit unit A. FIG. The circuit unit A may include, for example, a data storage unit (not shown) for storing data and a data processing unit (not shown) for processing the data.

상기 재배선(154)은 소정의 위치에 플립 칩 본딩패드(132) 및 와이어 본딩패드(134)를 갖는다. 플립 칩 본딩패드(132) 및 와이어 본딩패드(134)를 갖는 재배선(154)은 제1 반도체 칩 몸체(151)의 상면(151a), 보다 구체적으로는, 제1 반도체 칩(152)의 보호막(125) 상에 배치될 수 있다.The redistribution 154 has a flip chip bonding pad 132 and a wire bonding pad 134 in a predetermined position. The redistribution line 154 having the flip chip bonding pad 132 and the wire bonding pad 134 may have a top surface 151a of the first semiconductor chip body 151, more specifically, a passivation layer of the first semiconductor chip 152. May be disposed on 125.

이러한 재배선(154)은 제1 본딩패드(153)를 노출시키는 개구를 갖고, 상기 제1 본딩패드(153)를 제외한 제1 반도체 칩 몸체(151)의 상면(151a) 전부를 덮는 제1 절연막(156) 상에 형성되며, 상기 제1 본딩패드(153)와 전기적으로 연결된다. 이러한 재배선(154)은 제1 본딩패드(153)를 포함한 제1 절연막(156)과의 맞닿는 표면에 개재된 금속 씨드막 패턴(148)을 더 가질 수 있다. 상기 제1 절연막(156)은 산화실리콘과 폴리이미드 중 어느 하나로 형성될 수 있다.The redistribution 154 has an opening that exposes the first bonding pad 153, and includes a first insulating layer covering all of the upper surface 151a of the first semiconductor chip body 151 except for the first bonding pad 153. It is formed on the 156, and is electrically connected to the first bonding pad 153. The redistribution 154 may further include a metal seed layer pattern 148 interposed on a surface of the redistribution 154 that is in contact with the first insulating layer 156 including the first bonding pad 153. The first insulating layer 156 may be formed of any one of silicon oxide and polyimide.

상기 플립 칩 본딩패드(132)는 제1 반도체 칩 몸체(151)의 상면(151a) 일측 가장자리에 배치되고, 상기 와이어 본딩패드(134)는 일측 가장자리에 대향하는 타측 가장자리에 배치될 수 있다. 이와 다르게, 상기 플립 칩 본딩패드(132)는 제1 반도체 칩 몸체(151)의 상면(151a) 일측 가장자리에 배치되고, 상기 와이어 본딩패드(134)는 제1 반도체 칩 몸체(151)의 상면(151a) 중앙에 배치될 수 있다. 이 경우, 플립 칩 본딩패드(132)는 플립 칩 본딩용 패드로 이용되고, 와이어 본딩패드(134)는 와이어 본딩용 패드로 이용될 수 있다.The flip chip bonding pad 132 may be disposed at one edge of the upper surface 151a of the first semiconductor chip body 151, and the wire bonding pad 134 may be disposed at the other edge opposite to one edge thereof. Alternatively, the flip chip bonding pad 132 is disposed at one edge of the top surface 151a of the first semiconductor chip body 151, and the wire bonding pad 134 is the top surface of the first semiconductor chip body 151 ( 151a) may be disposed in the center. In this case, the flip chip bonding pad 132 may be used as a flip chip bonding pad, and the wire bonding pad 134 may be used as a wire bonding pad.

이와 같이, 플립 칩 본딩패드(132) 및 와이어 본딩패드(134)를 갖는 재배선(154)은 플립 칩 본딩패드(132) 및 와이어 본딩패드(134)를 각각 노출시키는 개구(도시안함)들을 갖는 제2 절연막(158)에 의해 보호되며, 이러한 제2 절연막(158)은 제1 절연막(156)과 동일한 물질 그룹에서 선택될 수 있다.As such, the redistribution 154 having the flip chip bonding pad 132 and the wire bonding pad 134 has openings (not shown) that expose the flip chip bonding pad 132 and the wire bonding pad 134, respectively. Protected by the second insulating film 158, the second insulating film 158 may be selected from the same material group as the first insulating film 156.

한편, 플립 칩 접속패드(142)는 제2 절연막(158) 상에 배치되며, 상기 제2 절연막(158)의 개구를 통해 플립 칩 본딩패드(132)와 전기적으로 연결된다. 이와 마찬가지로, 상기 와이어 접속패드(144)는 제2 절연막(158) 상에 배치되며, 상기 제2 절연막(158)의 개구를 통해 와이어 본딩패드(134)와 전기적으로 연결된다. 이러한 플립 칩 접속패드(142)와 와이어 접속패드(144)는 동일층에서 동일한 물질로 형성하는 것이 바람직하며, 이러한 물질로는 솔더를 포함할 수 있다. 이와 다르게, 상기 플립 칩 접속패드(142) 및 와이어 접속패드(144)는 니켈, 주석 및 니켈-주석 합금 중 어느 하나를 포함할 수 있다.The flip chip connection pad 142 is disposed on the second insulating layer 158 and is electrically connected to the flip chip bonding pad 132 through the opening of the second insulating layer 158. Similarly, the wire connection pad 144 is disposed on the second insulating film 158 and is electrically connected to the wire bonding pad 134 through the opening of the second insulating film 158. The flip chip connection pad 142 and the wire connection pad 144 may be formed of the same material in the same layer, and the material may include solder. Alternatively, the flip chip connection pad 142 and the wire connection pad 144 may include any one of nickel, tin, and a nickel-tin alloy.

제2 반도체 칩 모듈(160)은 제1 반도체 칩 모듈(150) 상부에 배치되며, 상기 플립 칩 접속패드(142)에 플립 칩 본딩된다.The second semiconductor chip module 160 is disposed on the first semiconductor chip module 150 and is flip chip bonded to the flip chip connection pad 142.

이러한 제2 반도체 칩 모듈(160)은 제2 반도체 칩(162) 및 칩 범프(164)를 갖는다. 제2 반도체 칩 모듈(160)은 제1 반도체 칩 모듈(150) 상부에 배치되며, 이러한 제2 반도체 칩(162)은 상면(161a) 및 상기 상면(161a)에 대향하는 하면(161b)을 갖는 제2 반도체 칩 몸체(161)와 상기 제2 반도체 칩 몸체(161)의 상면(161a)에 배치된 제2 본딩패드(163)를 갖는다.The second semiconductor chip module 160 has a second semiconductor chip 162 and a chip bump 164. The second semiconductor chip module 160 is disposed on the first semiconductor chip module 150, and the second semiconductor chip 162 has an upper surface 161a and a lower surface 161b facing the upper surface 161a. The second semiconductor chip body 161 and the second bonding pad 163 are disposed on the upper surface 161a of the second semiconductor chip body 161.

이에 더불어, 제2 반도체 칩(162)은 회로부(B)를 더 포함할 수 있다. 회로부(B)는, 예를 들어, 데이터를 저장하기 위한 데이터 저장부(미도시) 및 데이터를 처리하기 위한 데이터 처리부(미도시)를 포함할 수 있다. 제1 반도체 칩(152)과 제2 반도체 칩(162)은 동종 칩이거나, 또는, 이종 칩일 수 있다.In addition, the second semiconductor chip 162 may further include a circuit portion (B). The circuit unit B may include, for example, a data storage unit (not shown) for storing data and a data processing unit (not shown) for processing the data. The first semiconductor chip 152 and the second semiconductor chip 162 may be homogeneous chips or heterogeneous chips.

상기 제2 반도체 칩 모듈(160)의 제2 본딩패드(162)는 제1 반도체 칩 모듈(150)의 제1 본딩패드(152)와 상호 마주보는 플립 형태로 배치되며, 상기 칩 범프(164)는 제2 본딩패드(163) 상부에 형성될 수 있다. 이러한 칩 범프(164)는 제2 본딩패드(163) 상부에 배치되어 제2 본딩패드(163) 및 플립 칩 본딩패드(132) 상호 간을 전기적으로 접속시킨다. 따라서, 상기 제1 반도체 칩 모듈(150)과 제2 반도체 칩 모듈(160)은 칩 범프(164)를 매개로 상호 전기적으로 직접 연결된다.The second bonding pads 162 of the second semiconductor chip module 160 are disposed in a flip shape facing each other with the first bonding pads 152 of the first semiconductor chip module 150 and the chip bumps 164. May be formed on the second bonding pad 163. The chip bump 164 is disposed on the second bonding pad 163 to electrically connect the second bonding pad 163 and the flip chip bonding pad 132 to each other. Therefore, the first semiconductor chip module 150 and the second semiconductor chip module 160 are electrically connected directly to each other through the chip bump 164.

칩 범프(164)는 솔더를 포함할 수 있다. 이와 다르게, 칩 범프(164)는 금 스터드를 포함한 금속을 포함할 수 있다.Chip bump 164 may include solder. Alternatively, chip bump 164 may comprise a metal including a gold stud.

언더-필 부재(130)는 제1 및 제2 반도체 칩 모듈(150, 160)의 사이 공간에 충진되어, 외부의 충격 및 진동으로부터 제1 및 제2 반도체 칩 모듈(150, 160)을 보호한다. 언더-필 부재(130)는 일 예로 ACP(Anisotropic Conductive Paste), ACF(Anisotropic Conductive Film), NCF(Non Conductive Film) 및 NCP(Non Conductive Paste) 등을 포함할 수 있다.The under-fill member 130 is filled in the space between the first and second semiconductor chip modules 150 and 160 to protect the first and second semiconductor chip modules 150 and 160 from external shock and vibration. . The under-fill member 130 may include, for example, an anisotropic conductive paste (ACP), anisotropic conductive film (ACF), non-conductive film (NCF), non-conductive paste (NCP), or the like.

한편, 기판(110)은 상면(112a) 및 하면(112b)을 갖는 기판 몸체(112)와 상기 기판 몸체(112)의 상면(112a) 및 하면(112b)에 형성된 본드핑거(122) 및 볼랜드(124)를 갖는 회로패턴(도시안함)을 포함한다. 이에 더불어, 기판(110)은 제1 반도체 칩 모듈(150)을 수납하는 리세스부(106)를 더 포함할 수 있다.Meanwhile, the substrate 110 may include a substrate body 112 having an upper surface 112a and a lower surface 112b and a bond finger 122 and a ball land formed on the upper surface 112a and the lower surface 112b of the substrate body 112. 124 includes a circuit pattern (not shown). In addition, the substrate 110 may further include a recess 106 that accommodates the first semiconductor chip module 150.

리세스부(106)는 기판 몸체(112)의 상면(112a)으로부터 하면(112b) 방향으로 일부 두께를 관통하도록 형성될 수 있고, 이러한 리세스부(106)는, 예를 들면, 기판 몸체(112)의 중앙에 배치될 수 있다.The recess portion 106 may be formed to penetrate a portion of the thickness from the upper surface 112a to the lower surface 112b of the substrate body 112, and the recess portion 106 may be formed of, for example, a substrate body ( 112).

본드핑거(122)는 기판 몸체(122)의 일측 가장자리를 따라 배치되거나, 또는, 양측 가장자리를 따라 배치될 수 있다. 이러한 본드핑거(122)는 리세스부(106) 주변에 배치하는 것이 바람직하다.The bond fingers 122 may be disposed along one edge of the substrate body 122 or may be disposed along both edges. The bond finger 122 may be disposed around the recess 106.

전도성 와이어(116)는 기판(110)의 본드핑거(122)와 제1 반도체 칩 모듈(150)의 와이어 접속패드(144)를 전기적으로 연결한다. 이러한 전도성 와이어(116)는 본드핑거(122)에 일측 단부가 접속되고, 상기 일측 단부에 대향하는 타측 단부가 와이어 접속패드(144)에 접속될 수 있다.The conductive wire 116 electrically connects the bond finger 122 of the substrate 110 and the wire connection pad 144 of the first semiconductor chip module 150. One end of the conductive wire 116 may be connected to the bond finger 122, and the other end opposite to the one end may be connected to the wire connection pad 144.

상기 전도성 와이어(116)는 솔더 와이어를 포함할 수 있다. 이와 다르게, 전도성 와이어(116)는 구리 와이어를 포함할 수 있다. 솔더 와이어(116)는 제1 용융점을 갖는 금 와이어 보다 녹는점이 낮은 제2 용융점을 갖는다.The conductive wire 116 may include a solder wire. Alternatively, the conductive wire 116 may comprise a copper wire. The solder wire 116 has a second melting point that is lower than the gold wire having the first melting point.

또한, 기판(110) 하면(112b)의 볼랜드(124)에 부착된 외부접속단자(170)를 더 포함할 수 있다. 외부접속단자(170)는 일 예로 솔더볼을 포함할 수 있다.In addition, the substrate 110 may further include an external connection terminal 170 attached to the ball land 124 of the lower surface 112b. The external connection terminal 170 may include solder balls as an example.

도면으로 제시하지는 않았지만, 종래에 따른 반도체 패키지를 제작하기 위해서는, 예를 들면, 플립 칩 접속패드 및 와이어 접속패드의 노출된 표면에 구리로 이루어진 제1 도금층을 형성하고 이를 패터닝하여 플립 칩 접속패드를 형성하는 공정과 금으로 이루어진 제2 도금층을 형성하고 이를 패터닝하여 와이어 접속패드를 형성하는 공정이 이원화되어 진행됨에 따라 공정 수 및 공정 비용이 상승하는 문제가 있었다.Although not shown in the drawings, in order to fabricate a semiconductor package according to the related art, for example, a flip chip connection pad may be formed by forming and patterning a first plating layer made of copper on the exposed surfaces of the flip chip connection pad and the wire connection pad. As a process of forming and forming a second plating layer made of gold and patterning it to form a wire connection pad is dualized, there is a problem in that the number of processes and the process cost increase.

또한, 솔더 와이어에 비해 상대적으로 용융점이 높은 금 와이어를 이용하는 종래의 반도체 패키지에서는 기판(110)과 제1 반도체 칩 모듈(150)을 와이어 본딩하기에 앞서 와이어의 루프 높이를 일정한 높이 이상으로 확보하기 위해 플립 칩 접속패드를 실시예에 비해 상당히 높은 두께로 형성하는 것이 불가피하였으며, 이는, 결국 제1 및 제2 반도체 칩 모듈(150, 160) 사이의 갭(g)을 상승시키는 요인으로 작용하여 슬림한 반도체 패키지를 제작하는 데 걸림돌로 작용했었다.In addition, in a conventional semiconductor package using a gold wire having a higher melting point than a solder wire, the loop height of the wire is secured to a predetermined height or more prior to wire bonding the substrate 110 and the first semiconductor chip module 150. For this reason, it was inevitable to form a flip chip connection pad with a considerably higher thickness than the embodiment, which in turn acts as a factor of raising the gap g between the first and second semiconductor chip modules 150 and 160, resulting in slimness. It was an obstacle to the fabrication of a semiconductor package.

그러나, 본 실시예에서는 플립 칩 본딩패드(132)와 와이어 본딩패드(134)에 연결된 플립 칩 접속패드(142) 및 와이어 접속패드(144)가 이종 물질이 아닌 동종 물질을 이용한 동일 공정에서 진행되므로 공정 시간 및 비용을 절감할 수 있다.However, in the present exemplary embodiment, since the flip chip bonding pad 132 and the flip chip connecting pad 142 and the wire connecting pad 144 connected to the wire bonding pad 134 are performed in the same process using the same material instead of the different materials. Process time and costs can be reduced.

특히, 본 실시예에서는 제1 용융점을 갖는 금 와이어 대신 제1 용융점보다 낮은 제2 용융점을 갖는 솔더 와이어(116)가 이용되므로, 금 와이어에 비해 낮은 온도에서 솔더 와이어(116)의 용융이 이루어질 수 있어 종래에 비해 와이어 루프 높이를 낮출 수 있다. 이를 통해, 플립 칩 접속패드(142)의 두께 또한 줄일 수 있는 효과로 슬림한 반도체 패키지(105)를 제작하는 데 유리하다.In particular, since the solder wire 116 having a second melting point lower than the first melting point is used instead of the gold wire having the first melting point, the solder wire 116 may be melted at a lower temperature than the gold wire. As a result, the wire loop height can be lowered compared to the conventional art. As a result, the thickness of the flip chip connection pad 142 may also be reduced, which is advantageous for manufacturing the slim semiconductor package 105.

따라서, 본 실시예에 따른 반도체 패키지(105)는 칩 범프(164)를 매개로 제1 및 제2 반도체 칩 모듈(150, 160)이 본딩되므로 제1 및 제2 반도체 칩 모듈(150, 160)의 전기적 연결 경로가 유사해져 데이터를 고속으로 처리하기에 적합하다.Therefore, in the semiconductor package 105 according to the present exemplary embodiment, since the first and second semiconductor chip modules 150 and 160 are bonded through the chip bump 164, the first and second semiconductor chip modules 150 and 160 are bonded. The electrical connection paths are similar, making them suitable for high-speed data processing.

또한, 본 실시예는 제1 및 제2 반도체 칩 모듈 간의 갭을 낮출 수 있어 슬림한 반도체 패키지를 제작하는 데 적극적으로 대응할 수 있다.In addition, the present embodiment can lower the gap between the first and the second semiconductor chip module can actively respond to the manufacture of a slim semiconductor package.

도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 도 4는 도 3의 제1 반도체 칩 모듈을 나타낸 평면도이다. 이하에서는 도 1 및 도 2에서 설명한 실시예에 따른 반도체 패키지와 동일한 명칭에 대해서는 동일한 번호를 부여하고, 중복 설명은 생략하도록 한다.3 is a cross-sectional view illustrating a semiconductor package in accordance with another embodiment of the present invention. 4 is a plan view illustrating the first semiconductor chip module of FIG. 3. Hereinafter, the same numerals are assigned to the same names as the semiconductor packages according to the embodiments described with reference to FIGS. 1 and 2, and redundant descriptions thereof will be omitted.

도 3 및 도 4를 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지(105)는 기판(110), 제1 반도체 칩 모듈(150), 제2 반도체 칩 모듈(160) 및 전도성 와이어(116)를 포함한다. 이에 더불어, 반도체 패키지(105)는 제1 및 제2 반도체 칩 모듈(150, 160) 사이에 개재된 언더-필 부재(130)를 더 포함한다.3 and 4, a semiconductor package 105 according to another embodiment of the present invention may include a substrate 110, a first semiconductor chip module 150, a second semiconductor chip module 160, and a conductive wire 116. ). In addition, the semiconductor package 105 further includes an under-fill member 130 interposed between the first and second semiconductor chip modules 150 and 160.

본 발명의 다른 실시예에 따른 제1 및 제2 반도체 칩 모듈(150, 160)은 도 1 및 도 2에서 설명한 제1 및 제2 반도체 칩 모듈(150, 160)과 실질적으로 유사한 구성을 갖는다.The first and second semiconductor chip modules 150 and 160 according to another exemplary embodiment of the present invention have a structure substantially similar to that of the first and second semiconductor chip modules 150 and 160 described with reference to FIGS. 1 and 2.

다만, 본 발명의 다른 실시예에 따른 반도체 패키지(105)는, 일 실시예에 따른 반도체 패키지와 다르게, 플립 칩 본딩패드(132)가 제1 반도체 칩 몸체(151)의 상면(151a) 중앙에 배치될 수 있고, 와이어 본딩패드(134)가 제1 반도체 칩 몸체(151) 상면(151a)의 일측 가장자리에 배치될 수 있다.However, in the semiconductor package 105 according to another embodiment of the present invention, unlike the semiconductor package according to the embodiment, the flip chip bonding pad 132 is disposed at the center of the upper surface 151a of the first semiconductor chip body 151. The wire bonding pad 134 may be disposed at one edge of the upper surface 151a of the first semiconductor chip body 151.

또한, 전도성 와이어(116)는 본드핑거(122)에 일측 단부가 접속되고, 상기 일측 단부에 대향하는 타측 단부가 와이어 접속패드(144)에 접속될 수 있다. 이에 더불어, 제1 및 제2 반도체 칩 모듈(150, 160)들 및 전도성 와이어(116)들을 포함한 기판(110)의 상면(112a)을 밀봉하도록 형성된 봉지부(180)를 더 포함할 수 있다. 봉지부(180)는 일 예로 EMC(epoxy molding compound)를 포함할 수 있다. 그 밖의 구성 요소는 도 1 및 도 2에서 설명한 일 실시예에 따른 반도체 패키지와 동일하므로 중복 설명은 생략하도록 한다.In addition, one end of the conductive wire 116 may be connected to the bond finger 122, and the other end opposite to the one end may be connected to the wire connection pad 144. In addition, the semiconductor device may further include an encapsulation unit 180 formed to seal the top surface 112a of the substrate 110 including the first and second semiconductor chip modules 150 and 160 and the conductive wires 116. The encapsulation unit 180 may include, for example, an epoxy molding compound (EMC). Other components are the same as the semiconductor package according to the exemplary embodiment described with reference to FIGS. 1 and 2, and thus redundant descriptions thereof will be omitted.

도 5는 본 발명의 실시예에 따른 적층 타입의 반도체 패키지를 나타낸 단면도이다. 이하에서는 도 1 및 도 2에서 설명한 실시예에 따른 반도체 패키지와 동일한 명칭에 대해서는 동일한 번호를 부여하고, 중복 설명은 생략하도록 한다.5 is a cross-sectional view illustrating a semiconductor package of a stacked type according to an embodiment of the present invention. Hereinafter, the same numerals are assigned to the same names as the semiconductor packages according to the embodiments described with reference to FIGS. 1 and 2, and redundant descriptions thereof will be omitted.

도 5를 참조하면, 본 발명의 실시예에 따른 적층 타입의 반도체 패키지(201)는 기판(110), 유닛 패키지(200)들 및 전도성 와이어(116)를 포함한다.Referring to FIG. 5, a stack type semiconductor package 201 according to an embodiment of the present invention includes a substrate 110, unit packages 200, and a conductive wire 116.

기판(110)은 상면(110a) 및 하면(110b)을 갖는 기판 몸체(112)와, 상기 기판 몸체(112)의 상면(110a) 및 하면(110b)에 형성된 본드핑거(122) 및 볼랜드(124)를 갖는 회로패턴(도시안함)을 포함한다. 이에 더불어, 기판(110)은 제1 반도체 칩 모듈(150)을 수납하는 리세스부(106)를 더 포함할 수 있다.The substrate 110 may include a substrate body 112 having an upper surface 110a and a lower surface 110b, a bond finger 122 and a ball land 124 formed on the upper surface 110a and the lower surface 110b of the substrate body 112. It includes a circuit pattern (not shown) having a). In addition, the substrate 110 may further include a recess 106 that accommodates the first semiconductor chip module 150.

리세스부(106)는 기판 몸체(112)의 상면(112a)으로부터 하면(112b) 방향으로 기판 몸체(112)의 일부 두께를 관통하도록 형성된다. 일 예로, 리세스부(106)는 기판 몸체(112)의 중앙에 배치될 수 있다. 본드핑거(122)는 기판 몸체(112)의 일측 가장자리를 따라 배치되거나, 또는, 기판 몸체(112)의 양측 가장자리를 따라 배치될 수 있다. 이러한 본드핑거(122)는 리세스부(106) 주변에 배치되도록 형성하는 것이 바람직하다.The recess portion 106 is formed to penetrate a portion of the thickness of the substrate body 112 from the upper surface 112a to the lower surface 112b of the substrate body 112. For example, the recess 106 may be disposed in the center of the substrate body 112. The bond fingers 122 may be disposed along one edge of the substrate body 112 or may be disposed along both edges of the substrate body 112. The bond finger 122 is preferably formed to be disposed around the recess portion 106.

유닛 패키지(200)들은 기판 몸체(112)의 상면(112a) 상에 적어도 둘 이상이 스택된다. 유닛 패키지(200)들 중 최하부에 배치된 유닛 패키지(200)의 일부는 기판 몸체(112)의 리세스부(106) 내에 삽입된다.At least two unit packages 200 are stacked on the top surface 112a of the substrate body 112. A portion of the unit package 200 disposed at the bottom of the unit packages 200 is inserted into the recessed portion 106 of the substrate body 112.

각 유닛 패키지(200)는 제1 반도체 칩 모듈(150) 및 제2 반도체 칩 모듈(160)을 포함하며, 상기 제1 및 제2 반도체 칩 모듈(150, 160)은 도 1 및 도 2에서 설명한 제1 및 제2 반도체 칩 모듈(150, 160)과 실질적으로 동일하므로 중복 설명은 생략하도록 한다.Each unit package 200 includes a first semiconductor chip module 150 and a second semiconductor chip module 160, and the first and second semiconductor chip modules 150 and 160 are described with reference to FIGS. 1 and 2. Since the first and second semiconductor chip modules 150 and 160 are substantially the same, overlapping description thereof will be omitted.

전도성 와이어(116)들은 기판(110)의 본드핑거(122)와 각 유닛 패키지(200)의 와이어 접속패드(144) 상호 간을 전기적으로 각각 연결한다. 또한, 각 유닛 패키지(200)들은 상호 간의 맞닿는 사이에 개재된 접착부재(210)를 매개로 상호 물리적으로 부착될 수 있다.The conductive wires 116 electrically connect the bond fingers 122 of the substrate 110 and the wire connection pads 144 of the unit packages 200 to each other. In addition, each unit package 200 may be physically attached to each other via the adhesive member 210 interposed between the abutment between each other.

한편, 기판(110) 하면(112b)의 볼랜드(124)에 부착된 외부접속단자(170)를 더 포함할 수 있다. 외부접속단자(170)는 일 예로 솔더볼을 포함할 수 있다.Meanwhile, the substrate 110 may further include an external connection terminal 170 attached to the ball land 124 of the bottom surface 112b of the substrate 110. The external connection terminal 170 may include solder balls as an example.

또한, 스택된 유닛 패키지(200)들 및 전도성 와이어(116)들을 포함한 기판(110)의 상면(112a)을 밀봉하도록 형성된 봉지부(180)를 더 포함할 수 있다. 봉지부(180)는 일 예로 EMC(epoxy molding compound)를 포함할 수 있다.In addition, the encapsulation unit 180 may further include an encapsulation unit 180 formed to seal the upper surface 112a of the substrate 110 including the stacked unit packages 200 and the conductive wires 116. The encapsulation unit 180 may include, for example, an epoxy molding compound (EMC).

따라서, 본 발명의 실시예에 따른 적층 타입의 반도체 패키지는 일 실시예 및 다른 실시예에 따른 반도체 패키지들에 비해 고용량을 구현할 수 있다.Therefore, the stack type semiconductor package according to the embodiment of the present invention can realize a higher capacity than the semiconductor packages according to the embodiment and the other embodiment.

이상, 전술한 본 발명의 실시예에서는 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.In the above-described embodiment of the present invention has been shown and described with respect to specific embodiments, the present invention is not limited thereto, and the claims are not limited to the scope of the present invention without departing from the spirit and field of the present invention. It will be readily apparent to those skilled in the art that the invention may be variously modified and modified.

Claims (7)

본드핑거를 갖는 기판;
상기 기판 상에 배치되며, 제1 본딩패드에 연결된 재배선 및 상기 재배선에 각각 연결되고 솔더로 이루어진 와이어 접속패드 및 플립 칩 접속패드를 갖는 제1 반도체 칩 모듈;
상기 제1 반도체 칩 모듈 상부에 배치되며, 상기 플립 칩 접속패드에 플립 칩 본딩된 제2 반도체 칩 모듈; 및
상기 기판의 본드핑거와 상기 제1 반도체 칩 모듈의 와이어 접속패드 간을 전기적으로 연결하는 전도성 와이어;
을 포함하는 것을 특징으로 하는 반도체 패키지.A substrate having a bond finger;
A first semiconductor chip module disposed on the substrate and having a redistribution line connected to a first bonding pad and a wire connection pad and a flip chip connection pad respectively connected to the redistribution line and made of solder;
A second semiconductor chip module disposed on the first semiconductor chip module and flip-chip bonded to the flip chip connection pad; And
A conductive wire electrically connecting between the bond finger of the substrate and the wire connection pad of the first semiconductor chip module;
A semiconductor package comprising a. 제 1 항에 있어서,
상기 제1 반도체 칩 모듈과 제2 반도체 칩 모듈의 사이 공간에 형성된 언더-필 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.The method of claim 1,
The semiconductor package of claim 1, further comprising an under-fill member formed in a space between the first semiconductor chip module and the second semiconductor chip module. 제 1 항에 있어서,
상기 기판은 상기 제1 반도체 칩이 수납되는 리세스부를 갖는 것을 특징으로 하는 반도체 패키지.The method of claim 1,
The substrate has a semiconductor package, characterized in that the recessed portion in which the first semiconductor chip is accommodated. 제 1 항에 있어서,
상기 전도성 와이어는 솔더 와이어를 포함하는 것을 특징으로 하는 반도체 패키지.The method of claim 1,
And the conductive wire comprises a solder wire. 본드핑거를 갖는 기판;
상기 기판 상에 스택된 적어도 둘 이상의 유닛 패키지; 및
상기 본드핑거와 상기 유닛 패키지들을 전기적으로 각각 연결하는 전도성 와이어;를 포함하며,
상기 유닛 패키지는,
상기 기판 상에 배치되며, 제1 본딩패드에 연결된 재배선 및 상기 재배선에 각각 연결되고 솔더로 이루어진 와이어 접속패드 및 플립 칩 접속패드를 갖는 제1 반도체 칩 모듈; 및
상기 제1 반도체 칩 모듈 상부에 배치되며, 상기 플립 칩 접속패드에 플립 칩 본딩된 제2 반도체 칩 모듈;
을 포함하는 것을 특징으로 하는 반도체 패키지.A substrate having a bond finger;
At least two unit packages stacked on the substrate; And
And conductive wires electrically connecting the bond fingers and the unit packages, respectively.
The unit package,
A first semiconductor chip module disposed on the substrate and having a redistribution line connected to a first bonding pad and a wire connection pad and a flip chip connection pad respectively connected to the redistribution line and made of solder; And
A second semiconductor chip module disposed on the first semiconductor chip module and flip-chip bonded to the flip chip connection pad;
A semiconductor package comprising a. 제 5 항에 있어서,
상기 전도성 와이어는 솔더 와이어를 포함하는 것을 특징으로 하는 반도체 패키지.The method of claim 5, wherein
And the conductive wire comprises a solder wire. 제 5 항에 있어서,
상기 스택된 유닛 패키지들 및 전도성 와이어를 포함한 기판 상면을 밀봉하는 봉지부; 및
상기 기판 하면에 부착된 외부접속단자;
를 더 포함하는 것을 특징으로 하는 반도체 패키지.The method of claim 5, wherein
An encapsulation unit sealing an upper surface of the substrate including the stacked unit packages and conductive wires; And
An external connection terminal attached to the lower surface of the substrate;
The semiconductor package further comprises.
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