KR20110105163A - Semiconductor package - Google Patents

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Abstract

본 발명에 따른 반도체 패키지는 일면 및 상기 일면에 대향하는 타면을 갖고, 상기 일면에 배치된 제1 본딩패드 및 절연 범프와 상기 절연 범프를 덮으며 상기 제1 본딩패드와 그 일측 단부가 연결되도록 형성된 재배선을 갖는 제1 반도체 칩; 및 상기 제1 반도체 칩 상부에 배치되며, 상기 제1 반도체 칩의 상기 일면과 마주보는 상면 및 상기 상면에 대향하는 하면을 갖고, 상기 상면에 배치된 제2 본딩패드 및 상기 제2 본딩패드 상에 형성되어 상기 재배선과 전기적 연결을 이루는 칩 범프를 갖는 제2 반도체 칩;을 포함하는 것을 특징으로 한다.The semiconductor package according to the present invention has one surface and the other surface facing the one surface, and covers the first bonding pad and the insulating bump and the insulating bump disposed on the one surface, and the first bonding pad and one end portion thereof are connected to each other. A first semiconductor chip having a redistribution line; And an upper surface facing the one surface of the first semiconductor chip and a lower surface opposing the upper surface of the first semiconductor chip and on the second bonding pad and the second bonding pad disposed on the upper surface. And a second semiconductor chip having chip bumps formed to make electrical connections with the redistribution line.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}Semiconductor Package {SEMICONDUCTOR PACKAGE}

본 발명은 데이터를 고속으로 처리하기에 적합한 반도체 패키지에 관한 것이다.The present invention relates to a semiconductor package suitable for processing data at high speed.

최근 들어, 반도체 소자 제조 기술의 개발에 따라, 단시간 내에 보다 많은 데이터를 처리하기에 적합한 반도체 소자를 갖는 반도체 패키지들이 개발되고 있다.In recent years, with the development of semiconductor device manufacturing technology, semiconductor packages having semiconductor devices suitable for processing more data in a short time have been developed.

반도체 패키지는 순도 높은 실리콘으로 이루어진 웨이퍼 상에 반도체 칩을 제조하는 반도체 칩 제조 공정, 반도체 칩을 전기적으로 검사하는 다이 소팅 공정 및 양품 반도체 칩을 패키징하는 패키징 공정 등을 통해 제조된다.The semiconductor package is manufactured through a semiconductor chip manufacturing process for manufacturing a semiconductor chip on a wafer made of high purity silicon, a die sorting process for electrically inspecting the semiconductor chip, and a packaging process for packaging a good semiconductor chip.

최근에는 반도체 패키지의 사이즈가 반도체 칩 사이즈의 약 100% 내지 105%에 불과한 칩 스케일 패키지(chip scale package) 및 복수개의 반도체 칩들을 적층 한 스택 패키지(stacked semiconductor package)가 개발된 바 있다.Recently, a chip scale package having a semiconductor package size of only about 100% to 105% of a semiconductor chip size and a stacked semiconductor package having a plurality of stacked semiconductor chips have been developed.

이들 중 스택 패키지는 저장할 수 있는 데이터 용량을 크게 향상시키는 장점을 갖는 반면, 스택 패키지에 포함된 각 반도체 칩으로 입력되는 신호 및 출력되는 신호의 처리 속도의 편차에 의하여 스택 패키지의 데이터 처리 속도가 크게 저하되는 문제점을 갖는다.Among these, the stack package has an advantage of greatly improving the data capacity that can be stored, while the data processing speed of the stack package is greatly increased due to variations in the processing speeds of the signals input and output to each semiconductor chip included in the stack package. It has a problem of deterioration.

이러한 문제를 해결하기 위한 일환으로, 상부 반도체 칩과 하부 반도체 칩을 상호 마주보도록 배치한 상태에서 상부 반도체 칩과 하부 반도체 칩을 플립 칩 본딩하고, 기판과 하부 반도체 칩을 금속 와이어로 연결하는 CoC(chip on chip) 타입의 반도체 패키지에 대한 연구가 활발히 진행되어 왔다.In order to solve this problem, CoC (flip chip bonding of the upper semiconductor chip and the lower semiconductor chip while the upper semiconductor chip and the lower semiconductor chip are disposed to face each other and connecting the substrate and the lower semiconductor chip with a metal wire) Research on chip on chip) type semiconductor packages has been actively conducted.

그러나, 이러한 CoC 타입의 반도체 패키지는 하부 반도체 칩에 와이어 본딩을 하기 위한 패드와 플립 칩 본딩을 하기 위한 패드를 형성하게 되는 데, 종래에는 이러한 패드들 간을 이종 물질로 형성해야 하는 데 따른 공정 수 및 공정 비용의 상승 문제가 있었다. 또한, 종래의 CoC 타입의 반도체 패키지는 상하 반도체 칩의 플립 칩 본딩부에서의 열피로에 따른 조인트 크랙 등의 불량이 빈번히 발생하는 문제가 있다.However, such a CoC type semiconductor package forms pads for wire bonding and flip chip bonding on a lower semiconductor chip, and in the related art, the number of processes required to form a heterogeneous material between these pads is conventional. And an increase in process cost. In addition, a conventional CoC type semiconductor package has a problem in that defects such as joint cracks are frequently generated due to thermal fatigue at flip chip bonding portions of upper and lower semiconductor chips.

본 발명은 상하 반도체 칩의 플립 칩 본딩부에서의 열 피로에 따른 조인트 크랙 등과 같은 불량을 미연에 방지할 수 있는 반도체 패키지를 제공한다.The present invention provides a semiconductor package capable of preventing defects such as joint cracks due to thermal fatigue in flip chip bonding portions of upper and lower semiconductor chips.

본 발명의 일 실시예에 따른 반도체 패키지는 일면 및 상기 일면에 대향하는 타면을 갖고, 상기 일면에 배치된 제1 본딩패드 및 절연 범프와 상기 절연 범프를 덮으며 상기 제1 본딩패드와 그 일측 단부가 연결되도록 형성된 재배선을 갖는 제1 반도체 칩; 및 상기 제1 반도체 칩 상부에 배치되며, 상기 제1 반도체 칩의 상기 일면과 마주보는 상면 및 상기 상면에 대향하는 하면을 갖고, 상기 상면에 배치된 제2 본딩패드 및 상기 제2 본딩패드 상에 형성되어 상기 재배선과 전기적 연결을 이루는 칩 범프를 갖는 제2 반도체 칩;을 포함하는 것을 특징으로 한다.A semiconductor package according to an embodiment of the present invention has one surface and the other surface opposite to the one surface, and covers the first bonding pad and the insulating bump and the insulating bump disposed on the one surface, and the first bonding pad and one end portion thereof. A first semiconductor chip having a redistribution formed so as to be connected to each other; And an upper surface facing the one surface of the first semiconductor chip and a lower surface opposing the upper surface of the first semiconductor chip and on the second bonding pad and the second bonding pad disposed on the upper surface. And a second semiconductor chip having chip bumps formed to make electrical connections with the redistribution line.

상기 절연 범프는 상기 칩 범프에 대응하는 위치에 형성된 것을 특징으로 한다.The insulating bump is formed at a position corresponding to the chip bump.

상기 절연 범프는 폴리머를 포함하는 것을 특징으로 한다.The insulation bumps are characterized in that they comprise a polymer.

상기 제1 반도체 칩의 상기 타면과 부착되며, 상면에 본드핑거를 갖는 기판을 더 포함하는 것을 특징으로 한다.And a substrate attached to the other surface of the first semiconductor chip and having a bond finger on an upper surface thereof.

상기 본드핑거와 상기 재배선의 상기 일측 단부에 대향하는 타측 단부를 연결하는 전도성 와이어를 더 포함하는 것을 특징으로 한다.And further comprising a conductive wire connecting the bond finger and the other end opposite to the one end of the redistribution line.

상기 제1 반도체 칩과 제2 반도체 칩의 사이 공간에 개재된 언더-필 부재를 더 포함하는 것을 특징으로 한다.And an under-fill member interposed in a space between the first semiconductor chip and the second semiconductor chip.

본 발명의 다른 실시예에 따른 반도체 패키지는 본드핑거를 갖는 기판; 상기 기판 상에 스택된 적어도 둘 이상의 유닛 패키지; 및 상기 기판과 상기 스택된 유닛 패키지들을 각각 연결하는 전도성 와이어;를 포함하며,A semiconductor package according to another embodiment of the present invention includes a substrate having a bond finger; At least two unit packages stacked on the substrate; And conductive wires connecting the substrate and the stacked unit packages, respectively.

상기 각 유닛 패키지는, 일면 및 상기 일면에 대향하는 타면을 갖고, 상기 일면에 배치된 제1 본딩패드, 상기 일면 상에 형성된 절연 범프, 및 상기 절연 범프를 덮으며 상기 제1 본딩패드와 그 일측 단부가 연결되도록 형성된 재배선을 갖는 제1 반도체 칩; 및 상기 제1 반도체 칩 상부에 배치되며, 상기 제1 반도체 칩의 상기 일면과 마주보는 상면 및 상기 상면에 대향하는 하면을 갖고, 상기 상면에 배치된 제2 본딩패드 및 상기 제2 본딩패드 상에 형성되어 상기 재배선과 전기적 연결을 이루는 칩 범프를 갖는 제2 반도체 칩;을 포함하는 것을 특징으로 한다.Each unit package has one surface and the other surface opposite to the one surface, and includes a first bonding pad disposed on the one surface, an insulation bump formed on the one surface, and the insulation bump, and the first bonding pad and one side thereof. A first semiconductor chip having redistribution formed such that its ends are connected; And an upper surface facing the one surface of the first semiconductor chip and a lower surface opposing the upper surface of the first semiconductor chip and on the second bonding pad and the second bonding pad disposed on the upper surface. And a second semiconductor chip having chip bumps formed to make electrical connections with the redistribution line.

본 발명은 칩 범프와 재배선을 연결시키는 절연 범프가 금속 물질이 아닌 소프트한 폴리머 계열의 물질이 이용되므로, 이 부분에서의 열 피로에 따른 조인트 크랙 등과 같은 불량을 미연에 방지할 수 있다.In the present invention, since the insulating bump connecting the chip bumps and the redistribution is not a metallic material but a soft polymer-based material, defects such as joint cracks due to thermal fatigue at this portion can be prevented in advance.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도.
도 2는 도 1의 제1 반도체 칩을 나타낸 평면도.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도.1 is a cross-sectional view showing a semiconductor package according to an embodiment of the present invention.
FIG. 2 is a plan view illustrating the first semiconductor chip of FIG. 1. FIG.
3 is a cross-sectional view showing a semiconductor package according to another embodiment of the present invention.
4 is a cross-sectional view showing a semiconductor package according to still another embodiment of the present invention.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 패키지에 대해 설명하도록 한다.Hereinafter, a semiconductor package according to exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이고, 도 2는 도 1의 제1 반도체 칩을 나타낸 평면도이다.1 is a cross-sectional view illustrating a semiconductor package according to an exemplary embodiment of the present invention, and FIG. 2 is a plan view illustrating a first semiconductor chip of FIG. 1.

도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(105)는 제1 반도체 칩(130) 및 제2 반도체 칩(150)을 포함한다. 이에 더불어, 상기 반도체 패키지(105)는 제1 반도체 칩(130)과 제2 반도체 칩(150)의 사이 공간에 개재된 언더-필 부재(160)를 더 포함할 수 있다.Referring to FIG. 1, a semiconductor package 105 according to an embodiment of the present invention includes a first semiconductor chip 130 and a second semiconductor chip 150. In addition, the semiconductor package 105 may further include an under-fill member 160 interposed in a space between the first semiconductor chip 130 and the second semiconductor chip 150.

상기 제1 반도체 칩(130)은 일면(132a) 및 상기 일면(132a)에 대향하는 타면(132b)을 갖는 제1 반도체 칩 몸체(132)와 상기 제1 반도체 칩 몸체(132)의 일면(132a) 상에 형성된 제1 본딩패드(134)를 갖는다. 제1 본딩패드(134)는 제1 반도체 칩 몸체(132)의 일면(132a) 가장자리를 따라 배치될 수 있다.The first semiconductor chip 130 has a first semiconductor chip body 132 having one surface 132a and the other surface 132b facing the one surface 132a and one surface 132a of the first semiconductor chip body 132. ) Has a first bonding pad 134 formed on the substrate. The first bonding pad 134 may be disposed along an edge of one surface 132a of the first semiconductor chip body 132.

제1 반도체 칩 몸체(132)는 제1 회로부(A)를 포함할 수 있다. 제1 회로부(A)는, 예를 들어, 데이터를 저장하기 위한 데이터 저장부(미도시) 및 데이터를 처리하기 위한 데이터 처리부(미도시)를 포함할 수 있으며, 제1 회로부(A)는 제1 본딩패드(134)에 접속된다.The first semiconductor chip body 132 may include a first circuit unit A. FIG. The first circuit unit A may include, for example, a data storage unit (not shown) for storing data and a data processing unit (not shown) for processing data. 1 is connected to the bonding pads 134.

상기 제2 반도체 칩(150)은 제1 반도체 칩(130) 상에 배치된다. 제2 반도체 칩(150)은 제1 반도체 칩 몸체(132)의 일면(132a)과 마주보는 상면(152a) 및 상기 상면(152a)에 대향하는 하면(152b)을 갖는 제2 반도체 칩 몸체(152), 상기 제2 반도체 칩 몸체(152)의 상면(152a) 상에 형성된 제2 본딩패드(154), 및 상기 제2 본딩패드(154) 상에 형성된 칩 범프(145)를 갖는다. 제2 반도체 칩 몸체(152)는 제2 회로부(B)를 포함할 수 있다. 이러한 제2 회로부(B)는, 예를 들어, 데이터를 저장하기 위한 데이터 저장부(미도시) 및 데이터를 처리하기 위한 데이터 처리부(미도시)를 포함할 수 있으며, 제2 회로부(B)는 제2 본딩패드(154)에 접속된다. 상기 칩 범프(145)는 스터드 범프 및 솔더 범프를 포함할 수 있다.The second semiconductor chip 150 is disposed on the first semiconductor chip 130. The second semiconductor chip 150 has a top surface 152a facing one surface 132a of the first semiconductor chip body 132 and a second semiconductor chip body 152 having a bottom surface 152b opposite the top surface 152a. ), A second bonding pad 154 formed on the top surface 152a of the second semiconductor chip body 152, and a chip bump 145 formed on the second bonding pad 154. The second semiconductor chip body 152 may include a second circuit portion (B). The second circuit unit B may include, for example, a data storage unit (not shown) for storing data and a data processing unit (not shown) for processing data. It is connected to the second bonding pad 154. The chip bump 145 may include a stud bump and a solder bump.

상기 제1 반도체 칩(130)과 제2 반도체 칩(150)은 동종 칩이거나, 이와 다르게, 제1 반도체 칩(130)과 제2 반도체 칩(150)은 이종 칩일 수 있다. 제1 및 제2 반도체 칩(130, 150)들이 이종 칩일 경우, 제1 반도체 칩(130)은 메모리 칩, 컨트롤 칩 및 시스템 칩 중 선택된 어느 하나일 수 있고, 제2 반도체 칩(150)은 상기 선택된 칩을 제외한 나머지 칩들 어느 하나일 수 있다.The first semiconductor chip 130 and the second semiconductor chip 150 may be homogeneous chips, or, alternatively, the first semiconductor chip 130 and the second semiconductor chip 150 may be heterogeneous chips. When the first and second semiconductor chips 130 and 150 are heterogeneous chips, the first semiconductor chip 130 may be any one selected from a memory chip, a control chip, and a system chip, and the second semiconductor chip 150 may be It may be any one of the remaining chips except the selected chip.

한편, 제1 반도체 칩(130)은 재배선(120) 및 절연 범프(140)를 더 갖는다. 상기 절연 범프(140)는 제1 반도체 칩 몸체(132)의 일면(132a) 상에 배치되며, 이러한 절연 범프는 제1 본딩패드와 일정 간격 이격되도록 배치하는 것이 바람직하다. 절연 범프(140)는, 예를 들면, 금속 물질에 비해 소프트한 특성을 갖는 폴리머를 포함할 수 있다.Meanwhile, the first semiconductor chip 130 further includes the redistribution 120 and the insulating bump 140. The insulating bump 140 is disposed on one surface 132a of the first semiconductor chip body 132, and the insulating bump 140 may be disposed to be spaced apart from the first bonding pad by a predetermined distance. The insulating bump 140 may include, for example, a polymer having softer properties than a metal material.

상기 절연 범프(140)는 제1 반도체 칩 몸체(132)의 일면(132a) 중앙에 배치될 수 있으며, 이와 다르게, 절연 범프(140)는 제1 반도체 칩 몸체(132)의 일면(132a) 중 임의의 위치에 배치될 수 있다.The insulating bump 140 may be disposed at the center of one surface 132a of the first semiconductor chip body 132. Alternatively, the insulating bump 140 may be formed on one surface 132a of the first semiconductor chip body 132. Can be placed in any position.

특히, 제1 반도체 칩 몸체(132)의 일면(132a) 상에 형성된 절연 범프(140)는 제2 반도체 칩 몸체(152)의 상면(152a) 상에 형성된 제2 본딩패드(154) 및 상기 제2 본딩패드(154)에 접속된 칩 범프(145)와 대응하는 위치에 배치되도록 형성하는 것이 바람직하다.In particular, the insulating bump 140 formed on one surface 132a of the first semiconductor chip body 132 may include a second bonding pad 154 formed on the top surface 152a of the second semiconductor chip body 152 and the first bonding pad 154. It is preferable to form it so that it may be arrange | positioned at the position corresponding to the chip bump 145 connected to the 2 bonding pads 154. FIG.

절연 범프(140) 및 칩 범프(145)는 제1 반도체 칩(130)과 제2 반도체 칩(150) 간의 일정한 갭(g)을 유지하는 스페이서의 역할하며, 특히 절연 범프(140)의 높이 조절을 통해 제1 반도체 칩(130)과 제2 반도체 칩(150) 간의 갭(g)을 컨트롤할 수 있다.The insulating bump 140 and the chip bump 145 serve as spacers for maintaining a constant gap g between the first semiconductor chip 130 and the second semiconductor chip 150, and in particular, adjusting the height of the insulating bump 140. Through this, the gap g between the first semiconductor chip 130 and the second semiconductor chip 150 may be controlled.

상기 재배선(120)은 제1 반도체 칩 몸체(132)의 일면(132a) 상에 배치된 제1 본딩패드(134)와 그 일측 단부가 연결되고, 상기 일측 단부로부터 일 방향으로 연장되어 상기 절연 범프(140)를 덮도록 형성된다.The redistribution 120 is connected to the first bonding pad 134 disposed on one surface 132a of the first semiconductor chip body 132 and one end thereof, and extends in one direction from the one end thereof to insulate the insulation. It is formed to cover the bump 140.

도 2를 참조하면, 재배선(120)은 그의 일측 단부(F)가 제1 본딩패드(134)에 연결되고, 상기 일측 단부(F)로부터 절연 범프(140)의 상부를 덮도록 연장되며 상기 일측 단부(F)에 대향하는 타측 단부(G)에 배치된 재배열 패드(122)를 가질 수 있다. 이러한 재배열 패드(122)는 재배선(120)의 일 부분일 수 있으며, 재배열 패드(122)는 일 예로 제1 본딩패드(134)의 반대편에 배치될 수 있다.Referring to FIG. 2, the redistribution line 120 has one end F connected to the first bonding pad 134 and extends from the one end F to cover an upper portion of the insulating bump 140. It may have a rearrangement pad 122 disposed at the other end (G) opposite the one end (F). The rearrangement pad 122 may be a portion of the redistribution 120, and the rearrangement pad 122 may be disposed opposite to the first bonding pad 134 as an example.

상기 재배선(120)은 절연 범프(140)의 상측 표면의 일부를 가리도록 형성되거나, 또는, 절연 범프(140)의 상측 표면의 전부를 가리도록 형성될 수 있으며, 이 중 후자의 방식으로 형성하는 것이 바람직하다.The redistribution 120 may be formed to cover a portion of the upper surface of the insulating bump 140 or may be formed to cover the entirety of the upper surface of the insulating bump 140, and may be formed in the latter manner. It is desirable to.

다시, 도 1을 참조하면, 칩 범프(145)는 그의 일측 단부가 제2 본딩패드(154)에 접속되고, 상기 일측 단부에 대향하는 타측 단부가 제1 반도체 칩 몸체(132)의 일면(132a) 상에 배치된 절연 범프(140)와 대응하는 부분(D)의 재배선(120)에 접속된다. 그 결과, 제1 반도체 칩(130)과 제2 반도체 칩(150)은 칩 범프(145), 절연 범프(140) 및 재배선(120)의 조합을 통해 상호 간이 전기적으로 연결될 수 있다.Referring back to FIG. 1, the chip bump 145 has one end thereof connected to the second bonding pad 154, and the other end opposite to the one end thereof has one surface 132a of the first semiconductor chip body 132. Is connected to the redistribution line 120 of the portion D corresponding to the insulating bump 140 disposed on the (). As a result, the first semiconductor chip 130 and the second semiconductor chip 150 may be electrically connected to each other through a combination of the chip bump 145, the insulating bump 140, and the redistribution 120.

한편, 상기 언더-필 부재(160)는 일 예로 ACP(Anisotropic Conductive Paste), ACF(Anisotropic Conductive Film), NCF(Non Conductive Film), NCP(Non Conductive Paste) 등을 포함할 수 있으며, 이러한 언더-필 부재(160)는 필요에 따라 생략할 수도 있다.On the other hand, the under-fill member 160 may include, for example, an anisotropic conductive paste (ACP), anisotropic conductive film (ACF), non-conductive film (NCF), non-conductive paste (NCP), and the like. The peel member 160 may be omitted as needed.

본 실시예에서는 제1 반도체 칩의 제1 본딩패드에 연결된 재배선과 제2 반도체 칩의 제2 본딩패드에 접속된 칩 범프가 절연 범프를 매개로 전기적 연결이 이루어지는 데 특징이 있다.In the present exemplary embodiment, the redistribution connected to the first bonding pad of the first semiconductor chip and the chip bumps connected to the second bonding pad of the second semiconductor chip may be electrically connected through the insulation bumps.

따라서, 본 발명의 반도체 패키지는 칩 범프와 재배선을 전기적으로 연결시키는 매개체의 역할을 하는 절연 범프는 금속 물질이 아닌 소프트한 폴리머 계열의 물질이 이용되므로, 이 부분에서의 열 피로에 따른 조인트 크랙 등과 같은 불량을 미연에 방지할 수 있다.Therefore, in the semiconductor package of the present invention, since the insulating bump, which serves as a medium for electrically connecting the chip bumps and the redistribution, uses a soft polymer-based material instead of a metal material, joint cracks due to thermal fatigue at this part are used. Defects such as this can be prevented in advance.

특히, 본 실시예에서는 제1 및 제2 반도체 칩 간의 갭 높이를 절연 범프를 이용하여 조절하는 것이 가능하므로 슬림한 반도체 패키지를 제작하는 데 유리한 구조적인 장점을 갖는다.In particular, in the present embodiment, since the gap height between the first and second semiconductor chips can be adjusted by using an insulation bump, there is an advantageous structural advantage in manufacturing a slim semiconductor package.

도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다. 본 발명의 다른 실시예에 따른 반도체 패키지는 도 1에서 도시하고 설명한 실시예에 따른 반도체 패키지에 기판을 추가한 것으로, 실시예와의 동일한 명칭에 대해서는 동일한 도면 번호를 부여하도록 하고, 중복된 설명에 대해서는 생략하도록 한다.3 is a cross-sectional view illustrating a semiconductor package in accordance with another embodiment of the present invention. In the semiconductor package according to another embodiment of the present invention, a substrate is added to the semiconductor package according to the embodiment shown and described with reference to FIG. 1, and the same reference numerals are assigned to the same names as the embodiment, Omit it.

도 3을 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지(105)는 절연 범프(140), 재배선(120), 제1 반도체 칩(130), 칩 범프(145), 제2 반도체 칩(150), 기판(110) 및 전도성 와이어(116)를 포함한다.Referring to FIG. 3, a semiconductor package 105 according to another embodiment of the present invention may include an insulation bump 140, a redistribution 120, a first semiconductor chip 130, a chip bump 145, and a second semiconductor chip. 150, substrate 110, and conductive wire 116.

상기 기판(110)은 상면(110a)에 형성된 본드핑거(112)와 하면(110b)에 형성된 볼랜드(114)를 포함한 회로패턴(도시안함)을 구비한다. 기판(110)은 그의 상면(110a)이 제1 반도체 칩 몸체(132)의 타면(132b)과 접착제(126)를 매개로 물리적으로 부착된다.The substrate 110 has a circuit pattern (not shown) including a bond finger 112 formed on the top surface 110a and a ball land 114 formed on the bottom surface 110b. The upper surface 110a of the substrate 110 is physically attached to the other surface 132b of the first semiconductor chip body 132 through the adhesive 126.

상기 전도성 와이어(116)는 기판(110)의 본드핑거(112)와 제1 반도체 칩 몸체(132)의 상면(132a)에 형성된 재배선(120) 간을 전기적으로 연결시킨다. 이러한 전도성 와이어(116)는 제1 본딩패드(134)에 접속된 재배선(120)의 일측 단부로부터 연장된 타측 단부와 본드핑거(112)의 사이에 배치시키는 것이 바람직하다.The conductive wire 116 electrically connects the bond finger 112 of the substrate 110 and the redistribution 120 formed on the upper surface 132a of the first semiconductor chip body 132. The conductive wire 116 may be disposed between the bond finger 112 and the other end extending from one end of the redistribution line 120 connected to the first bonding pad 134.

한편, 제1 본딩패드(134)는 제1 반도체 칩 몸체(132)의 일면(132a) 중앙에 배치될 수 있고, 절연 범프(140)는 제1 반도체 칩 몸체(132)의 일면(132a) 가장자리에 배치될 수 있다.Meanwhile, the first bonding pad 134 may be disposed at the center of one surface 132a of the first semiconductor chip body 132, and the insulation bump 140 may have an edge of one surface 132a of the first semiconductor chip body 132. Can be placed in.

제1 반도체 칩 몸체(132)의 일면(132a) 가장자리에 배치된 절연 범프(140)는 제2 반도체 칩 몸체 상면에 배치된 제2 본딩패드(154) 및 칩 범프(145)와 대응하는 위치에 배치하는 것이 바람직하다.The insulating bump 140 disposed on the edge of one surface 132a of the first semiconductor chip body 132 may be disposed at a position corresponding to the second bonding pad 154 and the chip bump 145 disposed on the upper surface of the second semiconductor chip body. It is preferable to arrange.

칩 범프(145)는 그의 일측 단부가 제2 본딩패드(154)에 접속되고, 상기 일측 단부에 대향하는 타측 단부가 절연 범프(140)의 상면을 덮는 재배선(120)에 접속된다. 그 결과, 제1 반도체 칩(130)과 제2 반도체 칩(150)은 칩 범프(145), 절연 범프(145) 및 재배선(120)의 조합을 통해 상호 전기적으로 연결될 수 있다.One end of the chip bump 145 is connected to the second bonding pad 154, and the other end opposite to the one end is connected to the redistribution line 120 covering the top surface of the insulating bump 140. As a result, the first semiconductor chip 130 and the second semiconductor chip 150 may be electrically connected to each other through a combination of the chip bump 145, the insulating bump 145, and the redistribution 120.

도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.4 is a cross-sectional view illustrating a semiconductor package in accordance with still another embodiment of the present invention.

도 4를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 패키지(205)는 기판(210), 유닛 패키지(300)들 및 봉지부재(270)를 포함한다. 각 유닛 패키지(300)는 도 1에서 설명한 반도체 패키지와 실질적으로 동일한 구성을 갖는바, 중복 설명에 대해서는 생략하도록 한다.Referring to FIG. 4, a semiconductor package 205 according to another embodiment of the present invention includes a substrate 210, unit packages 300, and an encapsulation member 270. Each unit package 300 has a configuration substantially the same as that of the semiconductor package described with reference to FIG. 1, and thus redundant description thereof will be omitted.

기판(210)은 상면(210a)에 형성된 본드핑거(212)와 하면(210b)에 형성된 볼랜드(214)를 포함한 회로패턴(도시안함)을 구비한다. 기판(210)은 그의 상면(210a)이 제1 반도체 칩 몸체(232)의 타면(232b)과 접착제(226)를 매개로 물리적으로 부착된다.The substrate 210 has a circuit pattern (not shown) including a bond finger 212 formed on the top surface 210a and a ball land 214 formed on the bottom surface 210b. The upper surface 210a of the substrate 210 is physically attached to the other surface 232b of the first semiconductor chip body 232 through the adhesive 226.

기판(210)의 상면(210a) 상에는 적어도 둘 이상의 유닛 패키지(300)들이 적층된다. 유닛 패키지(300)들 상호 간은 추가 접착제(228)를 매개로 물리적으로 부착될 수 있다. 기판(210)의 본드핑거(212)와 각 유닛 패키지(300)의 재배선(220)은 전도성 와이어(216)를 매개로 상호 전기적으로 각각 연결된다.At least two or more unit packages 300 are stacked on the top surface 210a of the substrate 210. The unit packages 300 may be physically attached to each other via an additional adhesive 228. The bond fingers 212 of the substrate 210 and the redistribution 220 of each unit package 300 are electrically connected to each other via the conductive wires 216.

봉지부재(270)는 적층된 유닛 패키지(300)들 및 전도성 와이어(216)를 포함한 기판(210)의 상면(210a)을 밀봉하도록 형성된다. 봉지부재(270)는 일 예로 EMC(epoxy molding compound)를 포함할 수 있다.The encapsulation member 270 is formed to seal the top surface 210a of the substrate 210 including the stacked unit packages 300 and the conductive wires 216. The encapsulation member 270 may include, for example, an epoxy molding compound (EMC).

또한, 기판(210)의 하면(210b)에 부착된 외부접속단자(280)를 더 포함할 수 있다. 외부접속단자(280)는 기판(210) 하면(210b)의 볼랜드(214)에 각각 부착된다. 외부접속단자(280)는 일 예로 솔더볼을 포함할 수 있다.In addition, the substrate 210 may further include an external connection terminal 280 attached to the lower surface 210b. The external connection terminals 280 are attached to the ball lands 214 of the lower surface 210b of the substrate 210, respectively. The external connection terminal 280 may include solder balls as an example.

이상, 전술한 본 발명의 실시예에서는 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.In the above-described embodiment of the present invention has been shown and described with respect to specific embodiments, the present invention is not limited thereto, and the claims are not limited to the scope of the present invention without departing from the spirit and field of the present invention. It will be readily apparent to those skilled in the art that the invention may be variously modified and modified.

Claims (9)

일면 및 상기 일면에 대향하는 타면을 갖고, 상기 일면에 배치된 제1 본딩패드 및 절연 범프와 상기 절연 범프를 덮으며 상기 제1 본딩패드와 그 일측 단부가 연결되도록 형성된 재배선을 갖는 제1 반도체 칩; 및
상기 제1 반도체 칩 상부에 배치되며, 상기 제1 반도체 칩의 상기 일면과 마주보는 상면 및 상기 상면에 대향하는 하면을 갖고, 상기 상면에 배치된 제2 본딩패드 및 상기 제2 본딩패드 상에 형성되어 상기 재배선과 전기적 연결을 이루는 칩 범프를 갖는 제2 반도체 칩;
을 포함하는 반도체 패키지.A first semiconductor having one surface and the other surface opposite to the one surface, and having a first bonding pad and an insulation bump disposed on the surface, and a redistribution line formed to cover the insulation bump and the first bonding pad and one end portion thereof; chip; And
An upper surface disposed on the first semiconductor chip, the upper surface facing the one surface of the first semiconductor chip and a lower surface opposing the upper surface, and formed on the second bonding pad and the second bonding pad disposed on the upper surface; A second semiconductor chip having chip bumps electrically connected to the redistribution lines;
≪ / RTI > 제 1 항에 있어서,
상기 절연 범프는 상기 칩 범프에 대응하는 위치에 형성된 것을 특징으로 하는 반도체 패키지.The method of claim 1,
And the insulation bumps are formed at positions corresponding to the chip bumps. 제 1 항에 있어서,
상기 절연 범프는 폴리머를 포함하는 것을 특징으로 하는 반도체 패키지.The method of claim 1,
And the insulating bump comprises a polymer. 제 1 항에 있어서,
상기 제1 반도체 칩의 상기 타면과 부착되며, 상면에 본드핑거를 갖는 기판을 더 포함하는 것을 특징으로 하는 반도체 패키지.The method of claim 1,
And a substrate attached to the other surface of the first semiconductor chip and having a bond finger on an upper surface thereof. 제 4 항에 있어서,
상기 본드핑거와 상기 재배선의 상기 일측 단부에 대향하는 타측 단부를 연결하는 전도성 와이어를 더 포함하는 것을 특징으로 하는 반도체 패키지.The method of claim 4, wherein
And a conductive wire connecting the bond finger and the other end opposite to the one end of the redistribution line. 제 1 항에 있어서,
상기 제1 반도체 칩과 제2 반도체 칩의 사이 공간에 개재된 언더-필 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.The method of claim 1,
And a under-fill member interposed in a space between the first semiconductor chip and the second semiconductor chip. 본드핑거를 갖는 기판;
상기 기판 상에 스택된 적어도 둘 이상의 유닛 패키지; 및
상기 기판과 상기 스택된 유닛 패키지들을 각각 연결하는 전도성 와이어;를 포함하며,
상기 각 유닛 패키지는,
일면 및 상기 일면에 대향하는 타면을 갖고, 상기 일면에 배치된 제1 본딩패드, 상기 일면 상에 형성된 절연 범프, 및 상기 절연 범프를 덮으며 상기 제1 본딩패드와 그 일측 단부가 연결되도록 형성된 재배선을 갖는 제1 반도체 칩; 및
상기 제1 반도체 칩 상부에 배치되며, 상기 제1 반도체 칩의 상기 일면과 마주보는 상면 및 상기 상면에 대향하는 하면을 갖고, 상기 상면에 배치된 제2 본딩패드 및 상기 제2 본딩패드 상에 형성되어 상기 재배선과 전기적 연결을 이루는 칩 범프를 갖는 제2 반도체 칩;
을 포함하는 반도체 패키지.A substrate having a bond finger;
At least two unit packages stacked on the substrate; And
And conductive wires connecting the substrate and the stacked unit packages, respectively.
Each unit package,
A cultivation having one surface and the other surface opposite to the one surface, the first bonding pad disposed on the one surface, an insulation bump formed on the one surface, and the insulation bump formed to cover the first bump and the one end portion thereof; A first semiconductor chip having a line; And
An upper surface disposed on the first semiconductor chip, the upper surface facing the one surface of the first semiconductor chip and a lower surface opposing the upper surface, and formed on the second bonding pad and the second bonding pad disposed on the upper surface; A second semiconductor chip having chip bumps electrically connected to the redistribution lines;
≪ / RTI > 제 7 항에 있어서,
상기 전도성 와이어는 상기 기판의 본드핑거와 상기 각 유닛 패키지의 재배선을 전기적으로 각각 연결하는 것을 특징으로 하는 반도체 패키지.The method of claim 7, wherein
The conductive wire is a semiconductor package, characterized in that for electrically connecting the bond finger of the substrate and the redistribution of each unit package respectively. 제 7 항에 있어서,
상기 스택된 유닛 패키지들을 포함한 기판 상면을 밀봉하도록 형성된 봉지부재; 및
상기 기판 상면에 대향하는 하면에 부착된 외부접속단자;
를 더 포함하는 것을 특징으로 하는 반도체 패키지.The method of claim 7, wherein
An encapsulation member formed to seal an upper surface of the substrate including the stacked unit packages; And
An external connection terminal attached to a bottom surface opposite to the top surface of the substrate;
The semiconductor package further comprises.
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