KR20110098038A - Input buffer of a semiconductor memory apparatus - Google Patents

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송희웅
황태진
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주식회사 하이닉스반도체
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Abstract

본 발명은 반도체 메모리 장치의 입력버퍼에 관한 것으로, 다수의 전류 통로로 구비된 전류 통로부를 포함하며, 외부로부터 외부 구동 전압을 수신하고 입력 신호를 증폭하여 출력 신호를 생성하도록 구성된 차동 증폭기; 상기 외부 구동 전압의 레벨과 기준 전압 레벨의 비교에 기초하여 상기 다수의 전류 통로를 선택적으로 활성화시키는 인에이블 신호를 생성시키는 제어부; 및 상기 다수의 전류 통로 각각으로 일정 바이어스 전압 신호를 제공하는 바이어스 전압 제공부;를 포함한다.The present invention relates to an input buffer of a semiconductor memory device, comprising: a differential amplifier including a current passage section including a plurality of current passages, the differential amplifier configured to receive an external driving voltage from the outside and amplify the input signal to generate an output signal; A controller configured to generate an enable signal for selectively activating the plurality of current paths based on a comparison of the level of the external driving voltage and a reference voltage level; And a bias voltage provider configured to provide a predetermined bias voltage signal to each of the plurality of current paths.

Figure P1020100017457
Figure P1020100017457

Description

반도체 메모리 장치의 입력 버퍼{Input Buffer of a Semiconductor Memory Apparatus}Input buffer of semiconductor memory device

본 발명은 반도체 집적 회로에 관한 것으로서, 특히 반도체 메모리 장치의 입력 버퍼에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor integrated circuits, and more particularly to input buffers of semiconductor memory devices.

반도체 메모리 장치의 입력 버퍼는, TTL(Transistor Transistor Logic) 레벨의 외부 신호를 CMOS 레벨로 변환시키는 역할을 한다.The input buffer of the semiconductor memory device converts an external signal of a TTL (Transistor Transistor Logic) level to a CMOS level.

일반적으로, 입력 버퍼는 차동 증폭기를 구비한다.In general, the input buffer has a differential amplifier.

차동 증폭기는 전류 미러를 구비하는 제1 및 제2 미러 트랜지스터들과, 차동쌍을 구성하는 제1 및 제2 입력 트랜지스터들 및 전류 소스인 싱크 트랜지스터를 구비한다.The differential amplifier includes first and second mirror transistors having a current mirror, first and second input transistors constituting a differential pair, and a sink transistor as a current source.

제1 및 제2 미러 트랜지스터들은 노드를 통해서 입력 전압이 입력되는 제1 및 제2 입력 트랜지스터와 연결되어 있고, 싱크 트랜지스터는 노드를 통해 입력 전압이 입력되는 제1 및 제2 입력 트랜지스터들과 연결되어 있다.The first and second mirror transistors are connected to the first and second input transistors through which the input voltage is input, and the sink transistor is connected to the first and second input transistors through which the input voltage is input through the node. have.

이러한, 차동 증폭기는 버퍼 인에이블 신호가 인에이블되면 싱크 트랜지스터가 턴 온 되면서 활성화되고, 외부 구동 전압 레벨에 따라 출력 신호(out)를 출력한다.When the buffer enable signal is enabled, the differential amplifier is activated while the sink transistor is turned on, and outputs an output signal out according to the external driving voltage level.

그러나, 차동 증폭기는 외부 구동 전압 레벨이 낮아지면, 정상적으로 증폭을 수행하기 어렵기 때문에 출력 신호의 생성이 지연되는 문제가 발생한다. However, when the differential amplifier has a low external driving voltage level, it is difficult to perform amplification normally, which causes a problem of delayed generation of the output signal.

또한, 차동 증폭기의 출력 신호의 생성이 지연됨에 따라, 반도체 메모리 장치는 오동작이 발생하는 문제점이 있다.In addition, as the generation of the output signal of the differential amplifier is delayed, there is a problem that the semiconductor memory device malfunctions.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 외부 구동 전압 레벨이 변동하더라도 안정적으로 출력 신호를 생성하는 것이다.The present invention has been made to solve the above-described problem, and stably generates an output signal even when the external driving voltage level changes.

본 발명의 실시예에 따른 반도체 메모리 장치의 입력 버퍼는, 다수의 전류 통로로 구비된 전류 통로부를 포함하며, 외부로부터 외부 구동 전압을 수신하고 입력 신호를 증폭하여 출력 신호를 생성하도록 구성된 차동 증폭기; 상기 외부 구동 전압의 레벨과 기준 전압 레벨의 비교에 기초하여 상기 다수의 전류 통로를 선택적으로 활성화시키는 인에이블 신호를 생성시키는 제어부; 및 상기 다수의 전류 통로 각각으로 일정 바이어스 전압 신호를 제공하는 바이어스 전압 제공부;를 포함한다.An input buffer of a semiconductor memory device according to an embodiment of the present invention includes a current amplifier including a plurality of current paths, the differential amplifier configured to receive an external driving voltage from the outside and amplify the input signal to generate an output signal; A controller configured to generate an enable signal for selectively activating the plurality of current paths based on a comparison of the level of the external driving voltage and a reference voltage level; And a bias voltage provider configured to provide a predetermined bias voltage signal to each of the plurality of current paths.

본 발명에 따른 반도체 메모리 장치의 입력 버퍼는, 외부 구동 전압 레벨에 따라 차동 증폭기의 다수의 전류 통로를 선택적으로 동작시켜 차동 증폭기의 게인(gain)을 향상시킴으로써, 외부 구동 전압 레벨이 낮아지는 경우에도 안정적으로 출력 신호를 생성할 수 있는 효과가 있다.In the input buffer of the semiconductor memory device according to the present invention, the gain of the differential amplifier is improved by selectively operating a plurality of current paths of the differential amplifier according to the external driving voltage level, so that the external driving voltage level is lowered. This has the effect of generating an output signal stably.

도1은 본 발명의 실시예에 따른 반도체 메모리 장치의 입력 버퍼의 개략적인 블럭도,
도2a 및 도2b는 본 발명의 실시예에 따른 입력 버퍼의 차동 증폭기의 상세 회로도,
도3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 입력 버퍼의 상세 회로도 및,
도4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 입력 버퍼의 상세 회로도를 나타낸 도면이다.1 is a schematic block diagram of an input buffer of a semiconductor memory device according to an embodiment of the present invention;
2A and 2B are detailed circuit diagrams of a differential amplifier of an input buffer according to an embodiment of the present invention;
3 is a detailed circuit diagram of an input buffer of a semiconductor memory device according to an embodiment of the present invention;
4 is a detailed circuit diagram of an input buffer of a semiconductor memory device according to another embodiment of the present invention.

도1은 본 발명의 실시예에 따른 반도체 메모리 장치의 입력 버퍼의 개략적인 블럭도이다. 본 발명의 실시예에 따른 반도체 메모리 장치의 입력 버퍼(100)는 바이어스 제공부(110), 제어부(130), 차동 증폭기(140) 및 구동부(150)를 포함한다.1 is a schematic block diagram of an input buffer of a semiconductor memory device according to an embodiment of the present invention. The input buffer 100 of the semiconductor memory device according to the embodiment of the present invention includes a bias provider 110, a controller 130, a differential amplifier 140, and a driver 150.

상기 바이어스 제공부(110)는 입력 버퍼(100)의 내부 구동 전압을 수신하고, 수신된 내부 구동 전압을 전압 강하시켜 일정 바이어스 전압 신호(V_Bias)를 생성한다. 상기 바이어스 제공부(110)는 일정 바이어스 전압 신호(V_Bias)를 차동 증폭기(140)의 전류 통로부(142)로 제공하여 차동 증폭기(140)의 전류 통로부(142)가 활성화되도록 한다.The bias providing unit 110 receives the internal driving voltage of the input buffer 100 and drops the received internal driving voltage to generate a constant bias voltage signal V_Bias. The bias providing unit 110 provides a constant bias voltage signal V_Bias to the current path unit 142 of the differential amplifier 140 so that the current path unit 142 of the differential amplifier 140 is activated.

상기 제어부(130)는 차동 증폭기(140)의 전류 통로부(142)의 전류 통로들을 선택적으로 활성화시키는 인에이블 신호(en)를 생성한다. The controller 130 generates an enable signal en for selectively activating current paths of the current path unit 142 of the differential amplifier 140.

즉, 제어부(130)는 외부 구동 전압 레벨과 기준 전압의 레벨을 비교하고, 상기 비교 결과에 따라 인에이블 신호 생성부(120)를 제어하여 인에이블 신호(en)를 생성할 수 있다. 보다 구체적으로, 상기 제어부(130)는 상기 외부 구동 전압 벨이 기준 전압레벨보다 높으면, 인에이블 신호(en)를 디스에이블시켜 차동 증폭기(140)의 일부 전류 통로를 차단하고, 상기 구동 전압의 레벨이 상기 기준 전압의 레벨보다 낮으면 인에이블 신호(en)를 인에이블시켜 차동 증폭기(140)의 전류 통로를 활성화시킴으로써, 차동 증폭기(140)의 출력 대 입력의 비율인 게인을 증가시키고, 외부 구동 전압 레벨이 낮아지는 경우에도 안정적으로 출력 신호(out)를 생성하도록 한다. That is, the controller 130 may compare the level of the external driving voltage with the level of the reference voltage, and generate the enable signal en by controlling the enable signal generator 120 according to the comparison result. More specifically, when the external driving voltage bell is higher than the reference voltage level, the controller 130 disables an enable signal en to block some current paths of the differential amplifier 140, and the level of the driving voltage. When the level is lower than the reference voltage, the enable signal (en) is enabled to activate the current path of the differential amplifier 140, thereby increasing the gain, which is the ratio of the output to the input of the differential amplifier 140, and driving the external drive. Even when the voltage level decreases, the output signal (out) is stably generated.

상기 차동 증폭기(140)는 외부 구동 전압 레벨과 기준 전압레벨의 비교에 기초하여 입력되는 인에이블 신호(en)에 따라 전류 소스를 활성화한다.The differential amplifier 140 activates the current source according to the enable signal en inputted based on the comparison of the external driving voltage level and the reference voltage level.

상기 차동 증폭기(140)는 도2a에 도시된 바와 같이, 외부 구동 전압(VDD)단과 연결되는 한 쌍의 저항(R1, R2))과, 입력 신호(in, inb)를 수신하는 제1 및 제2 입력 트랜지스터들(M1, M2) 및 전류 소스인 전류 통로부(142)로 구성된다.As shown in FIG. 2A, the differential amplifier 140 includes a pair of resistors R1 and R2 connected to an external driving voltage VDD, and first and second signals for receiving input signals in and inb. It consists of two input transistors (M1, M2) and a current path portion 142 which is a current source.

상기 전류 통로부(142)는 다수의 전류 통로로 구비된다. 상기 다수의 전류 통로(142)의 일부 전류 통로는, 외부 구동 전압(VDD) 레벨과 상관없이 항상 활성화되어 전류(I)가 흐르도록 한다. The current passage part 142 is provided with a plurality of current passages. Some of the current paths of the plurality of current paths 142 are always activated so that the current I flows regardless of the external driving voltage VDD level.

반면에, 상기 일부 전류 통로를 제외한 나머지 전류 통로는 스위치(SW1, SW2)가 구비되며, 상기 제어부(130)의 제어에 의해 상기 스위치(SW1, SW2)가 선택적으로 동작되기 때문에 항상 활성화되지는 않는다. 즉, 상기 나머지 전류 통로는 외부 구동 전압 레벨과 기준 전압의 차에 기초하여 상기 제어부(130)의 제어에 의해 선택적으로 활성화되어 전류(I)가 흐르도록 한다.On the other hand, other current passages except for the partial current passages are provided with switches SW1 and SW2, and are not always activated because the switches SW1 and SW2 are selectively operated by the control of the controller 130. . That is, the remaining current path is selectively activated by the control of the controller 130 based on the difference between the external driving voltage level and the reference voltage to allow the current I to flow.

여기서, 도2a에 도시된 상기 차동 증폭기는 저항(R1, R2)으로 형성된 차동 증폭기로 설계하였지만, 여기서 한정되는 것이 아니라, 도2b에 도시된 바와 같이, 커런트 미러형으로 연결되는 피모스 트랜지스터(M3, M4)로 설계된 차동 증폭기로 대체하여 설계할 수 있다.Here, the differential amplifier shown in FIG. 2A is designed as a differential amplifier formed of resistors R1 and R2, but is not limited thereto. As shown in FIG. 2B, a PMOS transistor M3 connected in a current mirror type is illustrated. It can be designed by replacing with a differential amplifier designed with M4).

상기 구동부(150)는 직렬 형태로 연결된 다수의 인버터들(IV1, IV2)로 구성되며, 상기 차동 증폭기(140)에서 출력되는 출력신호(out)를 버퍼링하여 외부로 제공한다.
The driving unit 150 includes a plurality of inverters IV1 and IV2 connected in series, and buffers an output signal out output from the differential amplifier 140 to the outside.

도3은 본 발명의 일실시예에 따른 반도체 메모리 장치의 입력 버퍼의 상세 회로도이다. 본 발명에 따른 반도체 메모리 장치의 입력 버퍼는 바이어스 제공부(110), 제어부(130), 차동 증폭기(140) 및 구동부(150)를 포함한다.3 is a detailed circuit diagram of an input buffer of a semiconductor memory device according to an embodiment of the present invention. The input buffer of the semiconductor memory device according to the present invention includes a bias provider 110, a controller 130, a differential amplifier 140, and a driver 150.

상기 바이어스 제공부(110)는 게이트 단(N6) 및 드레인 단(N5)이 연결된 엔모스 트랜지스터(M5)로 구성되고, 일정 바이어스 전압 신호(V_Bias)를 차동 증폭기(140)로 제공한다.The bias providing unit 110 includes an NMOS transistor M5 having a gate terminal N6 and a drain terminal N5 connected thereto, and provides a constant bias voltage signal V_Bias to the differential amplifier 140.

상기 제어부(130)는 제1 피모스 트랜지스터(M9)와 제1 엔모스 트랜지스터(M10)로 구성되는 인에이블 생성부(120)를 포함한다. 상기 제어부(130)는 외부 구동 전압(VDD)이 기준 전압(Vref)보다 낮으면 제1 피모스 트랜지스터(M9)를 활성화시키고, 외부 구동 전압(VDD)이 기준 전압(Vref)보다 높으면 제1 엔모스 트랜지스터(M10)를 활성화시킨다.The controller 130 includes an enable generator 120 including a first PMOS transistor M9 and a first NMOS transistor M10. The controller 130 activates the first PMOS transistor M9 when the external driving voltage VDD is lower than the reference voltage Vref, and activates the first PMOS transistor M9 when the external driving voltage VDD is lower than the reference voltage Vref. The MOS transistor M10 is activated.

상기 제어부(130)는 제1 피모스 트랜지스터(M9)가 활성화가 되면, 인에이블 신호 생성부(120)를 제어하여 상기 차동 증폭기(140)의 전류 통로를 활성화시키는 인에이블 신호를 생성하여 노드(N10)를 통해 상기 차동 증폭기(140)로 전송한다. 그렇게 되면, 후술될 상기 차동 증폭기(140)의 제2 전류 통로(142b)는 활성화되고, 그에 따라 상기 차동 증폭기(140)의 외부 구동 전압(VDD)의 레벨이 기준 전압(Vref)보다 낮아지는 경우에도 출력 신호의 출력이 지연되는 것을 방지하고, 응답 속도를 높일 수 있다. When the first PMOS transistor M9 is activated, the controller 130 controls the enable signal generator 120 to generate an enable signal for activating a current path of the differential amplifier 140 to generate a node. Transmit to the differential amplifier 140 through N10). In this case, when the second current path 142b of the differential amplifier 140 to be described later is activated, the level of the external driving voltage VDD of the differential amplifier 140 becomes lower than the reference voltage Vref. In addition, the delay of the output of the output signal can be prevented and the response speed can be increased.

반면에, 상기 제어부(130)는 제1 엔모스 트랜지스터(M10)가 활성화되면, 상기 차동 증폭기(140)의 전류 통로(142)는 인에이블 신호가 디스에이블되어 상기 차동 증폭기(140)의 제2 전류 통로(142b)가 비활성화되도록 한다.On the other hand, when the first NMOS transistor M10 is activated, the controller 130 disables the enable signal of the current path 142 of the differential amplifier 140 so that the second signal of the differential amplifier 140 is disabled. Allow current path 142b to be deactivated.

도3에 기재될, 상기 차동 증폭기(140)는 도2a에 도시된 저항(R1, R2)으로 형성된 차동 증폭기를 적용하여 설명하기로 한다.3, the differential amplifier 140 will be described by applying a differential amplifier formed of the resistors R1 and R2 shown in FIG. 2A.

상기 차동 증폭기의 상기 제1 및 제2 저항(R1, R2)는 외부 구동 전압(VDD)단과 연결된다.The first and second resistors R1 and R2 of the differential amplifier are connected to an external driving voltage VDD terminal.

상기 제1 및 제2 입력 트랜지스터(M1, M2) 각각은 입력 전압(in, inb)을 수신한다. 일반적으로, 상기 제1 및 제2 입력 트랜지스터(M1, M2)는 같은 종류의 트랜지스터로 구성되며, 본 실시예에서는 대표적으로 엔모스 트랜지스터로 구성하였다.Each of the first and second input transistors M1 and M2 receives input voltages in and inb. In general, the first and second input transistors M1 and M2 are composed of the same kind of transistors, and in this embodiment, they are typically configured as NMOS transistors.

상기 전류 통로부(142)는 제1 및 제2 전류 통로(142a, 142b)로 구성된다.The current passage part 142 is composed of first and second current passages 142a and 142b.

상기 제1 전류 통로(142a)는 제1 싱크 트랜지스터(M6)로 구성되며, 노드(N8)를 통해 제1 및 제2 입력 트랜지스터(M1, M2)와 연결된다.The first current path 142a includes a first sink transistor M6 and is connected to the first and second input transistors M1 and M2 through a node N8.

상기 제1 전류 통로(142a)의 제1 싱크 트랜지스터(M6)의 게이트 단은 바이어스 제공부(110)로부터 제공되는 바이어스 전압 신호에 의해 항상 활성화된다. 이때, 상기 제1 싱크 트랜지스터(M6)는 엔모스 트랜지스터로 이루어지는 것이 바람직하다.The gate terminal of the first sink transistor M6 of the first current path 142a is always activated by a bias voltage signal provided from the bias provider 110. In this case, the first sink transistor M6 is preferably formed of an NMOS transistor.

상기 제2 전류 통로(142b)는 외부 구동 전압(VDD)의 변동에 따라 제어부(130)의 제어에 의해 선택적으로 활성화된다. 상기 제2 전류 통로(142b)는 노드(N9)를 통해 제1 및 제2 입력 트랜지스터(M1, M2)와 연결된다. 상기 제2 전류 통로(142b)는 서로 직렬로 배치된 제2 및 제3 싱크 트랜지스터(M7, M8)로 구성된다.The second current path 142b is selectively activated by the control of the controller 130 according to the change of the external driving voltage VDD. The second current path 142b is connected to the first and second input transistors M1 and M2 through a node N9. The second current path 142b includes second and third sink transistors M7 and M8 disposed in series with each other.

상기 제2 싱크 트랜지스터(M7)의 드레인 단은 노드(N9)와 연결되며, 제2 싱크 트랜지스터(M7)의 게이트 단은 제어부(130)의 출력 신호인 인에이블 신호(en)를 입력받는다. 이러한, 상기 제2 싱크 트랜지스터(M7)는 제어부(130)로부터 인에이블 신호(en)가 입력되면 활성화되고, 인에이블 신호(en)가 활성화되지 않으면 비활성화된다.The drain terminal of the second sink transistor M7 is connected to the node N9, and the gate terminal of the second sink transistor M7 receives an enable signal en that is an output signal of the controller 130. The second sink transistor M7 is activated when the enable signal en is input from the controller 130, and is deactivated when the enable signal en is not activated.

상기 제3 싱크 트랜지스터(M8)의 드레인 단은 상기 제2 싱크 트랜지스터(M7)의 소스단과 연결되고, 상기 제3 싱크 트랜지스터(M8)의 소스 단은 접지단(VSS)과 연결되며, 상기 제3 싱크 트랜지스터(M8)의 게이트 단은 상기 바이어스 제공부(110)로부터 출력되는 일정 바이어스 전압 신호(V_Bias)를 제공받는다.The drain terminal of the third sink transistor M8 is connected to the source terminal of the second sink transistor M7, the source terminal of the third sink transistor M8 is connected to the ground terminal VSS, and the third terminal is connected to the source terminal of the third sink transistor M8. The gate terminal of the sink transistor M8 is provided with a constant bias voltage signal V_Bias output from the bias provider 110.

이러한, 상기 제3 싱크 트랜지스터(M8)는 상기 제2 싱크 트랜지스터(M7)의 활성화 유무에 따라 함께 활성화된다. 즉, 상기 제2 전류 통로(142b)는 외부 구동 전압(VDD) 레벨이 기준 전압(Vref) 레벨보다 작을 때 활성화됨으로써, 차동 증폭기(140)의 게인을 증가시킬 수 있다. 따라서, 차동 증폭기(140)는 외부 구동 전압(VDD) 레벨이 낮아지는 경우 출력 신호의 생성이 지연되는 문제를 줄일 수 있다.
The third sink transistor M8 is activated together according to whether the second sink transistor M7 is activated. That is, the second current path 142b is activated when the level of the external driving voltage VDD is smaller than the reference voltage Vref, thereby increasing the gain of the differential amplifier 140. Therefore, the differential amplifier 140 may reduce the problem of delayed generation of the output signal when the external driving voltage VDD level is lowered.

도4는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 입력 버퍼의 상세 회로도이다. 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 입력 버퍼의 바이어스 제공부(110) 및 구동부(150)는 앞선 실시 예와 동일한 구성을 가지므로 생략하고, 제어부(130) 및 차동 증폭기(140)에 대해서만 설명하기로 한다.4 is a detailed circuit diagram of an input buffer of a semiconductor memory device according to another embodiment of the present invention. The bias providing unit 110 and the driving unit 150 of the input buffer of the semiconductor memory device according to another embodiment of the present invention have the same configuration as the previous embodiment and are omitted, and thus, the control unit 130 and the differential amplifier 140 are omitted. I will explain only.

본 실시 예의 제어부(130)는 제1 인에이블 신호 생성부(122) 및 제2 인에이블 신호 생성부(124)로 구성되는 인에블 신호 생성부(120)로 구성된다.The controller 130 according to the present exemplary embodiment includes an enable signal generator 120 including a first enable signal generator 122 and a second enable signal generator 124.

상기 제1 인에이블 신호 생성부(122)는 외부 구동 전압(VDD) 레벨보다 낮은 제1 기준 전압 레벨(Vref)이 입력되면 제어부(130)의 제어에 의해 제1 인에이블 신호(en1)를 생성한다.The first enable signal generator 122 generates a first enable signal en1 under the control of the controller 130 when a first reference voltage level Vref lower than an external driving voltage VDD level is input. do.

상기 제2 인에이블 신호 생성부(124)는 제1 기준 전압(Vref1) 레벨보다 낮은 제2 기준 전압(Vref) 레벨이 입력되면 제어부(130)의 제어에 의해 제2 인에이블 신호(en2)를 생성한다. The second enable signal generator 124 may receive the second enable signal en2 under the control of the controller 130 when a second reference voltage Vref level lower than the first reference voltage Vref1 level is input. Create

이러한, 상기 제어부(130)는 제1 피모스 트랜지스터(M9)가 활성화되면, 제1 인에이블 신호 생성부(122)를 제어하여 차동 증폭기(140)의 전류 통로를 활성화시키는 제1 인에이블 신호(en1)를 생성하여 노드(N12)를 통해 차동 증폭기(140)로 전송한다. 그렇게 되면, 차동 증폭기(140)의 제3 전류 통로(142c)가 활성화된다. 반면에, 제어부(130)는 제1 엔모스 트랜지스터(M10)가 활성화되면, 인에이블 신호(en)가 활성화되지 않게 되므로 차동 증폭기(140)의 제3 전류 통로(142c)를 비활성화시킨다.The controller 130 controls the first enable signal generator 122 to activate a current path of the differential amplifier 140 when the first PMOS transistor M9 is activated. It generates en1) and transmits it to the differential amplifier 140 through the node N12. If so, the third current path 142c of the differential amplifier 140 is activated. On the other hand, when the first NMOS transistor M10 is activated, the controller 130 deactivates the third current path 142c of the differential amplifier 140 because the enable signal en is not activated.

이때, 제1 피모스 트랜지스터(M9)는, 외부 구동 전압(VDD)이 제1 및 제2 저항(R1, R2) 사이에 형성된 노드(N14)를 통해 수신된 제1 기준 전압(Vref1)보다 낮아야 활성화된다. 반면에, 제1 엔모스 트랜지스터(M10)는 외부 구동 전압(VDD)이 제1 기준 전압(Vref1)보다 높아야 활성화된다.In this case, the first PMOS transistor M9 should have an external driving voltage VDD lower than the first reference voltage Vref1 received through the node N14 formed between the first and second resistors R1 and R2. Is activated. On the other hand, the first NMOS transistor M10 is activated when the external driving voltage VDD is higher than the first reference voltage Vref1.

상기 제어부(130)는 제1 및 제2 피모스 트랜지스터(M9, M13)가 활성화되면, 제2 인에이블 신호 생성부(124)를 제어하여 차동 증폭기(140)의 제2 및 제3 전류 통로(142b, 142c)를 활성화시키는 제1 및 제2 인에이블 신호(en2)를 생성하여 각 노드(N12, N13)를 통해 차동 증폭기(140)로 전송한다. 그렇게 되면, 차동 증폭기(140)의 제2 및 제3 전류 통로(142b, 142c)가 활성화된다.When the first and second PMOS transistors M9 and M13 are activated, the controller 130 controls the second enable signal generator 124 to control the second and third current paths of the differential amplifier 140. The first and second enable signals en2 for activating 142b and 142c are generated and transmitted to the differential amplifier 140 through the nodes N12 and N13. If so, the second and third current paths 142b and 142c of the differential amplifier 140 are activated.

이때, 제2 피모스 트랜지스터(M13)는 외부 구동 전압(VDD)이 제2 및 제3 저항(R2, R3) 사이에 형성된 노드(N15)를 통해 수신된 제2 기준 전압(Vref2)보다 낮아야 활성화된다. 반면에, 제2 엔모스 트랜지스터(M14)는 외부 구동 전압(VDD)이 제1 기준 전압(Vref1) 레벨보다는 낮고 제2 기준 전압(Vref2) 레벨보다 높아야 활성화된다. 제2 기준 전압(Vref2) 레벨은 제1 기준 전압(Vref1) 레벨보다 작은 것이 바람직하다.In this case, the second PMOS transistor M13 is activated when the external driving voltage VDD is lower than the second reference voltage Vref2 received through the node N15 formed between the second and third resistors R2 and R3. do. On the other hand, the second NMOS transistor M14 is activated when the external driving voltage VDD is lower than the first reference voltage Vref1 level and higher than the second reference voltage Vref2 level. The second reference voltage Vref2 level is preferably smaller than the first reference voltage Vref1 level.

반면에, 상기 제어부(130)는 제1 및 제2 엔모스 트랜지스터(M10, M14)가 활성화되면, 차동 증폭기(140)의 제2 및 제3 전류 통로(142b, 142c)를 비활성화시킨다.On the other hand, when the first and second NMOS transistors M10 and M14 are activated, the controller 130 deactivates the second and third current paths 142b and 142c of the differential amplifier 140.

도4에 기재될 상기 차동 증폭기(140)는 도2b에 도시된 커런트 미러형으로 연결된 피모스 트랜지스터(M3, M4)로 설계된 차동 증폭기를 적용하여 설명하기로 한다.The differential amplifier 140 to be described with reference to FIG. 4 will be described by applying a differential amplifier designed with PMOS transistors M3 and M4 connected in the current mirror type shown in FIG. 2B.

상기 차동 증폭기(140)의 제1 및 제2 입력 트랜지스터(M1,M2)와, 제1 및 제2 미러 트랜지스터((M3, M4))는 앞선 실시 예와 동일한 구성을 가지므로 생략하고, 전류 통로부(142)에 대해서만 설명하기로 한다.The first and second input transistors M1 and M2 and the first and second mirror transistors M3 and M4 of the differential amplifier 140 have the same configuration as in the previous embodiment, and thus are omitted. Only the unit 142 will be described.

상기 차동 증폭기(140)는 앞선 실시 예보다 더 많은 제1 내지 제3 전류 통로부(142a, 142b, 142c)로 구성된다.The differential amplifier 140 is composed of more first to third current path portions 142a, 142b, and 142c than the previous embodiment.

상기 제1 전류 통로(142a)는 하나로 이루어진 제1 싱크 트랜지스터(M6)로 구성되며, 노드(N8)를 통해 제1 및 제2 미러 트랜지스터(M1, M2)와 연결된다. 상기 제1 전류 통로(142a)의 제1 싱크 트랜지스터(M6)의 게이트 단은 바이어스 제공부(110)로부터 제공되는 바이어스 전압 신호(V_Bias)에 의해 항상 활성화된다. 이때, 제1 싱크 트랜지스터(M6)는 엔모스 트랜지스터로 이루어지는 것이 바람직하다.The first current path 142a includes a first sink transistor M6 composed of one, and is connected to the first and second mirror transistors M1 and M2 through a node N8. The gate terminal of the first sink transistor M6 of the first current path 142a is always activated by the bias voltage signal V_Bias provided from the bias provider 110. At this time, it is preferable that the first sink transistor M6 is made of an NMOS transistor.

상기 제2 전류 통로(142b) 및 상기 제2 전류 통로(142c)는 제어부(130)의 제어에 의해 선택적으로 활성화된다. The second current path 142b and the second current path 142c are selectively activated by the control of the controller 130.

먼저, 상기 제2 전류 통로(142b)는 노드(N9)를 통해 제1 및 제2 미러 트랜지스터(M1, M2)와 연결되며, 서로 직렬로 연결된 제2 및 제3 싱크 트랜지스터(M7, M8)로 구성된다.First, the second current path 142b is connected to the first and second mirror transistors M1 and M2 through the node N9 and to the second and third sink transistors M7 and M8 connected in series with each other. It is composed.

상기 제2 싱크 트랜지스터(M7)의 드레인 단은 노드(N9)와 연결되고, 상기 제2 싱크 트랜지스터(M7)의 게이트 단은 제어부(130)의 출력신호인 제2 인에이블 신호(en2)를 입력받는다. 이러한, 상기 제2 싱크 트랜지스터(M7)는 제어부(130)로부터 제2 인에어블 신호(en2)가 입력되면 활성화되고, 제2 인에어블 신호(en2)가 디스에이블되면 비활성화된다.The drain terminal of the second sink transistor M7 is connected to the node N9, and the gate terminal of the second sink transistor M7 receives the second enable signal en2, which is an output signal of the controller 130. Receive. The second sink transistor M7 is activated when the second enable signal en2 is input from the controller 130 and is deactivated when the second enable signal en2 is disabled.

상기 제3 싱크 트랜지스터(M8)의 드레인 단은 상기 제2 싱크 트랜지스터(M7)의 소스단과 연결되고, 상기 제3 싱크 트랜지스터(M8)의 소스 단은 접지단(VSS)과 연결되며, 상기 제3 싱크 트랜지스터(M8)의 게이트 단은 바이어스 제공부(110)로부터 출력되는 일정 바이어스 전압 신호(V_Bias)를 제공받는다.The drain terminal of the third sink transistor M8 is connected to the source terminal of the second sink transistor M7, the source terminal of the third sink transistor M8 is connected to the ground terminal VSS, and the third terminal is connected to the source terminal of the third sink transistor M8. The gate terminal of the sink transistor M8 is provided with a constant bias voltage signal V_Bias output from the bias provider 110.

이러한, 상기 제3 싱크 트랜지스터(M8)는 상기 제2 싱크 트랜지스터(M7)의 활성화 여부에 따라 동작이 결정된다. 즉, 제2 전류 통로(142b)는 외부 구동 전압(VDD) 레벨이 제1 기준 전압(Vref1) 레벨보다 낮거나, 제2 기준 전압(Vref2) 레벨보다 낮아야 활성화됨으로써 차동 증폭기(140)의 게인을 증가시킬 수 있다.The operation of the third sink transistor M8 is determined according to whether the second sink transistor M7 is activated. That is, the second current path 142b is activated when the external driving voltage VDD level is lower than the first reference voltage Vref1 level or lower than the second reference voltage Vref2 level, thereby increasing the gain of the differential amplifier 140. Can be increased.

상기 제3 전류 통로(142c)는 노드(N10)를 통해 제1 및 제2 미러 트랜지스터(M1, M2)와 연결되며, 서로 직렬로 연결된 제4 및 제5 싱크 트랜지스터(M11, M12)로 구성된다. The third current path 142c is connected to the first and second mirror transistors M1 and M2 through the node N10 and includes fourth and fifth sink transistors M11 and M12 connected in series with each other. .

상기 제4 싱크 트랜지스터(M11)의 드레인 단은 노드(N10)와 연결되고, 제4 싱크 트랜지스터(M11)의 게이트 단은 제어부(130)로부터 제1 인에어블 신호(en1)를 입력 받아 활성화된다. The drain terminal of the fourth sink transistor M11 is connected to the node N10, and the gate terminal of the fourth sink transistor M11 is activated by receiving a first enable signal en1 from the controller 130. .

상기 제5 싱크 트랜지스터(M12)의 드레인 단은 제4 싱크 트랜지스터(M11)의 소스 단과 연결되고, 제5 싱크 트랜지스터(M12)의 소스 단은 접지단(VSS)과 연결되며, 제5 싱크 트랜지스터(M12)의 게이트 단은 제1 전류 통로(142a)의 게이트 단 및 바이어스 제공부(110)의 게이트 단 사이에 형성된 노드(N7)와 연결된다. A drain terminal of the fifth sink transistor M12 is connected to a source terminal of the fourth sink transistor M11, a source terminal of the fifth sink transistor M12 is connected to a ground terminal VSS, and a fifth sink transistor ( The gate terminal of M12 is connected to the node N7 formed between the gate terminal of the first current path 142a and the gate terminal of the bias provider 110.

이러한, 상기 제5 싱크 트랜지스터(M12)는 제4 싱크 트랜지스터(M11)의 활성화 여부에 따라 동작이 결정된다. 즉, 제3 전류 통로(142c)는 외부 구동 전압(VDD) 레벨이 제2 기준 전압(Vref2) 레벨보다 낮을 때 활성화됨으로써 차동 증폭기(140)의 게인을 증가시킬 수 있다.The operation of the fifth sink transistor M12 is determined according to whether the fourth sink transistor M11 is activated. That is, the third current path 142c may be activated when the external driving voltage VDD level is lower than the second reference voltage Vref2 level, thereby increasing the gain of the differential amplifier 140.

즉, 본 발명에 따른 입력 버퍼의 차동 증폭기(140)의 제1 전류 통로(142a)는 외부 구동 전압(VDD) 레벨에 상관없이 항상 활성화되며, 제1 및 제2 전류 통로(142b,142c)는 외부 구동 전압(VDD) 레벨과 제1 및 제2 기준 전압(Vref1, Vref2)의 비교 결과에 따라 선택적으로 활성화된다. That is, the first current path 142a of the differential amplifier 140 of the input buffer according to the present invention is always activated regardless of the external driving voltage VDD level, and the first and second current paths 142b and 142c are It is selectively activated according to a result of comparing the external driving voltage VDD level with the first and second reference voltages Vref1 and Vref2.

이처럼, 본 발명에 따른 입력 버퍼는 구동 전압에 따라 차동 증폭기(140)의 전류 통로를 선택적으로 조절함으로써, 낮은 레벨의 구동 전압 특성을 향상시킬 수 있다.As such, the input buffer according to the present invention can improve the low level driving voltage characteristics by selectively adjusting the current path of the differential amplifier 140 according to the driving voltage.

더하여, 본 발명에 따른 입력 버퍼는 차동 증폭기(140)의 게인이 증가됨에 따라 출력 신호의 생성이 지연되는 것을 방지 할 수 있다.
In addition, the input buffer according to the present invention can prevent the generation of the output signal delayed as the gain of the differential amplifier 140 is increased.

기술 분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
As those skilled in the art can realize the present invention in other specific forms without changing the technical spirit or essential features, the embodiments described above should be understood as illustrative and not restrictive in all aspects. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

110: 바이어스 제공부
120: 인에이블 신호 생성부
130: 제어부
140: 차동증폭기
150: 구동부110: bias providing unit
120: enable signal generator
130: control unit
140: differential amplifier
150: drive unit

Claims (7)

다수의 전류 통로로 구비된 전류 통로부를 포함하며, 외부로부터 외부 구동 전압을 수신하고 입력 신호를 증폭하여 출력 신호를 생성하도록 구성된 차동 증폭기;
상기 외부 구동 전압의 레벨과 기준 전압 레벨의 비교에 기초하여 상기 다수의 전류 통로를 선택적으로 활성화시키는 인에이블 신호를 생성시키는 제어부; 및
상기 다수의 전류 통로 각각으로 일정 바이어스 전압 신호를 제공하는 바이어스 전압 제공부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 입력버퍼.A differential amplifier comprising a current passage section having a plurality of current passages, the differential amplifier configured to receive an external driving voltage from the outside and amplify the input signal to generate an output signal;
A controller configured to generate an enable signal for selectively activating the plurality of current paths based on a comparison of the level of the external driving voltage and a reference voltage level; And
And a bias voltage providing unit configured to provide a predetermined bias voltage signal to each of the plurality of current paths. 제1 항에 있어서,
상기 제어부는 상기 인에이블 신호를 생성하는 인에이블 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 입력버퍼.The method according to claim 1,
The control unit includes an enable signal generating unit for generating the enable signal. 제2 항에 있어서,
상기 전류 통로부 중 일부 전류 통로는 상기 바이어스 제공부로부터 생성되는 상기 바이어스 전압 신호에 의해 항상 활성화되는 것을 특징으로 하는 반도체 메모리 장치의 입력버퍼.The method of claim 2,
And some of the current passages are always activated by the bias voltage signal generated from the bias providing portion. 제 3 항에 있어서,
상기 일부 전류 통로는 하나의 엔모스 트랜지스터가 구비되는 것을 특징으로 하는 반도체 메모리 장치의 입력 버퍼.The method of claim 3, wherein
The partial current path is provided with one NMOS transistor input buffer of the semiconductor memory device. 제3 항에 있어서,
상기 일부 전류 통로를 제외한 상기 전류 통로 중 나머지 전류 통로는 상기 제어부로부터 생성되는 상기 인에블 신호에 의해 선택적으로 활성화되는 것을 특징으로 하는 반도체 메모리 장치의 입력버퍼.The method of claim 3,
The remaining current passages of the current passages other than the partial current passages are selectively activated by the enable signal generated from the controller. 제5 항에 있어서,
상기 나머지 전류 통로는 서로 직렬로 연결된 다수의 엔모스 트랜지스터가 구비되는 것을 특징으로 하는 반도체 메모리 장치의 입력버퍼.The method of claim 5,
And the remaining current paths include a plurality of NMOS transistors connected in series with each other. 제6 항에 있어서,
상기 다수의 엔모스 트랜지스터 중 어느 하나의 엔모스 트랜지스터는 상기 제어부와 연결되며, 다른 하나의 엔모스 트랜지스터는 상기 바이어스 제공부와 연결되는 것을 특징으로 하는 반도체 메모리 장치의 입력버퍼.The method of claim 6,
One NMOS transistor of the plurality of NMOS transistors is connected to the control unit, the other NMOS transistor is connected to the bias providing unit input buffer of the semiconductor memory device.
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