KR20110088942A - Semiconductor device and method for fabricating the same - Google Patents

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Abstract

PURPOSE: A semiconductor device and a manufacturing method thereof are provided to prevent leaning even if an aspect ratio of a conductive line is increased as the degree of integration of the semiconductor device increases. CONSTITUTION: A plurality of conductive lines(14) is formed on a substrate(11). The leaning preventing film supports the conductive line and is formed in both ends of the conductive line. The leaning preventing film contacts both side walls of the conductive line from a certain single conductive line as a reference. The leaning preventing film is extended in an orthogonal direction with respect to a direction in which the conductive line is extended.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}Semiconductor device and manufacturing method therefor {SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}

본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 고종횡비(High Aspect Ratio)를 갖는 도전라인의 리닝(Leaning)을 방지할 수 있는 반도체 장치 및 그 제조방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a manufacturing technology of a semiconductor device, and more particularly, to a semiconductor device and a method of manufacturing the same, which can prevent the lining of a conductive line having a high aspect ratio.

최근 고집적화된 반도체 장치를 제공하기 위해 6F2 또는 4F2 구조를 갖는 반도체 장치에 대한 연구가 활발하게 진행되고 있다. 6F2 또는 4F2 구조를 갖는 반도체 장치를 구현하기 위해서는 워드라인(Word Line), 비트라인(Bit Line)과 같은 도전라인의 선폭을 감소시킴과 동시에 낮은 저항을 갖도록 도전라인의 높이를 증가시켜야한다. 즉, 반도체 장치의 집적도가 증가할수록 도전라인의 종횡비(Aspect Ratio)가 증가하게 된다. Recently, research has been actively conducted on semiconductor devices having a 6F 2 or 4F 2 structure in order to provide a highly integrated semiconductor device. In order to realize a semiconductor device having a 6F 2 or 4F 2 structure, it is necessary to reduce the line width of conductive lines such as word lines and bit lines, and to increase the height of the conductive lines to have low resistance. . In other words, as the degree of integration of the semiconductor device increases, the aspect ratio of the conductive line increases.

도 1은 종래기술에 따른 반도체 장치를 나타낸 평면이미지이다. 여기서, 도 1은 6F2 구조를 갖는 반도체 장치의 비트라인(BL)을 나타낸 평면이미지이다. 1 is a planar image illustrating a semiconductor device according to the related art. 1 is a planar image illustrating a bit line BL of a semiconductor device having a 6F 2 structure.

도 1을 참조하여 종래기술에 따른 반도체 장치의 문제점을 살펴보면, 6F2공정을 적용하면서 스토리지노드콘택플러그(Storage Noad Contant, SNC)가 형성될 공간부족으로 인해 콘택낫오픈(Contant Not Open)이 빈번하게 발생하는 문제점이 있다. Referring to FIG. 1, the problem of the semiconductor device according to the related art is frequent, due to lack of space in which a storage node contact plug (SNC) is formed while applying the 6F 2 process. There is a problem that occurs.

이를 개선하기 위해서는 비트라인(BL)의 선폭을 감소시킬 수 밖에 없다. 스토리니노드콘택플러그가 형성될 공간을 확보하고자 비트라인(BL)의 선폭을 감소시키면, 상대적으로 비트라인(BL)의 높이를 증가시켜야 한다. 즉, 비트라인(BL)의 종횡비를 증가시켜야 한다. In order to improve this, the line width of the bit line BL can be reduced. When the line width of the bit line BL is reduced to secure the space where the storyline node contact plug is to be formed, the height of the bit line BL should be relatively increased. That is, the aspect ratio of the bit line BL must be increased.

하지만, 비트라인(BL)의 종횡비가 증가하게 되면 비트라인(BL)이 쓰러지는 리닝(Leaning)이 발생하는 문제점이 있다(도 1의 도면부호 'A' 참조). 이러한 비트라인(BL) 리닝은 비트라인의 규칙성이 변화하는 비트라인(BL)의 양측 끝단 즉, 셀 메트(Cell Mat)의 양측 가장자리에서 주로 발생하며, 비트라인(BL) 양측 끝단에서 발생된 리닝이 셀 메트 내측방향으로 확장되는 경향을 갖는다. However, when the aspect ratio of the bit line BL is increased, there is a problem in which a lining occurs in which the bit line BL falls (see reference numeral 'A' of FIG. 1). The bit line BL lining is mainly generated at both ends of the bit line BL, that is, at both edges of the cell mat, in which the regularity of the bit line is changed, and is generated at both ends of the bit line BL. The lining tends to extend inwardly of the cell mat.

상술한 비트라인(BL) 리닝은 고종횡비를 갖는 도전라인에서 동일하게 발생하며, 반도체 장치의 집적도가 증가함에 따라 더욱더 심화된다. 따라서, 도전라인이 고종횡비를 갖더라도 도전라인의 리닝을 방지할 수 있는 방법에 대한 연구가 절실히 요구된다.
The above-described bit line BL lining occurs equally in a conductive line having a high aspect ratio, and is further deepened as the degree of integration of a semiconductor device increases. Therefore, even if the conductive line has a high aspect ratio, a study on how to prevent the lining of the conductive line is urgently required.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 반도체 장치의 집적도가 증가함에 따라 도전라인의 종횡비가 증가하더라도 도전라인의 리닝을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하는데 그 목적이 있다.
The present invention has been proposed to solve the above-mentioned problems of the prior art, and provides a semiconductor device and a method of manufacturing the same, which prevent the lining of the conductive line even if the aspect ratio of the conductive line increases as the degree of integration of the semiconductor device increases. The purpose is.

상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치는 기판 상에 형성된 복수의 도전라인 및 상기 도전라인의 양측 끝단에 형성되어 상기 도전라인을 지지하는 리닝방지막을 포함한다. According to one aspect of the present invention, a semiconductor device includes a plurality of conductive lines formed on a substrate and a lining prevention film formed at both ends of the conductive lines to support the conductive lines.

어느 하나의 상기 도전라인을 기준으로 상기 리닝방지막은 상기 도전라인의 양측벽에 접하는 형태를 가질 수 있다. 또한, 상기 리닝방지막은 상기 도전라인이 연장된 방향과 직교하는 방향으로 연장된 라인패턴일 수 있다. Based on any one of the conductive lines, the anti-learning film may be in contact with both side walls of the conductive line. In addition, the anti-learning film may be a line pattern extending in a direction orthogonal to the direction in which the conductive line extends.

상기 도전라인은 도전막과 하드마스크막이 순차적으로 적층된 적층구조물일 수 있다. 이때, 상기 하드마스크막은 상기 리닝방지막과 동일한 물질인 것이 바람직하다. 구체적으로, 상기 리닝방지막은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상이 적층된 적층막을 포함할 수 있다. The conductive line may be a stacked structure in which a conductive film and a hard mask film are sequentially stacked. In this case, the hard mask film is preferably the same material as the lining prevention film. Specifically, the anti-learning film may include any single film selected from the group consisting of an oxide film, a nitride film, and an oxynitride film, or a laminated film in which two or more are stacked.

상기 도전라인은 워드라인, 비트라인 또는 금속배선 중 어느 하나를 포함할 수 있다. The conductive line may include any one of a word line, a bit line, and a metal line.

또한, 본 발명의 반도체 장치는 상기 도전라인은 일측 또는 타측 끝단에 형성된 패드부를 더 포함하고, 상기 패드부는 지그재그 형태로 배치될 수 있다. 이때, 상기 리닝방지막은 상기 도전라인의 끝단과 상기 패드부 사이에 위치하는 것이 바람직하다.
In addition, the semiconductor device of the present invention may further include a pad part formed at one end or the other end of the conductive line, and the pad part may be disposed in a zigzag form. In this case, the lining prevention film is preferably located between the end of the conductive line and the pad portion.

상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명의 반도체 장치 제조방법은, 도전라인을 갖는 반도체 장치를 제조함에 있어서, 기판상에 도전막을 형성하는 단계; 상기 도전막을 선택적으로 식각하여 상기 도전라인의 양측 끝단부만을 형성하는 단계; 상기 기판 전면을 덮도록 절연막을 형성하는 단계; 및 상기 절연막 및 상기 도전막을 선택적으로 식각하여 상기 도전라인 전체를 형성함과 동시에 상기 도전라인 양측 끝단에 리닝방지막을 형성하는 단계를 포함한다. 또한, 상기 도전막 상에 장벽막을 형성하는 단계를 더 포함할 수 있다. 또한, 상기 절연막을 형성한 이후에, 상기 절연막 상부면의 단차를 제거하기 위한 평탄화공정을 실시하는 단계를 더 포함할 수 있다. According to another aspect of the present invention, a method of manufacturing a semiconductor device includes: forming a conductive film on a substrate in manufacturing a semiconductor device having conductive lines; Selectively etching the conductive film to form only both ends of the conductive line; Forming an insulating film to cover the entire surface of the substrate; And selectively etching the insulating film and the conductive film to form an entirety of the conductive line and simultaneously forming a lining prevention film at both ends of the conductive line. The method may further include forming a barrier film on the conductive film. In addition, after the insulating film is formed, the method may further include a step of performing a planarization process to remove a step of the upper surface of the insulating film.

상기 도전라인의 양측 끝단부만을 형성하는 단계는, 상기 도전막 상에 상기 도전라인을 정의하는 마스크와 상기 도전라인의 끝단부만을 노출시키는 마스크를 이용한 복수회의 노광공정을 통해 감광막패턴을 형성하는 단계; 및 상기 감광막패턴을 식각장벽으로 상기 도전막을 식각하는 단계를 포함할 수 있다. Forming only both end portions of the conductive line may include forming a photoresist pattern on the conductive layer through a plurality of exposure processes using a mask defining the conductive line and a mask exposing only the end portion of the conductive line. ; And etching the conductive layer using the photoresist pattern as an etch barrier.

또 다른 방법으로 상기 도전라인의 양측 끝단부를 형성하는 단계는, 상기 도전막 상에 상기 도전라인의 끝단부만을 정의하는 마스크를 이용하여 감광막패턴을 형성하는 단계; 및 상기 감광막패턴을 식각장벽으로 상기 도전막을 식각하는 단계를 포함할 수 있다. Alternatively, forming both end portions of the conductive line may include forming a photoresist pattern on the conductive layer using a mask defining only the end portion of the conductive line; And etching the conductive layer using the photoresist pattern as an etch barrier.

상기 도전라인 및 리닝방지막을 형성하는 단계는, 상기 절연막 상에 상기 도전라인을 정의하는 마스크과 상기 도전라인의 양측 끝단을 연결하는 라인패턴을 정의하는 마스크를 이용한 복수회의 노광공정을 통해 감광막패턴을 형성하는 단계; 및 상기 감광막패턴을 식각장벽으로 상기 절연막 및 상기 도전막을 식각하는 단계를 포함할 수 있다. The forming of the conductive line and the anti-lining layer may include forming a photoresist pattern on the insulating layer through a plurality of exposure processes using a mask defining the conductive line and a mask defining a line pattern connecting both ends of the conductive line. Making; And etching the insulating layer and the conductive layer using the photoresist pattern as an etch barrier.

또 다른 방법으로 상기 도전라인 및 리닝방지막을 형성하는 단계는, 상기 절연막 상에 상기 도전라인 및 상기 도전라인의 양측 끝단부가 연결된 라인패턴이 정의된 마스크를 이용하여 감광막패턴을 형성하는 단계; 및 상기 감광막패턴을 식각장벽으로 상기 절연막 및 상기 도전막을 식각하는 단계를 포함할 수 있다. In another method, the forming of the conductive line and the anti-lining layer may include forming a photoresist pattern on the insulating layer by using a mask in which a conductive line and a line pattern at both ends of the conductive line are defined are defined; And etching the insulating layer and the conductive layer using the photoresist pattern as an etch barrier.

어느 하나의 상기 도전라인을 기준으로 상기 리닝방지막은 상기 도전라인의 양측벽에 접하는 형태를 갖도록 형성할 수 있다. 또한, 상기 리닝방지막은 상기 도전라인이 연장된 방향과 직교하는 방향으로 연장된 라인패턴으로 형성할 수 있다. Based on any one of the conductive lines, the anti-learning film may be formed to have a shape in contact with both side walls of the conductive line. In addition, the anti-learning film may be formed in a line pattern extending in a direction orthogonal to the direction in which the conductive line extends.

상기 도전라인은 상기 도전막과 상기 절연막이 순차적으로 적층된 적층구조물로 형성할 수 있다. The conductive line may be formed as a stacked structure in which the conductive film and the insulating film are sequentially stacked.

상기 절연막은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상이 적층된 적층막을 포함할 수 있다. The insulating film may include any single film selected from the group consisting of an oxide film, a nitride film, and an oxynitride film, or a laminated film in which two or more layers are stacked.

상기 도전라인은 워드라인, 비트라인 또는 금속배선 중 어느 하나를 포함할 수 있다. The conductive line may include any one of a word line, a bit line, and a metal line.

상술한 과제 해결 수단을 바탕으로 하는 본 발명의 반도체 장치는 도전라인 양측 끝단에 형성되어 도전라인을 지지하는 리닝방지막을 구비함으로써, 반도체 장치의 집적도가 증가함에 따라 도전라인의 종횡비가 증가하여도 도전라인의 리닝을 방지할 수 있는 효과가 있다.
The semiconductor device of the present invention, which is based on the above-mentioned problem solving means, has a lining prevention film formed at both ends of the conductive line to support the conductive line, so that the conductivity increases even if the aspect ratio of the conductive line increases as the degree of integration of the semiconductor device increases. There is an effect that can prevent the line lining.

도 1은 종래기술에 따른 반도체 장치를 나타낸 평면이미지.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 장치를 도시한 도면.
도 3a, 도 4a, 도 5a, 도 6a 내지 도 3d, 도 4d, 도 5d, 도 6d는 본 발명의 일실시예에 따른 반도체 장치의 제조방법을 도시한 공정도. 1 is a planar image showing a semiconductor device according to the prior art.
2A to 2D illustrate a semiconductor device according to an embodiment of the present invention.
3A, 4A, 5A, 6A to 3D, 4D, 5D, and 6D are process diagrams illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention.

후술할 본 발명은 반도체 장치의 집적도가 증가함에 따라 워드라인(Word Line), 비트라인(Bit Line), 금속배선(Metal Line)과 같은 도전라인의 종횡비(Aspect Ratio)가 증가하더라도 도전라인의 리닝(Leaning)을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공한다. 이를 위해, 본 발명은 고종횡비를 갖는 도전라인에서 리닝이 시작되는 도전라인의 양끝단에 도전라인을 지지하는 리닝방지막을 형성하는 것을 특징으로 한다.
According to the present invention to be described later, even if the aspect ratio of conductive lines such as word lines, bit lines, and metal lines increases as the degree of integration of semiconductor devices increases, Provided are a semiconductor device and a method of manufacturing the same that can prevent (Leaning). To this end, the present invention is characterized in that the anti-lining film for supporting the conductive line is formed at both ends of the conductive line where the lining starts in the conductive line having a high aspect ratio.

도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 장치를 도시한 도면이다. 도 2a는 평면도, 도 2b는 도 2a에 도시된 I-I'절취선을 따라 도시한 단면도, 도 2c는 도 2a에 도시된 Ⅱ-Ⅱ' 절취선을 따라 도시한 단면도, 도 2d는 도 2a에 도시된 Ⅲ-Ⅲ' 절취선을 따라 도시한 단면도이다.2A to 2D illustrate a semiconductor device according to an embodiment of the present invention. FIG. 2A is a plan view, FIG. 2B is a cross-sectional view taken along the line II ′ of FIG. 2A, FIG. 2C is a cross-sectional view taken along a II-II ′ cut line of FIG. 2A, and FIG. 2D is shown in FIG. 2A. Sectional view along the III-III 'perforation line.

도 2a 내지 도 2d에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 장치는 소정의 구조물이 형성된 기판(11) 상의 복수의 도전라인(14) 및 도전라인(14) 양측 끝단에 형성되어 도전라인(14)을 지지하는 리닝방지막(15)을 포함한다. 이때, 리닝방지막(15)은 셀 메트(Cell Mat, mat)의 양측 가장자리에 배치할 수 있다. As shown in FIGS. 2A to 2D, a semiconductor device according to an embodiment of the present invention is formed at both ends of a plurality of conductive lines 14 and conductive lines 14 on a substrate 11 on which a predetermined structure is formed. And a lining prevention film 15 supporting the conductive line 14. In this case, the lining prevention layer 15 may be disposed at both edges of the cell mat (mat).

도전라인(14)은 워드라인, 비트라인, 금속배선등을 포함할 수 있으며, 도전막(12)과 하드마스크막(13)이 순차적으로 적층된 적층구조를 가질 수 있다. 또한, 도전라인(14)은 어느 일방향으로 연장된 라인패턴일 수 있다. The conductive line 14 may include a word line, a bit line, a metal wiring, and the like, and may have a stacked structure in which the conductive layer 12 and the hard mask layer 13 are sequentially stacked. In addition, the conductive line 14 may be a line pattern extending in one direction.

또한, 도전라인(14)은 도전라인 상부 또는 하부에 형성된 구조물과의 연결을 위해 도전라인(14) 일측 또는 타측 끝단에 상대적으로 큰 선폭을 갖는 패드부(14A)를 포함할 수 있다. 이때, 패드부(14)는 셀 메트(mat)의 외측에 위치할 수 있고, 지그재그로 배치된 형태를 가질 수 있다. 즉, N번째 도전라인(14)의 패드부가 일측 끝단에 배치될 경우에 N+1번째 도전라인(14)의 패드부(14A)는 타측 끝단에 배치될 수 있다. In addition, the conductive line 14 may include a pad portion 14A having a relatively large line width at one side or the other end of the conductive line 14 for connection with a structure formed on or below the conductive line. In this case, the pad part 14 may be positioned outside the cell mat and may have a zigzag shape. That is, when the pad portion of the Nth conductive line 14 is disposed at one end, the pad portion 14A of the N + 1th conductive line 14 may be disposed at the other end.

여기서, 리닝방지막(15)은 도전라인(14)의 끝단과 패드부(14A) 사이에 위치하는 것이 바람직하다. Here, it is preferable that the lining preventing film 15 is located between the end of the conductive line 14 and the pad portion 14A.

도전라인(14)의 양측 끝단에 형성되어 도전라인(14)을 지지하는 리닝방지막(15)은 도전라인(14)이 연장된 방향과 직교하는 방향으로 연장된 라인패턴일 수 있다. 이때, 리닝방지막(15)이 도전라인(14)의 양측 끝단-즉, 셀 메트(mat)의 양측 가장자리-에 배치된 이유는 고종횡비를 갖는 도전라인(14)의 리닝이 도전라인(14)의 양측 끝단에서부터 시작되기 때문이다. The anti-lining layer 15 formed at both ends of the conductive line 14 to support the conductive line 14 may be a line pattern extending in a direction orthogonal to the direction in which the conductive line 14 extends. At this time, the reason why the lining preventing film 15 is disposed at both ends of the conductive line 14, that is, at both edges of the cell mat, is because the lining of the conductive line 14 having a high aspect ratio is performed by the conductive line 14. Because it starts from both ends of.

또한, 리닝방지막(15)은 도전라인(14)을 효과적으로 지지하기 위해 즉, 도전라인(14)의 쓰러짐을 효과적으로 방지하기 위해 도전라인(14) 사이를 완전히 매립하는 형태를 갖는 것이 바람직하다. 즉, 어느 하나의 도전라인(14)을 기준으로 리닝방지막(15)은 도전라인(14)의 양측벽이 접하는 형태를 가질 수 있다. In addition, the anti-learning film 15 may have a form that completely fills the space between the conductive lines 14 so as to effectively support the conductive lines 14, that is, effectively prevent the conductive lines 14 from falling over. That is, the lining prevention layer 15 may have a form in which both side walls of the conductive line 14 are in contact with each other.

상술한 역할을 수행하는 리닝방지막(15)은 도전라인(14)간 절연을 위해 절연막을 형성하는 것이 바람직하며, 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막을 사용할 수 있다. 이때, 공정단순화 및 도전라인(14)과 리닝방지막(15) 사이의 응력완화를 위해 리닝방지막(15)은 도전라인(14)의 하드마스크막(13)과 동일한 물질로 형성하는 것이 바람직하다. It is preferable to form an insulating film for insulating between the conductive lines 14, and the lining prevention film 15 having the above-described role may use any one selected from the group consisting of an oxide film, a nitride film, and an oxynitride film or a laminated film in which these layers are stacked. have. At this time, the lining prevention film 15 is preferably formed of the same material as the hard mask film 13 of the conductive line 14 in order to simplify the process and relax the stress between the conductive line 14 and the lining prevention film 15.

상술한 구조를 갖는 본 발명의 일실시예에 따른 반도체 장치는 도전라인(14) 양측 끝단에 형성되어 도전라인(14)을 지지하는 리닝방지막(15)을 구비함으로써, 반도체 장치의 집적도가 증가함에 따라 도전라인(14)의 종횡비가 증가하여도 도전라인(14)의 리닝을 방지할 수 있다.The semiconductor device according to the embodiment of the present invention having the above-described structure is provided at both ends of the conductive line 14 to support the conductive line 14, and thus, the degree of integration of the semiconductor device is increased. Accordingly, even if the aspect ratio of the conductive line 14 is increased, the lining of the conductive line 14 may be prevented.

또한, 리닝방지막(15)이 리닝이 시작되는 도전라인(14)의 양측 끝단에 위치함으로써, 도전라인(14)의 리닝을 보다 효과적으로 방지할 수 있다.
In addition, since the lining prevention film 15 is positioned at both ends of the conductive line 14 at which the lining starts, the lining of the conductive line 14 may be more effectively prevented.

도 3a, 도 4a, 도 5a, 도 6a 내지 도 3d, 도 4d, 도 5d, 도 6d는 본 발명의 일실시예에 따른 반도체 장치의 제조방법을 도시한 공정도로, 도 3a 내지 도 3d는 평면도, 도 4a 내지 도 4d는 도 3a 내지 도 3d에 도시된 I-I'절취선을 따라 도시한 공정단면도, 도 5a 내지 도 5d는 도 3a 내지 도 3d에 도시된 Ⅱ-Ⅱ'절취선을 따라 도시한 공정단면도, 도 6a 내지 도 6d는 도 3a 내지 도 3d에 도시된 Ⅲ-Ⅲ'절취선을 따라 도시한 공정단면도이다. 3A, 4A, 5A, 6A to 3D, 4D, 5D, and 6D are flowcharts illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention, and FIGS. 3A to 3D are plan views. 4A to 4D are process cross-sectional views taken along the line II ′ shown in FIGS. 3A to 3D, and FIGS. 5A to 5D are taken along the II-II ′ cut line shown in FIGS. 3A to 3D. 6A to 6D are cross sectional views taken along the line III-III 'shown in FIGS. 3A to 3D.

도 3a, 도 4a, 도 5a 및 도 6a에 도시된 바와 같이, 소정의 구조물이 형성된 기판(21) 상에 도전막(22) 및 장벽막(23)을 순차적으로 형성한다. As shown in FIGS. 3A, 4A, 5A, and 6A, the conductive film 22 and the barrier film 23 are sequentially formed on the substrate 21 on which a predetermined structure is formed.

도전막(22)으로는 실리콘막 또는 금속성막을 포함할 수 있다. 실리콘막으로는 폴리실리콘막(Poly-Si), 실리콘게르마늄막(SiGe)등을 사용할 수 있고, 금속성막으로는 금속막, 금속산화막, 금속질화막, 금속실리사이드막등을 사용할 수 있다. The conductive film 22 may include a silicon film or a metallic film. As the silicon film, a polysilicon film (Poly-Si), a silicon germanium film (SiGe), or the like can be used. As the metallic film, a metal film, a metal oxide film, a metal nitride film, a metal silicide film, or the like can be used.

장벽막(23)은 후속 공정간 도전막(22)에 대한 식각장벽(etch barrier) 및 보호막으로 작용하는 것으로, 절연물질 또는 도전물질로 형성할 수 있다. 장벽막(23)을 절연물질로 형성하는 경우에는 산화물, 질화물 및 산화질화물로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있으며, 후속 공정을 통해 형성될 도전라인의 하드마스크막 또는(및) 리닝방지막과 동일한 절연물질로 형성하는 것이 바람직하다. 그리고, 장벽막(23)을 도전물질로 형성하는 경우에는 실리콘막, 금속성막등으로 형성할 수 있으며, 도전막(22)과 식각선택비를 갖는 물질로 형성하는 것이 바람직하다.The barrier layer 23 serves as an etch barrier and a protective layer for the subsequent inter-process conductive layer 22, and may be formed of an insulating material or a conductive material. When the barrier layer 23 is formed of an insulating material, any one selected from the group consisting of oxides, nitrides, and oxynitrides, or a stacked layer in which these layers are stacked may be formed, and the hard mask layer of the conductive line to be formed through a subsequent process. Or (and) the same insulating material as the anti-learning film. When the barrier film 23 is formed of a conductive material, the barrier film 23 may be formed of a silicon film, a metallic film, or the like, and preferably formed of a material having an etching selectivity with the conductive film 22.

다음으로, 장벽막(23) 상에 최종적으로 형성될 도전라인의 양측 끝단부만을 정의하는 제1감광막패턴(25)을 형성한다. 이때, 제1감광막패턴(23)은 최종적으로 형성될 도전라인의 양측 끝단부만이 정의된 마스크를 사용하여 형성하거나, 또는 최종적으로 형성될 도전라인이 정의된 마스크과 최종적으로 형성될 도전라인의 양측 끝단부만을 노출시키는 마스크를 이용한 복수회 노광공정을 통해 형성할 수 있다. Next, the first photoresist layer pattern 25 defining only both end portions of the conductive lines to be finally formed on the barrier layer 23 is formed. In this case, the first photoresist pattern 23 may be formed using a mask in which only both ends of the conductive line to be finally formed are defined, or both sides of the mask in which the conductive line to be finally formed and the conductive line to be finally formed are formed. It can be formed through a plurality of exposure process using a mask to expose only the end portion.

다음으로, 제1감광막패턴(25)을 식각장벽으로 장벽막(23) 및 도전막(22)을 순차적으로 식각하여 최종적으로 형성될 도전라인의 양측 끝단부만이 패터닝된 하프(half)-도전라인(24)을 형성한다. 이때, 장벽막(23)이 도전막(22)에 대한 식각장벽으로 작용하여 하프-도전라인(24)을 형성하는 과정에서 도전막(22)이 필요 이상으로 식각되는 것을 방지한다. Next, a half-conductor in which only both ends of the conductive line to be finally formed by sequentially etching the barrier layer 23 and the conductive layer 22 by using the first photoresist layer pattern 25 as an etch barrier is formed. Line 24 is formed. In this case, the barrier layer 23 serves as an etch barrier for the conductive layer 22 to prevent the conductive layer 22 from being etched more than necessary in the process of forming the half-conductive line 24.

도 3b, 도 4b, 도 5b 및 도 6b에 도시된 바와 같이, 제1감광막패턴(25)을 제거한 다음에 기판(21) 전면을 덮도록 절연막(26)을 형성한다. 이때, 절연막(26)은 최종적으로 형성될 도전라인의 하드마스크막 및 리닝방지막을 형성하기 위한 것으로, 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.As shown in FIGS. 3B, 4B, 5B, and 6B, the insulating layer 26 is formed to cover the entire surface of the substrate 21 after removing the first photoresist layer pattern 25. At this time, the insulating film 26 is for forming the hard mask film and the anti-lining film of the conductive line to be finally formed, and may be formed of any one selected from the group consisting of an oxide film, a nitride film, and an oxynitride film or a laminated film in which these layers are stacked. .

기판(21) 전면에 형성되는 절연막(26)은 하프-도전라인(24) 사이를 완전히 매립하고, 장벽막(23) 상부를 덮도록 형성하는 것이 바람직하다. The insulating film 26 formed on the entire surface of the substrate 21 is preferably formed so as to completely fill between the half-conducting lines 24 and cover the upper portion of the barrier film 23.

다음으로, 도면에 명확하게 도시하지는 않았지만, 기형성된 하프-도전라인(24)으로 인해 기판(21) 전면에 형성된 절연막(26)의 상부면이 단차를 가질 수 있다. 절연막(26) 상부면의 단차는 후속 공정에 대한 안정성을 저하시키는 부정적인 영향을 미치는 바, 평탄화공정을 실시하여 절연막(26) 상부면의 단차를 제거한다. 이때, 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다. Next, although not clearly illustrated in the drawings, the top surface of the insulating layer 26 formed on the entire surface of the substrate 21 may have a step due to the pre-formed half-conducting line 24. Steps on the top surface of the insulating film 26 have a negative effect on the stability of the subsequent process, so that the step of removing the steps of the top surface of the insulating film 26 is performed by the planarization process. In this case, the planarization process may be performed using chemical mechanical polishing (CMP).

도 3c, 도 4c, 도 5c 및 도 6c에 도시된 바와 같이, 절연막(26) 상에 최종적으로 형성될 도전라인을 정의함과 동시에 도전라인 양측 끝단부를 연결하는 연결부를 갖는 제2감광막패턴(27)을 형성한다. 이때, 제2감광막패턴(27)은 최종적으로 혀성될 도전라인과 도전라인 양측 끝단부를 연결하는 라인패턴(즉, 연결부)이 정의된 마스크를 사용하여 형성하거나, 또는 최종적으로 형성될 도전라인이 정의된 마스크 및 도전라인의 양측 끝단부를 연결하는 라인패턴의 연결부가 정의된 마스크를 이용한 복수회의 노광공정을 통해 형성할 수 있다. As shown in FIGS. 3C, 4C, 5C, and 6C, the second photoresist layer pattern 27 defining a conductive line to be finally formed on the insulating layer 26 and having a connection portion connecting both ends of the conductive line to the conductive line is formed. ). In this case, the second photoresist layer pattern 27 may be formed using a mask in which a conductive line to be finally formed and a line pattern (that is, a connecting portion) connecting both ends of the conductive line are defined, or the conductive line to be finally formed is defined. The connection of the mask and the line pattern connecting the both ends of the conductive line may be formed through a plurality of exposure processes using a defined mask.

도 3d, 도 4d, 도 5d 및 도 6d에 도시된 바와 같이, 제2감광막패턴(27)을 식각장벽으로 절연막(26), 장벽막(23) 및 도전막(22)을 순차적으로 식각하여 도전막(22), 장벽막(23) 및 하드마스크막(26A)이 적층된 구조의 도전라인(28)을 형성함과 동시에 도전라인(28) 양측 끝단에서 도전라인(28)을 지지하는 리닝방지막(26B)을 형성한다. As shown in FIGS. 3D, 4D, 5D, and 6D, the insulating layer 26, the barrier layer 23, and the conductive layer 22 are sequentially etched using the second photoresist layer pattern 27 as an etch barrier. A lining prevention film for supporting the conductive line 28 at both ends of the conductive line 28 while forming a conductive line 28 having a structure in which the film 22, the barrier film 23, and the hard mask film 26A are stacked. It forms 26B.

상술한 공정과정을 통해 형성된 리닝방지막(26B)은 도전라인(28)이 연장된 방향과 직교하는 방향으로 연장된 라인패턴일 수 있으며, 어느 하나의 도전라인(28)을 기준으로 리닝방지막(26B)이 도전라인(28)의 양측벽에 접하는 형태를 갖기 때문에 리닝으로부터 도전라인(28)을 효과적으로 지지해줄 수 있다. The anti-learning film 26B formed through the above-described process may be a line pattern extending in a direction orthogonal to the direction in which the conductive line 28 extends, and the anti-learning film 26B based on any one conductive line 28. ) May be in contact with both side walls of the conductive line 28 to effectively support the conductive line 28 from the lining.

다음으로, 제2감광막패턴(27)을 제거한 후에 공지된 공정기술에 따라 후속 구조물을 형성한다. Next, after removing the second photoresist pattern 27, a subsequent structure is formed according to a known process technology.

상술한 공정과정을 통해 형성된 본 발명의 일실시예에 따른 반도체 장치는 도전라인(28) 양측 끝단에 형성되어 도전라인(28)을 지지하는 리닝방지막(26B)을 형성함으로써, 반도체 장치의 집적도가 증가함에 따라 도전라인(28)의 종횡비가 증가하여도 도전라인(28)의 리닝을 방지할 수 있다.
The semiconductor device according to the embodiment of the present invention formed through the above-described process is formed at both ends of the conductive line 28 to form a lining prevention film 26B for supporting the conductive line 28, thereby integrating the semiconductor device. As the aspect ratio of the conductive line 28 increases, the lining of the conductive line 28 can be prevented.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
The technical idea of the present invention has been specifically described according to the above preferred embodiments, but it should be noted that the above embodiments are intended to be illustrative and not restrictive. In addition, it will be understood by those of ordinary skill in the art that various embodiments within the scope of the technical idea of the present invention are possible.

11, 21 : 기판 12, 22 : 도전막
13, 26A : 하드마스크막 14, 28 : 도전라인
14A : 패드부 15, 26B : 리닝방지막
23 : 장벽막 24 : 하프-도전라인
25 : 제1감광막패턴 26 : 절연막
27 : 제2감광막패턴11, 21: substrate 12, 22: conductive film
13, 26A: hard mask film 14, 28: conductive line
14A: pad 15, 26B: lining prevention film
23: barrier film 24: half-conducting line
25: first photosensitive film pattern 26: insulating film
27: second photosensitive film pattern

Claims (21)

기판 상에 형성된 복수의 도전라인 및 상기 도전라인의 양측 끝단에 형성되어 상기 도전라인을 지지하는 리닝방지막을 포함하는 반도체 장치.
A semiconductor device comprising a plurality of conductive lines formed on a substrate and a lining film formed on both ends of the conductive line to support the conductive lines.
제1항에 있어서,
어느 하나의 상기 도전라인을 기준으로 상기 리닝방지막은 상기 도전라인의 양측벽에 접하는 형태를 갖는 반도체 장치.
The method of claim 1,
A semiconductor device having a form in contact with the both side walls of the conductive line on the basis of any one of the conductive line.
제1항에 있어서,
상기 리닝방지막은 상기 도전라인이 연장된 방향과 직교하는 방향으로 연장된 라인패턴인 반도체 장치.
The method of claim 1,
The anti-learning film may be a line pattern extending in a direction perpendicular to a direction in which the conductive line extends.
제1항에 있어서,
상기 도전라인은 도전막과 하드마스크막이 순차적으로 적층된 적층구조물인 반도체 장치.
The method of claim 1,
The conductive line is a semiconductor device which is a laminated structure in which a conductive film and a hard mask film are sequentially stacked.
제4항에 있어서,
상기 하드마스크막은 상기 리닝방지막과 동일한 물질인 반도체 장치.
The method of claim 4, wherein
The hard mask layer is a semiconductor device of the same material as the lining prevention film.
제1항에 있어서,
상기 리닝방지막은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상이 적층된 적층막을 포함하는 반도체 장치.
The method of claim 1,
The anti-learning film includes a single film selected from the group consisting of an oxide film, a nitride film, and an oxynitride film, or a stacked film in which two or more layers are stacked.
제1항에 있어서,
상기 도전라인은 워드라인, 비트라인 또는 금속배선 중 어느 하나를 포함하는 반도체 장치.
The method of claim 1,
The conductive line may include any one of a word line, a bit line, and a metal line.
제1항에 있어서,
상기 도전라인은 일측 또는 타측 끝단에 형성된 패드부를 더 포함하고, 상기 패드부는 지그재그 형태로 배치된 반도체 장치.
The method of claim 1,
The conductive line further includes a pad portion formed at one end or the other end, the pad portion is disposed in a zigzag form.
제8항에 있어서,
상기 리닝방지막은 상기 도전라인의 끝단과 상기 패드부 사이에 위치하는 반도체 장치.
The method of claim 8,
The anti-learning film is positioned between the end of the conductive line and the pad portion.
도전라인을 갖는 반도체 장치를 제조함에 있어서,
기판상에 도전막을 형성하는 단계;
상기 도전막을 선택적으로 식각하여 상기 도전라인의 양측 끝단부만을 형성하는 단계;
상기 기판 전면을 덮도록 절연막을 형성하는 단계; 및
상기 절연막 및 상기 도전막을 선택적으로 식각하여 상기 도전라인 전체를 형성함과 동시에 상기 도전라인 양측 끝단에 리닝방지막을 형성하는 단계
를 포함하는 반도체 장치 제조방법.
In manufacturing a semiconductor device having a conductive line,
Forming a conductive film on the substrate;
Selectively etching the conductive film to form only both ends of the conductive line;
Forming an insulating film to cover the entire surface of the substrate; And
Selectively etching the insulating film and the conductive film to form an entirety of the conductive line and forming a lining prevention film at both ends of the conductive line.
Semiconductor device manufacturing method comprising a.
제10항에 있어서,
상기 도전막 상에 장벽막을 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
The method of claim 10,
And forming a barrier film on the conductive film.
제10항에 있어서,
상기 절연막을 형성한 이후에,
상기 절연막 상부면의 단차를 제거하기 위한 평탄화공정을 실시하는 단계를 더 포함하는 반도체 장치 제조방법.
The method of claim 10,
After forming the insulating film,
And performing a planarization process to remove the step difference on the upper surface of the insulating film.
제10항에 있어서,
상기 도전라인의 양측 끝단부만을 형성하는 단계는,
상기 도전막 상에 상기 도전라인을 정의하는 마스크와 상기 도전라인의 끝단부만을 노출시키는 마스크를 이용한 복수회의 노광공정을 통해 감광막패턴을 형성하는 단계; 및
상기 감광막패턴을 식각장벽으로 상기 도전막을 식각하는 단계
를 포함하는 반도체 장치 제조방법.
The method of claim 10,
Forming only both ends of the conductive line,
Forming a photoresist pattern on the conductive film through a plurality of exposure processes using a mask defining the conductive line and a mask exposing only an end portion of the conductive line; And
Etching the conductive layer using the photoresist pattern as an etch barrier
Semiconductor device manufacturing method comprising a.
제10항에 있어서,
상기 도전라인의 양측 끝단부를 형성하는 단계는,
상기 도전막 상에 상기 도전라인의 끝단부만을 정의하는 마스크를 이용하여 감광막패턴을 형성하는 단계; 및
상기 감광막패턴을 식각장벽으로 상기 도전막을 식각하는 단계
를 포함하는 반도체 장치 제조방법.
The method of claim 10,
Forming both ends of the conductive line,
Forming a photoresist pattern on the conductive layer using a mask defining only an end of the conductive line; And
Etching the conductive layer using the photoresist pattern as an etch barrier
Semiconductor device manufacturing method comprising a.
제10항에 있어서,
상기 도전라인 및 리닝방지막을 형성하는 단계는,
상기 절연막 상에 상기 도전라인을 정의하는 마스크과 상기 도전라인의 양측 끝단을 연결하는 라인패턴을 정의하는 마스크를 이용한 복수회의 노광공정을 통해 감광막패턴을 형성하는 단계; 및
상기 감광막패턴을 식각장벽으로 상기 절연막 및 상기 도전막을 식각하는 단계
를 포함하는 반도체 장치 제조방법.
The method of claim 10,
Forming the conductive line and the lining prevention film,
Forming a photoresist pattern on the insulating layer through a plurality of exposure processes using a mask defining the conductive line and a mask defining a line pattern connecting both ends of the conductive line; And
Etching the insulating layer and the conductive layer using the photoresist pattern as an etch barrier
Semiconductor device manufacturing method comprising a.
제10항에 있어서,
상기 도전라인 및 리닝방지막을 형성하는 단계는,
상기 절연막 상에 상기 도전라인 및 상기 도전라인의 양측 끝단부가 연결된 라인패턴이 정의된 마스크를 이용하여 감광막패턴을 형성하는 단계; 및
상기 감광막패턴을 식각장벽으로 상기 절연막 및 상기 도전막을 식각하는 단계
를 포함하는 반도체 장치 제조방법.
The method of claim 10,
Forming the conductive line and the lining prevention film,
Forming a photoresist pattern on the insulating layer by using a mask in which a conductive line and a line pattern at which both ends of the conductive line are connected are defined; And
Etching the insulating layer and the conductive layer using the photoresist pattern as an etch barrier
Semiconductor device manufacturing method comprising a.
제10항에 있어서,
어느 하나의 상기 도전라인을 기준으로 상기 리닝방지막은 상기 도전라인의 양측벽에 접하는 형태를 갖도록 형성하는 반도체 장치 제조방법.
The method of claim 10,
The lining prevention film is formed to have a shape in contact with both side walls of the conductive line on the basis of any one of the conductive line.
제10항에 있어서,
상기 리닝방지막은 상기 도전라인이 연장된 방향과 직교하는 방향으로 연장된 라인패턴으로 형성하는 반도체 장치 제조방법.
The method of claim 10,
And the lining prevention film is formed in a line pattern extending in a direction orthogonal to the direction in which the conductive line extends.
제10항에 있어서,
상기 도전라인은 상기 도전막과 상기 절연막이 순차적으로 적층된 적층구조물로 형성하는 반도체 장치 제조방법.
The method of claim 10,
And the conductive line is formed of a laminated structure in which the conductive film and the insulating film are sequentially stacked.
제10항에 있어서,
상기 절연막은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상이 적층된 적층막을 포함하는 반도체 장치 제조방법.
The method of claim 10,
And the insulating film includes any one single film selected from the group consisting of an oxide film, a nitride film, and an oxynitride film, or a laminated film in which two or more are laminated.
제10항에 있어서,
상기 도전라인은 워드라인, 비트라인 또는 금속배선 중 어느 하나를 포함하는 반도체 장치 제조방법. The method of claim 10,
The conductive line includes any one of a word line, a bit line or a metal wiring.
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