KR20110082949A - A fabrication method of through metal via including glass area for insulation - Google Patents
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Abstract
Description
본 발명은 관통형 전극에 관한 것으로서, 보다 구체적으로는 절연용 유리부분을 포함하는 수직관통형 금속 전극의 제작 방법에 관한 것이다.The present invention relates to a through-type electrode, and more particularly to a manufacturing method of a vertical through-type metal electrode comprising a glass portion for insulation.
최근 들어, 크기는 작으면서도 많은 기능을 수행할 수 있는 전자제품들에 대한 고객의 요구가 급증함에 따라, 전자기기의 핵심 부품인 반도체 칩 패키지 역시 더욱 소형화, 경량화되고 있는 추세이다. 이에 따라, 복수의 반도체 칩을 수직으로 적층된 형태로 기판에 실장하여 하나의 패키지로 구현하는 칩 스택 패키지(Chip Stack Package) 기술이 개발되었다. 칩 스택 패키지는 하나의 반도체 칩이 내장된 패키지를 복수 개 이용하는 것보다, 크기나 무게 및 실장 면적에 있어서 소형화와 경량화에 유리한 장점을 갖는다. 일반적으로 칩 스택 패키지는 칩 레벨(Chip Level)에서 제조되나 최근에는 웨이퍼 레벨(Wafer Level)에서도 제조가 이루어지고 있다. 복수 개의 웨이퍼를 적층하고 패키징을 하게 될 경우, 일반적으로 복수 개의 관통전극을 필요로 하며, 각 관통전극은 순차적으로 적층된 각 웨이퍼 상의 회로 배선과 외부 전원을 연결하는 역할을 한다.
In recent years, as the demand for electronic products that can perform many functions with small size increases rapidly, semiconductor chip packages, which are the core components of electronic devices, are also becoming smaller and lighter. Accordingly, a chip stack package technology has been developed in which a plurality of semiconductor chips are mounted on a substrate in a vertically stacked form and implemented as a single package. The chip stack package has advantages in miniaturization and weight reduction in size, weight, and mounting area, rather than using a plurality of packages containing one semiconductor chip. Generally, chip stack packages are manufactured at the chip level, but recently, they are also manufactured at the wafer level. When stacking and packaging a plurality of wafers, a plurality of through electrodes are generally required, and each through electrode serves to connect an external power supply with circuit wiring on each stacked wafer sequentially.
기존의 관통전극 제작 기술들은 각각의 적층되어 있는 반도체 칩 기판의 특정 부분에 관통전극용 비어홀을 뚫고, 관통전극용 비어홀 내부에 금속이나 폴리실리콘과 같은 금속물질을 채워서, 관통전극을 형성하는 통상적인 방식을 사용하고 있는데, 이때 사용되는 공정이 매우 복잡하다. 예를 들면, 실리콘 웨이퍼를 관통하여 관통전극용 비어홀을 형성한 다음 절연막을 올리고 금속이나 폴리실리콘 등으로 비어홀 내부를 채울 때, 비어홀 내부 공간을 균일하게 채우는 공정이 복잡하고 어려워서, 높은 수율을 얻기 어려운 단점이 있다. 또한, EM(Electro-Migration) 특성이 좋지 않은 구리를 도금이 용이하다는 이유만으로 관통전극을 형성하는 데 사용하는 경우가 많은데, 이 경우 고밀도의 전류를 지속적으로 흘리면 구리선의 수명이 짧아지는 문제점이 있다.Conventional through-electrode fabrication techniques are conventional in which through-hole via holes are drilled in a specific portion of each stacked semiconductor chip substrate, and metal materials such as metal or polysilicon are filled in the via-hole via holes to form through electrodes. The method is used, and the process used is very complicated. For example, when the via hole is formed through a silicon wafer and then the insulating film is raised and the inside of the via hole is filled with metal or polysilicon, the process of uniformly filling the inside space of the via hole is complicated and difficult, making it difficult to obtain high yield. There are disadvantages. In addition, in many cases, copper that has poor EM (Electro-Migration) characteristics is used to form through electrodes only because of easy plating. In this case, there is a problem that the life of the copper wire is shortened by continuously flowing a high-density current. .
본 발명은 기존에 제안된 방법들의 상기와 같은 문제점들을 해결하기 위해 제안된 것으로서, 실리콘 웨이퍼의 특정 부분에 관통전극용 비어홀을 뚫은 다음 금속이나 폴리실리콘과 같은 물질을 비어홀에 채워서, 관통전극을 형성하는 기존의 제작 방법들과 달리, 먼저 저저항실리콘 기둥을 형성한 다음 저저항실리콘 기둥 둘레에 금속을 도금 또는 증착시킨 후, 기둥의 주변부를 절연용 유리로 채워서 관통형 금속 전극을 제조한다. 이에 따라, 비어홀을 뚫고 비어홀 내부를 금속물질들로 채우는 복잡한 과정들을 필요로 하지 않는 단순화된 관통전극 제조 공정을 제공하고, 높은 수율을 획득할 수 있다. 즉, 본 발명은 공정 단순화와 수율 향상으로 인하여, 완제품의 단가를 절감할 수 있는 절연용 유리부분을 포함하는 수직관통형 금속 전극의 제작 방법을 제공하는 것을 그 목적으로 한다.
The present invention has been proposed to solve the above problems of the conventionally proposed methods, by forming a through-hole via hole for a specific portion of the silicon wafer and then filling a via hole with a material such as metal or polysilicon to form a through electrode. Unlike conventional fabrication methods, a low resistance silicon pillar is first formed, and then a metal is plated or deposited around the low resistance silicon pillar, and then the periphery of the pillar is filled with insulating glass to manufacture a through metal electrode. Accordingly, it is possible to provide a simplified through electrode manufacturing process that does not require complicated processes of drilling the via hole and filling the inside of the via hole with metal materials, thereby obtaining a high yield. That is, an object of the present invention is to provide a manufacturing method of a vertical through-type metal electrode comprising a glass portion for insulation that can reduce the unit cost of the finished product, due to the process simplification and yield improvement.
뿐만 아니라, 저저항실리콘 기둥 둘레에 금속을 도금 또는 증착시킴으로써, 종래기술보다 용이하게 기존의 비아 저항 이하로 관통전극의 저항을 낮출 수 있는, 절연용 유리부분을 포함하는 수직관통형 금속 전극의 제작 방법을 제공하는 것을 다른 목적으로 한다.In addition, by fabricating or depositing a metal around the low-resistance silicon pillar, fabrication of a vertical through-type metal electrode including an insulating glass portion, which can lower the resistance of the penetrating electrode below the conventional via resistance, more easily than the prior art. It is another object to provide a method.
상기한 목적을 달성하기 위한 본 발명의 특징에 따른 절연용 유리부분을 포함하는 수직관통형 금속 전극의 제작 방법은,
Method of manufacturing a vertical through-type metal electrode comprising a glass portion for insulation according to the characteristics of the present invention for achieving the above object,
(1) 저저항실리콘 웨이퍼의 한 면에, 저저항실리콘 기둥을 형성하기 위한 보호 패턴을 형성하는 단계;(1) forming a protection pattern for forming a low resistance silicon pillar on one surface of the low resistance silicon wafer;
(2) 형성된 상기 보호 패턴을 이용하여, 상기 저저항실리콘 웨이퍼를 식각하여 저저항실리콘 기둥을 형성하는 단계;(2) forming the low resistance silicon pillar by etching the low resistance silicon wafer using the formed protection pattern;
(3) 상기 저저항실리콘 웨이퍼에 금속을 도금 또는 증착시키는 단계;(3) plating or depositing a metal on the low resistance silicon wafer;
(4) 금속을 도금 또는 증착시킨 상기 저저항실리콘 웨이퍼와 유리 웨이퍼를 접합하는 단계;(4) bonding a glass wafer and the low resistance silicon wafer on which metal is plated or deposited;
(5) 접합된 유리 웨이퍼를 녹이는 단계; 및(5) melting the bonded glass wafers; And
(6) 미리 지정된 두께만큼 남도록, 접합된 상기 저저항실리콘 웨이퍼와 상기 유리 웨이퍼의 양면을 가공하는 단계를 포함하는 것을 그 구성상의 특징으로 한다.
And (6) processing both surfaces of the bonded low-resistance silicon wafer and the glass wafer so as to remain by a predetermined thickness.
바람직하게는, 10-3Ω㎝ 정도의 비저항을 가지는 저저항실리콘 웨이퍼를 사용할 수 있다.
Preferably, a low resistance silicon wafer having a specific resistance of about 10 −3 Ωcm may be used.
바람직하게는, 상기 단계 (2)에서, 건식 반응성 이온 식각 방법을 이용하여 이방성 식각과 등방성 식각을 조합하는 것에 의해, 잘린 원뿔 모양 또는 원기둥 모양의 저저항실리콘 기둥을 형성할 수 있다.
Preferably, in the step (2), by combining the anisotropic etching and the isotropic etching using a dry reactive ion etching method, it is possible to form a truncated cone-shaped or cylindrical low-resistance silicon pillar.
바람직하게는, 상기 단계 (3)에서, 스퍼터 장비를 이용하여 10-6Ω㎝ 정도의 비저항을 가지며 녹는점이 유리보다 높은 금속을, 저저항실리콘 웨이퍼에 증착시킬 수 있다.
Preferably, in step (3), a metal having a specific resistance of about 10 −6 Ωcm and having a melting point higher than glass may be deposited on the low resistance silicon wafer using a sputtering equipment.
바람직하게는, 상기 단계 (5)에서, 접합된 상기 유리 웨이퍼를 녹여 금속 전극의 주변부를 채우기 위하여, 금속의 녹는점보다 100도 이상 낮은 온도로 설정된 퍼니스에, 유리 웨이퍼와 접합된 상기 저저항실리콘 웨이퍼를 미리 지정된 시간 동안 넣어 둘 수 있다.
Preferably, in the step (5), in order to melt the bonded glass wafer to fill the periphery of the metal electrode, the low resistance silicon bonded to the glass wafer in a furnace set at a temperature lower than 100 degrees below the melting point of the metal. The wafer can be placed for a predetermined time.
바람직하게는, 제작된 상기 금속 전극은, 어노딕 본딩, 유테틱 본딩, 접착성 물질을 이용한 본딩 중 어느 하나를 이용하여, 실리콘 기판에 제작된 다른 장치와 연결됨으로써 패키징을 가능하게 할 수 있다.Preferably, the fabricated metal electrode may be connected to another device fabricated on a silicon substrate by using any one of anodical bonding, eutectic bonding, and bonding using an adhesive material to enable packaging.
본 발명의 절연용 유리부분을 포함하는 수직관통형 금속 전극의 제작 방법에 따르면, 실리콘 웨이퍼의 특정 부분에 관통전극용 비어홀을 뚫은 다음 금속이나 폴리실리콘과 같은 물질을 비어홀에 채워서 관통전극을 형성하는 기존의 제작 방법들과 달리, 먼저 저저항실리콘 기둥을 형성한 다음 저저항실리콘 기둥 둘레에 금속을 도금 또는 증착시킨 후에 기둥의 주변부를 절연용 유리로 채워서 관통형 금속 전극을 제조한다. 이에 따라, 비어홀을 뚫고 비어홀을 금속물질들로 채우는 복잡한 과정이 필요하지 않기 때문에, 관통전극 제조 공정이 크게 단순화되며, 높은 수율을 얻는 것이 가능해진다. 즉, 공정 단순화와 수율 향상으로 인한 완제품의 단가절감이 가능해진다.
According to the manufacturing method of the vertical through-type metal electrode including the insulating glass portion of the present invention, through the via hole for the through electrode in a specific portion of the silicon wafer and then filling the via hole with a material such as metal or polysilicon to form the through electrode Unlike conventional fabrication methods, first, a low resistance silicon pillar is formed, and then a metal is plated or deposited around the low resistance silicon pillar, and then a perforated metal electrode is manufactured by filling the periphery of the pillar with insulating glass. Accordingly, since the complicated process of drilling the via hole and filling the via hole with metal materials is not necessary, the through electrode manufacturing process is greatly simplified, and high yield can be obtained. In other words, it is possible to reduce the cost of the finished product due to the simplified process and improved yield.
또한, 저저항실리콘 기둥 둘레에 금속을 도금 또는 증착시킴으로써, 종래기술보다 용이하게 기존의 비아 저항 이하로 관통전극의 저항을 낮추는 것이 가능해진다.In addition, by plating or depositing a metal around the low-resistance silicon pillar, it becomes possible to lower the resistance of the through-electrode below the conventional via resistance more easily than in the prior art.
도 1은 본 발명의 일실시예에 따른 절연용 유리부분을 포함하는 수직관통형 금속 전극의 제작 방법에 따라 제작될 수 있는, 수직관통형 금속 전극 구조의 두 가지 실시예를 보여주는 도면.
도 2는 본 발명의 일실시예에 따른 절연용 유리부분을 포함하는 수직관통형 금속 전극의 제작 방법의 흐름도.
도 3은 본 발명의 일실시예에 따른 절연용 유리부분을 포함하는 수직관통형 금속 전극의 제작 방법을 시각적으로 보여주는 공정도.1 is a view showing two embodiments of a vertical through-type metal electrode structure, which can be manufactured according to the manufacturing method of a vertical through-type metal electrode including a glass portion for insulation in accordance with an embodiment of the present invention.
2 is a flow chart of a method of manufacturing a vertical through-type metal electrode including a glass portion for insulation according to an embodiment of the present invention.
3 is a process diagram visually showing a manufacturing method of a vertical through-type metal electrode including a glass portion for insulation according to an embodiment of the present invention.
이하에서는 첨부된 도면들을 참조하여, 본 발명에 따른 실시예에 대하여 상세하게 설명하기로 한다.
Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 일실시예에 따른 절연용 유리부분을 포함하는 수직관통형 금속 전극의 제작 방법에 따라 제작될 수 있는, 수직관통형 금속 전극 구조의 두 가지 실시예를 보여주는 도면이다. 도 1에 도시된 바와 같이, 수직관통형 금속과 저저항실리콘 기둥은 적층된 칩 상단과 하단을 전기적으로 연결시키는 기능을 한다. 금속과 저저항실리콘의 구조를 구성하는 비율에 따라 전기적 연결에 기여하는 비율이 차이가 나게 되는데, 구성하는 정도에 큰 차이가 없다면 도금 또는 증착된 금속 전극이 전극으로서의 주 역할을 한다. 또한 녹인 유리부분은 금속 전극 사이의 절연체에 해당된다. 첫 번째 실시예 형태로 수직관통형 금속 전극을 제작할 경우, 실리콘 기판에 제작된 다른 장치와 어노딕 본딩을 통하여 패키징할 수 있다. 또한 두 번째 실시예 형태로 수직관통형 금속 전극을 제작할 경우, 실리콘 기판에 제작된 다른 장치와 유테틱 본딩이나 접착성 물질을 이용한 본딩을 통하여 패키징할 수 있다.
1 is a view showing two embodiments of a vertical through-type metal electrode structure, which can be manufactured according to the manufacturing method of a vertical through-type metal electrode including a glass portion for insulation according to an embodiment of the present invention. As shown in FIG. 1, the vertical through-type metal and the low resistance silicon pillar serve to electrically connect the upper and lower ends of the stacked chips. Contributing to the electrical connection is different according to the ratio of the metal and the low-resistance silicon structure. If there is no significant difference, the plated or deposited metal electrode plays a main role as the electrode. In addition, the molten glass part corresponds to an insulator between metal electrodes. In the case of manufacturing the vertical through-type metal electrode according to the first embodiment, it can be packaged through anodical bonding with another device fabricated on a silicon substrate. In addition, in the case of manufacturing the vertical through-type metal electrode in the second embodiment, it can be packaged through bonding with other devices fabricated on the silicon substrate using the bonding bonding or adhesive material.
도 2는 본 발명의 일실시예에 따른 절연용 유리부분을 포함하는 수직관통형 금속 전극의 제작 방법의 흐름도이다. 도 2에 도시된 바와 같이, 본 발명의 일실시예에 따른 절연용 유리부분을 포함하는 수직관통형 금속 전극의 제작 방법은, 저저항실리콘 기둥을 위한 보호 패턴을 형성하는 단계(S100), 저저항실리콘 기둥을 형성하는 단계(S200), 저저항실리콘 웨이퍼에 금속을 도금 또는 증착시키는 단계(S300), 저저항실리콘 웨이퍼와 유리 웨이퍼를 접합하는 단계(S400), 접합된 유리 웨이퍼를 녹이는 단계(S500), 및 접합된 저저항실리콘 웨이퍼와 유리 웨이퍼의 양면을 가공하는 단계(S600)를 포함한다.
Figure 2 is a flow chart of the manufacturing method of the vertical through-type metal electrode including a glass portion for insulation according to an embodiment of the present invention. As shown in Figure 2, the manufacturing method of the vertical through-type metal electrode including the insulating glass portion according to an embodiment of the present invention, forming a protective pattern for the low resistance silicon pillar (S100), low Forming a resistance silicon pillar (S200), plating or depositing a metal on the low resistance silicon wafer (S300), bonding the low resistance silicon wafer and the glass wafer (S400), and melting the bonded glass wafer ( S500), and processing both surfaces of the bonded low-resistance silicon wafer and the glass wafer (S600).
단계 S100은 저저항실리콘 웨이퍼 상에서, 저저항실리콘 기둥이 위치할 부분에 마스크를 사용하여 보호 패턴을 형성하는 단계이다. 이때, 비저항이 10-3Ωcm 정도인 저저항실리콘 웨이퍼를 사용할 수 있다.
Step S100 is a step of forming a protective pattern on the low resistance silicon wafer by using a mask in a portion where the low resistance silicon pillar is to be located. In this case, a low resistance silicon wafer having a specific resistance of about 10 −3 Ωcm may be used.
단계 S200은, 형성된 보호 패턴을 이용하여, 저저항실리콘 웨이퍼를 식각하여 저저항실리콘 기둥을 형성하는 단계이다. 저저항실리콘 기둥의 두께는 수백 마이크론 정도로 형성할 수 있으며, 이때 건식 반응성 이온 식각 장비를 이용하여, 이방성 식각 혹은 등방성 식각, 또는 이들의 조합에 의해, 잘린 잘린 원뿔 모양 또는 원기둥 모양의 저저항실리콘 기둥을 얻을 수 있다. 또한 저저항실리콘 웨이퍼의 식각 과정이 끝난 후, 저저항실리콘 기둥을 보호하고 있던 마스크를 제거할 수 있다.
In step S200, the low resistance silicon wafer is etched using the formed protection pattern to form a low resistance silicon pillar. The low-resistance silicon pillar may be formed to a thickness of several hundred microns, wherein the low-resistance silicon pillar of the truncated cone or column shape is cut by anisotropic etching or isotropic etching, or a combination thereof using dry reactive ion etching equipment. Can be obtained. In addition, after the etching process of the low resistance silicon wafer is finished, the mask protecting the low resistance silicon pillar can be removed.
단계 S300은 저저항실리콘 웨이퍼에 금속을 도금 또는 증착시키는 단계이다. 예컨대, 도금조에서 금속을 도금할 수 있으며, 혹은 10-6Ω㎝ 정도의 비저항을 가지며, 녹는점이 유리보다 높은 금속을 스퍼터 장비를 이용하여 증착할 수 있다.
Step S300 is a step of plating or depositing a metal on the low resistance silicon wafer. For example, a metal may be plated in a plating bath, or a metal having a specific resistance of about 10 −6 Ωcm and having a melting point higher than that of glass may be deposited using a sputtering device.
단계 S400은 금속이 도금 또는 증착된 저저항실리콘 웨이퍼와 유리 웨이퍼를 접합하는 단계이다. 유리 웨이퍼를 저자항실리콘 웨이퍼에 접합시키기 위하여, 진공 어노딕 접합(Vacuum Anodic Bonding) 방법을 사용할 수 있다.
Step S400 is a step of bonding the glass wafer and the low resistance silicon wafer on which the metal is plated or deposited. In order to bond the glass wafer to the hypoallergenic silicon wafer, a vacuum anodic bonding method can be used.
단계 S500은 접합된 유리 웨이퍼를 녹여 기둥의 주변부를 채우는 단계이다. 접합된 유리 웨이퍼를 녹이기 위하여, 유리의 녹는점 근처에서 수 시간 이상 퍼니스에 놓아둘 수 있다. 이때, 금속의 녹는점보다 낮은 온도로 퍼니스를 설정하여, 금속 전극이 퍼니스에 의하여 영향을 받지 않게 할 수 있다.
Step S500 is a step of melting the bonded glass wafer to fill the periphery of the pillar. In order to melt the bonded glass wafers, they can be placed in the furnace for several hours near the melting point of the glass. At this time, the furnace may be set to a temperature lower than the melting point of the metal so that the metal electrode is not affected by the furnace.
단계 S600은 접합 및 유리를 녹이는 과정을 마친 웨이퍼를, 미리 지정된 두께만큼만 남기고 양면을 가공하여, 절연용 유리부분을 포함하는 수직관통형 금속 전극을 완성하는 단계이다. 이때, 수백 마이크론 정도 크기의 기둥 두께만 남기기 위하여, CMP 공정을 통하여 웨이퍼의 양면을 가공할 수 있다.
Step S600 is a step of completing a vertical through-type metal electrode including an insulating glass part by processing both sides of the wafer after bonding and melting the glass, leaving only a predetermined thickness. At this time, both sides of the wafer may be processed through the CMP process in order to leave only a few hundred microns of pillar thickness.
도 3은 본 발명의 일실시예에 따른 절연용 유리부분을 포함하는 수직관통형 금속 전극의 제작 방법을 시각적으로 보여주는 공정도이다. 도 3의 (a) 내지 (f)는 각각 상기 단계 S100 내지 S600에 해당된다.
3 is a process diagram visually showing a manufacturing method of a vertical through-type metal electrode including a glass portion for insulation according to an embodiment of the present invention. 3 (a) to 3 (f) correspond to the above steps S100 to S600, respectively.
도 3(a)은 상기 단계 S100에 해당되는 도면으로서, 도 3(a)로부터, 저저항실리콘 웨이퍼(110)의 한 면에, 마스크(100)를 설치하여 저저항실리콘 기둥을 위한 보호 패턴이 만들어진 것을 확인할 수 있다.
3 (a) is a diagram corresponding to the step S100, from FIG. 3 (a), a
도 3(b)은 상기 단계 S200에 해당되는 도면으로서, 도 3(b)로부터, 저저항실리콘 기둥 영역을 제외한 주변부가 모두 식각되어, 잘린 원뿔 모양의 저저항실리콘 기둥이 형성되었으며, 그 이후에 저저항실리콘 기둥을 보호하고 있던 마스크가 제거된 것을 확인할 수 있다.
Figure 3 (b) is a view corresponding to the step S200, from Figure 3 (b), all the peripheral portion except the low-resistance silicon pillar area is etched, a conical low-resistance silicon pillar is cut off, after It can be seen that the mask protecting the low resistance silicon pillar is removed.
도 3(c)은 상기 단계 S300에 해당되는 도면으로서, 도 3(c)로부터, 금속이 도금 또는 증착된 저저항실리콘 웨이퍼(120)가 형성된 것을 확인할 수 있다.
3 (c) corresponds to the step S300, it can be seen from FIG. 3 (c) that the low
도 3(d)은 상기 단계 S400에 해당되는 도면으로서, 도 3(d)로부터, 금속이 도금 또는 증착된 저저항실리콘 웨이퍼(120)와 유리 웨이퍼(130)를 접합시킨 것을 확인할 수 있다.
3 (d) corresponds to the step S400, it can be seen from FIG. 3 (d) that the low
도 3(e)은 상기 단계 S500에 해당되는 도면으로서, 도 3(e)로부터, 금속이 도금 또는 증착된 저저항실리콘 웨이퍼(120)에 접합된 유리 웨이퍼(130)를 녹여서 기둥의 주변부가 채워진 녹인 유리 웨이퍼(140)가 형성된 것을 확인할 수 있다.
FIG. 3 (e) is a diagram corresponding to the step S500, in which the peripheral portion of the pillar is filled by melting the
도 3(f)은 상기 단계 S600에 해당되는 도면으로서, 도 3(f)로부터, 접합 및 유리를 녹이는 과정을 마친 웨이퍼를, 저저항실리콘 기둥의 두께만큼만 남기고 양면을 평평하게 가공하여, 수직관통형 금속 전극(150)이 포함된 가공 후의 녹인 유리 웨이퍼(160)를 획득한 것을 확인할 수 있다.
Figure 3 (f) is a diagram corresponding to the step S600, from Figure 3 (f), the wafer after the process of bonding and melting the glass, both sides of the flat processing, leaving only the thickness of the low-resistance silicon pillar, vertical through It can be confirmed that the
기존의 관통전극 제작 방법들은 관통전극을 형성하기 위하여 비어홀을 뚫고 비어홀 내부를 금속이나 폴리실리콘을 채우는 방식을 이용하는데, 이때 관통전극을 형성하기 위해 여러 장의 마스크가 필요하기 때문에, 제조 공정이 복잡하였다. 그러나 도 3(a)에 도시된 바와 같이, 본 발명에서는 수직관통형 금속 전극을 형성하기 위하여, 단지 1장의 마스크만을 사용하기 때문에 정렬 오차를 고려할 필요가 없고, 관통전극용 비어홀을 형성하지 않기 때문에, 기존의 방법들에 비하여 제조 공정을 크게 단순화할 수 있다. 또한 기존의 관통전극 제작 방법들은 비어홀을 형성한 후 비어홀 내부를 균일하게 채우는 과정이 복잡하고 어려우며, 그 결과 높은 수율을 얻는 것이 용이하지 않았다. 그러나 도 3(b)에 도시된 바와 같이, 본 발명에서는 미리 저저항실리콘 기둥을 형성한 다음, 도 3(e)에 도시된 바와 같이, 절연용 유리를 녹여서 기둥 주변부를 채우는 방법을 사용하기 때문에, 기존의 관통전극 제작 방법들보다 공정이 단순하고 높은 수율을 얻을 수 있다. 또한 도금 방식 또는 스퍼터링 방식으로 녹는점이 유리보다 높은 다양한 금속을 저저항실리콘 기둥 주변에 도금 또는 증착함으로써, 종래의 기술보다 용이하면서도 저렴하게 기존의 비아 저항 이하로 관통전극의 저항을 낮출 수 있다.
Conventional methods of fabricating through electrodes use a method of drilling via holes and filling metal or polysilicon into the via holes to form through electrodes. In this case, the manufacturing process is complicated because several masks are required to form the through electrodes. . However, as shown in Fig. 3 (a), in order to form a vertical through-type metal electrode, since only one mask is used, it is not necessary to consider the alignment error and because the via hole for the through electrode is not formed. As a result, the manufacturing process can be greatly simplified compared to existing methods. In addition, the conventional through electrode fabrication methods are complicated and difficult to uniformly fill the via hole after forming the via hole, and as a result, it is not easy to obtain a high yield. However, as shown in FIG. 3 (b), in the present invention, since the low-resistance silicon pillar is formed in advance, and as shown in FIG. In addition, the process is simpler than the conventional through electrode fabrication methods and a high yield can be obtained. In addition, by plating or depositing various metals having a higher melting point than glass by the plating method or the sputtering method around the low-resistance silicon pillar, the resistance of the penetrating electrode can be lowered below the conventional via resistance easily and inexpensively.
지금까지 설명한 본 발명은 웨이퍼 레벨 패키징을 실현하는 기술로서, 패드와 단자 간 배선 연결을 위한 공간이 필요 없어, 해당 기기의 크기를 대폭 줄일 수 있으며, 기존의 복잡한 관통전극 제조 공정을 간략화하면서 수율을 향상시킬 수 있는 방법을 제시하며, 특히 저저항실리콘 기둥을 금속으로 도금 또는 증착함으로써 IC 전극으로 사용하기 위한 수준인 10-5Ω㎝보다도 낮은 비저항을 얻을 수 있기 때문에, MEMS(MicroElectroMechanical Systems) 기기와 같이 웨이퍼 레벨 패키징을 이용하는 3차원 칩 패키징에 많이 사용될 수 있을 것으로 예상된다.
The present invention described so far is a technology for realizing wafer-level packaging, which does not require space for wiring connection between the pad and the terminal, greatly reducing the size of the device, and simplifies the existing complicated through-electrode manufacturing process. In order to improve the resistance, especially by plating or depositing a low-resistance silicon column with metal, a specific resistance lower than 10 -5 Ωcm, which is suitable for use as an IC electrode, can be obtained. Likewise, it is expected to be widely used for 3D chip packaging using wafer level packaging.
이상 설명한 본 발명은 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에 의하여 다양한 변형이나 응용이 가능하며, 본 발명에 따른 기술적 사상의 범위는 아래의 특허청구범위에 의하여 정해져야 할 것이다.The present invention described above may be variously modified or applied by those skilled in the art, and the scope of the technical idea according to the present invention should be defined by the following claims.
100: 마스크
110: 저저항실리콘 웨이퍼
120: 금속을 도금 또는 증착한 저저항실리콘 웨이퍼
130: 유리 웨이퍼
140: 녹인 유리 웨이퍼
150: 수직관통형 금속 전극
160: 가공 후의 녹인 유리 웨이퍼100: mask
110: low resistance silicon wafer
120: low-resistance silicon wafer plated or deposited metal
130: glass wafer
140: melted glass wafer
150: vertical through metal electrode
160: melted glass wafer after processing
Claims (6)
(1) 저저항실리콘 웨이퍼의 한 면에, 저저항실리콘 기둥을 형성하기 위한 보호 패턴을 형성하는 단계;
(2) 형성된 상기 보호 패턴을 이용하여, 상기 저저항실리콘 웨이퍼를 식각하여 저저항실리콘 기둥을 형성하는 단계;
(3) 상기 저저항실리콘 웨이퍼에 금속을 도금 또는 증착시키는 단계;
(4) 금속을 도금 또는 증착시킨 상기 저저항실리콘 웨이퍼와 유리 웨이퍼를 접합하는 단계;
(5) 접합된 유리 웨이퍼를 녹이는 단계; 및
(6) 미리 지정된 두께만큼 남도록, 접합된 상기 저저항실리콘 웨이퍼와 상기 유리 웨이퍼의 양면을 가공하는 단계
를 포함하는 것을 특징으로 하는 절연용 유리부분을 포함하는 수직관통형 금속 전극의 제작 방법.
As a method of manufacturing a vertical through-type metal electrode comprising a glass portion for insulation,
(1) forming a protection pattern for forming a low resistance silicon pillar on one surface of the low resistance silicon wafer;
(2) forming the low resistance silicon pillar by etching the low resistance silicon wafer using the formed protection pattern;
(3) plating or depositing a metal on the low resistance silicon wafer;
(4) bonding a glass wafer and the low resistance silicon wafer on which metal is plated or deposited;
(5) melting the bonded glass wafers; And
(6) machining both sides of the bonded low resistance silicon wafer and the glass wafer so as to remain by a predetermined thickness;
Method of producing a vertical through-type metal electrode comprising a glass portion for insulation, characterized in that it comprises a.
10-3Ω㎝ 정도의 비저항을 가지는 저저항실리콘 웨이퍼를 사용하는 것을 특징으로 하는 절연용 유리부분을 포함하는 수직관통형 금속 전극의 제작 방법.
The method of claim 1,
A method of fabricating a vertical through-type metal electrode comprising a glass portion for insulation, characterized by using a low resistance silicon wafer having a resistivity of about 10 -3 Ωcm.
상기 단계 (2)에서, 건식 반응성 이온 식각 방법을 이용하여 이방성 식각과 등방성 식각을 조합하는 것에 의해, 잘린 원뿔 모양 또는 원기둥 모양의 저저항실리콘 기둥을 형성하는 것을 특징으로 하는 절연용 유리부분을 포함하는 수직관통형 금속 전극의 제작 방법.
The method of claim 1,
In the step (2), by incorporating anisotropic etching and isotropic etching by using a dry reactive ion etching method, the insulating glass portion, characterized in that to form a truncated conical or cylindrical low-resistance silicon pillar Method for producing a vertical through-type metal electrode.
상기 단계 (3)에서, 스퍼터 장비를 이용하여 10-6Ω㎝ 정도의 비저항을 가지며 녹는점이 유리보다 높은 금속을, 저저항실리콘 웨이퍼에 증착시키는 것을 특징으로 하는 절연용 유리부분을 포함하는 수직관통형 금속 전극의 제작 방법.
The method of claim 1,
In the step (3), using a sputtering equipment, a vertical through-hole including an insulating glass portion, characterized by depositing a metal having a specific resistance of about 10 −6 Ωcm and having a melting point higher than that of glass on a low resistance silicon wafer. Method of manufacturing a type metal electrode.
상기 단계 (5)에서, 접합된 상기 유리 웨이퍼를 녹여 금속 전극의 주변부를 채우기 위하여, 금속의 녹는점보다 100도 이상 낮은 온도로 설정된 퍼니스에, 유리 웨이퍼와 접합된 상기 저저항실리콘 웨이퍼를 미리 지정된 시간 동안 넣어 두는 것을 특징으로 하는 절연용 유리부분을 포함하는 수직관통형 금속 전극의 제작 방법.
The method of claim 1,
In the step (5), in order to melt the bonded glass wafer to fill the periphery of the metal electrode, the low-resistance silicon wafer bonded to the glass wafer is preset in a furnace set at a temperature lower than 100 degrees below the melting point of the metal. Method for manufacturing a vertical through-type metal electrode comprising a glass portion for insulation, characterized in that it is put for a time.
제작된 상기 금속 전극은, 어노딕 본딩, 유테틱 본딩, 접착성 물질을 이용한 본딩 중 어느 하나를 이용하여, 실리콘 기판에 제작된 다른 장치와 연결됨으로써 패키징을 가능하게 하는 것을 특징으로 하는 절연용 유리부분을 포함하는 수직관통형 금속 전극의 제작 방법.The method of claim 1,
The manufactured metal electrode is connected to another device fabricated on a silicon substrate by using any one of anodical bonding, eutectic bonding, and bonding using an adhesive material, thereby enabling packaging. Method of manufacturing a vertical through-type metal electrode comprising a portion.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100002897A KR20110082949A (en) | 2010-01-12 | 2010-01-12 | A fabrication method of through metal via including glass area for insulation |
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| KR (1) | KR20110082949A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110071047A (en) * | 2019-04-28 | 2019-07-30 | 北京航天控制仪器研究所 | A kind of silicon substrate pinboard production method of the integrated application of micro-system |
-
2010
- 2010-01-12 KR KR1020100002897A patent/KR20110082949A/en not_active Application Discontinuation
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