KR20110080718A - Semiconductor device and method for fabricating the same - Google Patents

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Abstract

PURPOSE: A semiconductor device and a manufacturing method thereof are provided to prevent a high electric field due to overlapping or contact between a source area and a drain area. CONSTITUTION: An active area on a semiconductor substrate(202) is divided into an upper part and a lower part. A channel ion area is formed in the lower part of the active area. A source and a drain are formed on the active area. The steps of forming an upper part and a lower part on the semiconductor substrate comprise the following steps. A lower part of the active area is formed on the semiconductor substrate.

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}Semiconductor device and manufacturing method therefor {SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 고집적 반도체 장치에서도 안정적으로 동작하는 트랜지스터 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a transistor that operates stably even in a highly integrated semiconductor device and a method of manufacturing the same.

반도체 기억 소자는 캐패시터 및 트랜지스터로 구성된 단위 셀을 다수 포함하고 있으며, 이 중 캐패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트 라인과 캐패시터 간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source), 및 드레인(drain)의 세 영역으로 구성되어 있으며, 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어진다.The semiconductor memory device includes a plurality of unit cells composed of capacitors and transistors, of which capacitors are used for temporarily storing data, and transistors are used to control signals (word lines) by using a property of a semiconductor whose electrical conductivity varies depending on the environment. Correspondingly used to transfer data between the bit line and the capacitor. A transistor is composed of three regions: a gate, a source, and a drain. Charge occurs between a source and a drain in accordance with a control signal input to the gate. The transfer of charge between the source and drain occurs through the channel region.

통상적인 트랜지스터를 반도체 기판에 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해왔다. 반도체 기억 소자의 데이터 저장용량이 증가하고 집적도는 높아지면서 각각의 단위 셀의 크기는 점점 작게 제조되도록 요구되고 있다. 즉, 단위 셀에 포함된 캐패시터와 트랜지스터의 디자인 룰(design rule)이 감소하였고, 이에 따라 셀 트랜지스터의 채널 길이도 점점 줄어들면서 통상적인 트랜지스터에 단채널 효과 및 DIBL(drain induced barrier lower) 등이 발생하여 동작의 신뢰성이 저하되었다. 채널의 길이가 감소하면서 발생한 현상들은 셀 트랜지스터가 정상적인 동작을 수행할 수 있도록 문턱 전압을 유지할 경우 극복이 가능하다. 이를 위해, 통상적으로 트랜지스터의 채널이 짧아질수록 채널이 형성되는 영역에 불순물의 도핑 농도를 증가시켜왔다. 또한, 디자인 룰이 감소하더라도 셀 트랜지스터의 채널 길이를 유지할 수 있도록 채널이 수직 방향으로 길게 확보된 3차원 채널 구조를 가진 셀 트랜지스터가 도입되었다. 이로써, 수평 방향의 채널 폭이 짧더라도 수직 방향으로 채널 길이를 확보한 만큼 도핑 농도를 감소시킬 수 있어 리프레쉬 특성이 나빠지는 것을 막을 수 있게 되었다.When conventional transistors are made in a semiconductor substrate, a gate is formed on the semiconductor substrate and doped with impurities on both sides of the gate to form a source and a drain. As the data storage capacity of semiconductor memory devices increases and the degree of integration increases, the size of each unit cell is required to be made smaller and smaller. That is, the design rules of the capacitors and transistors included in the unit cell have been reduced. As a result, the channel length of the cell transistors is gradually reduced, resulting in short channel effects and drain induced barrier lower (DIBL) in the conventional transistors. The reliability of the operation was lowered. Phenomena that occur as the channel length decreases can be overcome by maintaining the threshold voltage so that the cell transistor can perform normal operation. For this purpose, as the channel of the transistor is shorter, the doping concentration of impurities has been increased in the region where the channel is formed. In addition, a cell transistor having a three-dimensional channel structure in which a channel is secured in the vertical direction so as to maintain a channel length of the cell transistor even if a design rule decreases has been introduced. As a result, even if the channel width in the horizontal direction is short, the doping concentration can be reduced as long as the channel length is secured in the vertical direction, thereby preventing the refresh characteristics from deteriorating.

도 1a 및 도 1b는 일반적인 반도체 소자의 제조 방법을 설명하기 위한 단면도 및 입체도이다.1A and 1B are a cross-sectional view and a three-dimensional view for explaining a method of manufacturing a general semiconductor device.

도 1a를 참조하면, 반도체 기판(102) 상에 활성 영역을 정의하는 소자분리막(104)을 형성한 후, 활성 영역에는 채널을 형성하기 위한 이온주입공정을 수행하여 채널 이온 영역(106)을 형성한다.Referring to FIG. 1A, after forming an isolation layer 104 defining an active region on a semiconductor substrate 102, an ion implantation process for forming a channel is performed in the active region to form a channel ion region 106. do.

도 1b를 참조하면, 채널 이온 영역(106) 형성 후, 활성 영역에 리세스(미도시)를 형성한다. 이후, 리세스와 활성 영역 상에 리세스 게이트(108)을 형성하고, 활성 영역 내 리세스 게이트(108)의 양측에는 소스/드레인 영역(110)을 형성한다.Referring to FIG. 1B, after the channel ion region 106 is formed, a recess (not shown) is formed in the active region. Thereafter, a recess gate 108 is formed on the recess and the active region, and source / drain regions 110 are formed on both sides of the recess gate 108 in the active region.

전술한 바와 같이, 채널 이온 영역(106)은 활성 영역을 정의하는 소자분리막(104)을 형성한 후, 활성 영역 전체에 불순물 이온을 주입하여 형성한다. 하지만, 반도체 기판(102)의 상부로부터 일정 깊이에 채널 이온 영역(106)을 형성하더라도, 활성 영역 내 형성되는 소스/드레인 영역(110)은 채널 이온 영역(106)을 형성하기 위한 이온주입공정에 의해 손상을 받는다. 즉, 채널 이온 영역(106)의 형성은 소스/드레인 영역(110)이 형성될 반도체 기판(102)의 상부에도 영향을 미치기 때문에, 소스/드레인 영역(110)의 접합(junction)과 채널 이온 영역(106)이 충돌하게 된다. 소스/드레인 영역(110)과 채널 이온 영역(106)의 충돌은 높은 전계(electric field)를 유발하여 누설 전류가 증가할 수 있다. 이러한, 반도체 소자를 반도체 기억 장치 내 단위셀에 셀 트랜지스터에 적용할 경우, 누설전류로 인한 리프레쉬 특성의 저하를 가져온다.As described above, the channel ion region 106 is formed by forming an isolation layer 104 defining an active region and then implanting impurity ions into the entire active region. However, even if the channel ion region 106 is formed at a predetermined depth from the upper portion of the semiconductor substrate 102, the source / drain region 110 formed in the active region is used in the ion implantation process for forming the channel ion region 106. Are damaged by That is, since the formation of the channel ion region 106 also affects the upper portion of the semiconductor substrate 102 on which the source / drain region 110 is to be formed, the junction of the source / drain region 110 and the channel ion region 106 will collide. Collision between the source / drain region 110 and the channel ion region 106 may cause a high electric field and increase leakage current. When such a semiconductor element is applied to a cell transistor in a unit cell in a semiconductor memory device, the refresh characteristics due to leakage current are reduced.

본 발명은 전술한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 반도체 장치에 포함된 트랜지스터에서 발생하는 누설전류를 줄이기 위해, 소자분리막에 의해 정의된 활성 영역의 전반에 채널이온 주입을 수행하지 않고 활성 영역 내 소스/드레인이 형성될 영역을 확보한 후 하부에만 채널이온을 주입함으로써 소스/드레인 영역과 채널 이온 영역 사이의 전계가 높아지는 것을 방지할 수 있는 반도체 소자 및 그 제조방법을 제공한다.The present invention has been proposed to solve the above-mentioned problems of the prior art, in order to reduce the leakage current generated in the transistor included in the semiconductor device, without performing channel ion implantation in the entire area of the active region defined by the device isolation film. Provided are a semiconductor device and a method of manufacturing the same, which can prevent an electric field between the source / drain region and the channel ion region from increasing by securing a region where a source / drain is to be formed in the active region and then implanting channel ions only in the lower portion thereof.

본 발명은 반도체 기판 상에 활성 영역의 하부를 형성하는 단계; 상기 활성 영역의 하부보다 좁은 상기 활성 영역의 상부를 형성하는 단계; 상기 활성 영역의 하부에 채널 이온 영역을 형성하는 단계; 상기 활성 영역 상에 게이트 패턴을 형성하는 단계; 및 상기 게이트 패턴의 양측에 상기 활성 영역의 상부에 소스/드레인을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.The present invention includes forming a lower portion of an active region on a semiconductor substrate; Forming an upper portion of the active region that is narrower than the lower portion of the active region; Forming a channel ion region under the active region; Forming a gate pattern on the active region; And forming a source / drain on the active region on both sides of the gate pattern.

바람직하게는, 상기 반도체 기판 상에 활성 영역의 하부와 상부를 형성하는 단계는 반도체 기판 상에 활성 영역의 하부를 형성하는 단계; 및 상기 활성 영역의 하부보다 좁은 상기 활성 영역의 상부를 형성하는 단계를 포함한다.Advantageously, forming a lower portion and an upper portion of the active region on the semiconductor substrate comprises: forming a lower portion of the active region on the semiconductor substrate; And forming an upper portion of the active region that is narrower than the lower portion of the active region.

바람직하게는, 상기 반도체 소자의 제조 방법은 상기 활성 영역의 상부를 가로지르는 게이트 패턴을 형성하는 단계를 더 포함한다.Preferably, the manufacturing method of the semiconductor device further comprises forming a gate pattern crossing the upper portion of the active region.

바람직하게는, 상기 반도체 기판 상에 활성 영역의 하부를 형성하는 단계는 상기 반도체 기판 상에 상기 활성 영역의 상부를 정의한 하드마스크막 패턴을 형성하는 단계; 상기 하드마스크막 패턴의 측벽에 스페이서를 형성하는 단계; 상기 하드마스크막 패턴 및 스페이서를 식각마스크로 하여 상기 반도체 기판에 트렌치를 형성하는 단계; 및 상기 트렌치에 절연물질을 매립하는 단계를 포함한다.Preferably, forming a lower portion of the active region on the semiconductor substrate comprises: forming a hard mask layer pattern defining an upper portion of the active region on the semiconductor substrate; Forming a spacer on sidewalls of the hard mask layer pattern; Forming a trench in the semiconductor substrate using the hard mask layer pattern and the spacer as an etch mask; And filling an insulating material in the trench.

바람직하게는, 상기 반도체 기판 상에 활성 영역의 하부를 형성하는 단계는 상기 절연물질을 평탄화하여 상기 하드마스크막 패턴을 노출하는 단계를 더 포함한다.The forming of the lower portion of the active region on the semiconductor substrate may further include planarizing the insulating material to expose the hard mask layer pattern.

바람직하게는, 상기 활성 영역의 하부보다 좁은 상기 활성 영역의 상부를 형성하는 단계는 상기 스페이서를 제거하여 상기 반도체 기판을 노출하는 단계; 및 상기 반도체 기판과 상기 절연물질의 일부를 식각하여 상기 활성 영역의 상부를 형성하는 단계를 포함한다.Advantageously, forming an upper portion of the active region that is narrower than the lower portion of the active region comprises removing the spacers to expose the semiconductor substrate; And etching a portion of the semiconductor substrate and the insulating material to form an upper portion of the active region.

바람직하게는, 상기 활성 영역의 하부는 상기 활성 영역의 상부보다 상기 스페이서 두께의 두 배만큼 넓은 것을 특징으로 한다.Preferably, the lower portion of the active region is twice as wide as the spacer thickness than the upper portion of the active region.

바람직하게는, 상기 활성 영역의 상부는 상기 소스/드레인의 깊이와 상기 트렌치의 깊이 사이에 형성되는 것을 특징으로 한다.Preferably, an upper portion of the active region is formed between the depth of the source / drain and the depth of the trench.

바람직하게는, 상기 활성 영역의 하부에 채널 이온 영역을 형성하는 단계는 불순물 이온을 수직 방향과 경사가 있도록 주입하며, 상기 활성 영역의 상부에는 상기 불순물 이온을 주입하지 않는 것을 특징으로 한다.Preferably, the forming of the channel ion region under the active region is performed by implanting impurity ions such that the impurity ions are inclined in the vertical direction and not implanting the impurity ions in the upper portion of the active region.

바람직하게는, 상기 게이트 패턴은 핀 리세스 게이트, 리세스 게이트, 매립 게이트 및 평면 게이트 중 하나인 것을 특징으로 한다.Preferably, the gate pattern is one of a fin recess gate, a recess gate, a buried gate and a planar gate.

또한, 본 발명은 반도체 기판 상에 활성 영역의 하부를 형성하는 단계; 상기 활성 영역의 하부보다 좁은 상기 활성 영역의 상부를 형성하는 단계; 상기 활성 영역의 하부에 채널 이온 영역을 형성하는 단계; 상기 활성 영역 상에 게이트 패턴을 형성하는 단계; 및 상기 게이트 패턴의 양측에 상기 활성 영역의 상부에 소스/드레인을 형성하는 단계를 포함하는 반도체 소자의 제조 방법에 따라 제조되며, 상기 채널 이온 영역과 상기 소스/드레인이 서로 이격된 것을 특징으로 하는 반도체 소자를 제공한다.In addition, the present invention comprises the steps of forming a lower portion of the active region on the semiconductor substrate; Forming an upper portion of the active region that is narrower than the lower portion of the active region; Forming a channel ion region under the active region; Forming a gate pattern on the active region; And forming a source / drain on the active region on both sides of the gate pattern, wherein the channel ion region and the source / drain are spaced apart from each other. Provided is a semiconductor device.

바람직하게는, 상기 활성 영역의 상부는 상기 활성 영역의 하부상에 상기 소스/드레인의 깊이보다 깊게 형성되는 것을 특징으로 한다.Preferably, the upper portion of the active region is formed deeper than the depth of the source / drain on the lower portion of the active region.

본 발명은 활성 영역에 형성되는 채널 이온 영역과 소스/드레인 영역이 서로 충돌하여 전계가 높아지는 단점을 해결하기 위하여, 활성 영역의 형성 후 소스/드레인이 형성될 영역을 구분한 후 소스/드레인이 형성될 영역의 하부에 채널 이온을 주입함으로써 채널 이온 영역과 소스/드레인 영역이 중첩되거나 맞닿아 높은 전계가 형성되는 것을 방지할 수 있는 장점이 있다.In order to solve the disadvantage that the channel ion region and the source / drain region formed in the active region collide with each other, the electric field is increased, the source / drain is formed after the active / region formation is performed. By implanting channel ions in the lower portion of the region to be formed, there is an advantage of preventing the formation of a high electric field by overlapping or contacting the channel ion region and the source / drain region.

또한, 본 발명에 따라 채널 이온 영역과 소스/드레인 영역 사이의 높은 전계가 형성되는 것을 방지하는 반도체 소자를 반도체 기억 장치 내 단위셀에 셀 트랜지스터에 적용할 경우, 누설전류로 인한 리프레쉬 특성이 개선되고 반도체 기억 장치의 동작 안정성이 높아진다.In addition, according to the present invention, when a semiconductor device which prevents formation of a high electric field between a channel ion region and a source / drain region is applied to a cell transistor in a unit cell in a semiconductor memory device, refresh characteristics due to leakage current are improved. The operational stability of the semiconductor memory device is increased.

도 1a 및 도 1b는 일반적인 반도체 소자의 제조 방법을 설명하기 위한 단면도 및 입체도.
도 2a 내지 도 2i는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도, 평면도 및 입체도.1A and 1B are a cross-sectional view and a three-dimensional view for explaining a method of manufacturing a general semiconductor device.
2A to 2I are cross-sectional views, plan views, and three-dimensional views for explaining a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

본 발명은 반도체 소자의 형성 시 활성 영역을 정의하는 소자분리막의 형성 후 채널 이온을 주입하기 전에 소스/드레인이 형성될 영역을 활성 영역 내 확보하고 채널 이온을 소스/드레인이 형성될 영역의 하부에 주입한다. 이를 통해, 소스/드레인의 형성으로 인해 소스/드레인 접합영역(junction)이 채널 이온 영역과 맞닿거나 오버랩되는 것을 방지하여 반도체 소자 내 높은 전계로 인해 발생하는 누설 전류를 억제한다. 이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.According to the present invention, after forming a device isolation layer that defines an active region in forming a semiconductor device, the source / drain region is secured in the active region before the channel ions are implanted, and the channel ions are formed under the region where the source / drain is formed. Inject. This prevents the source / drain junctions from contacting or overlapping the channel ion regions due to the formation of the source / drain, thereby suppressing the leakage current generated by the high electric field in the semiconductor device. Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도, 평면도 및 입체도이다.2A to 2H are cross-sectional views, top views, and three-dimensional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 2a를 참조하면, 반도체 기판(202) 상에 패드 절연막(204), 하드마스크막(206) 및 감광막(208)을 증착한 후, 반도체 소자 내 섬 형태(island type)의 활성 영역을 정의하는 마스크를 이용한 노광 공정을 수행하여 감광막(208)을 패터닝한다. 이후, 패터닝된 감광막(208)을 식각마스크로하여 하드마스크막(206) 및 패드 절연막(204)을 식각한다.Referring to FIG. 2A, after depositing the pad insulating film 204, the hard mask film 206, and the photoresist film 208 on the semiconductor substrate 202, an island type active region in the semiconductor device may be defined. An exposure process using a mask is performed to pattern the photosensitive film 208. Thereafter, the hard mask layer 206 and the pad insulating layer 204 are etched using the patterned photoresist 208 as an etch mask.

도 2b를 참조하면, 남아있는 감광막(208)을 제거한 후 스페이서 절연막(210)을 일정한 두께로 증착한다.Referring to FIG. 2B, the spacer insulating layer 210 is deposited to a predetermined thickness after removing the remaining photoresist layer 208.

도 2c를 참조하면, 에치백(etch-back) 공정을 통해 스페이서 절연막(210)을 식각하여 하드마스크막(206) 및 패드 절연막(204)의 측벽에 스페이서(212)를 형성한다. 이후, 하드마스크막(206) 및 스페이서(212)를 식각마스크로 하여 노출된 반도체 기판(202)을 식각하여 트렌치(214)를 형성한다. 일례로, 트렌치(214)의 깊이는 약 1000 내지 5000Å정도로 형성할 수 있다.Referring to FIG. 2C, the spacer insulating layer 210 is etched through an etch-back process to form the spacer 212 on sidewalls of the hard mask layer 206 and the pad insulating layer 204. Thereafter, the exposed semiconductor substrate 202 is etched using the hard mask layer 206 and the spacer 212 as an etch mask to form the trench 214. For example, the depth of the trench 214 may be formed to about 1000 to 5000Å.

도 2d를 참조하면, 트렌치(214) 및 하드마스크막(206) 상에 절연물질을 증착하여 제 1 절연막(216)을 형성한다. 이때, 제 1 절연막(216)을 구성하는 절연물질로서 갭필(gap-fill) 특성이 우수한 물질을 사용하며, 트렌치(214) 내 빈공간(void)이 형성되지 않도록 한다.Referring to FIG. 2D, an insulating material is deposited on the trench 214 and the hard mask layer 206 to form a first insulating layer 216. In this case, a material having excellent gap-fill characteristics is used as an insulating material constituting the first insulating film 216, and a void in the trench 214 is not formed.

도 2e를 참조하면, 제 1 절연막(216)에 대해 하드마스크막(206)의 상부가 노출될 때가지 평탄화 공정을 수행한다. 일례로, 평탄화 공정 시 화학적 기계적 연마공정(CMP)을 수행할 수 있다.Referring to FIG. 2E, the planarization process is performed until the upper portion of the hard mask layer 206 is exposed to the first insulating layer 216. For example, a chemical mechanical polishing process (CMP) may be performed during the planarization process.

도 2f를 참조하면, 노출된 하드마스크막(206)의 측벽에 형성된 스페이서(212)를 습식 세정 공정을 이용해 제거한다. 또한, 스페이서(212)의 제거로 노출된 반도체 기판(202) 사이에 돌출된 제 1 절연막(216)을 추가로 식각한다. 이때, 제 1 절연막(216)의 추가 식각시에는 에치백 공정을 수행할 수 있다.Referring to FIG. 2F, the spacer 212 formed on the sidewall of the exposed hard mask layer 206 is removed using a wet cleaning process. In addition, the first insulating layer 216 protruded between the semiconductor substrate 202 exposed by the removal of the spacer 212 is further etched. In this case, during the additional etching of the first insulating layer 216, an etch back process may be performed.

도 2g를 참조하면, 하드마스크막(206)을 식각마스크로 하여 노출된 반도체 기판(202)과 제 1 절연막(216)을 일정 깊이만큼 식각한다. 일례로, 반도체 기판(202)을 식각하는 깊이는 약 100 내지 5000Å정도로 식각할 수 있다. 특히, 반도체 기판(202)은 적어도 상부에 형성될 소스/드레인의 깊이보다 더 깊게 식각되어야 하고, 최대 트렌치(214)의 깊이보다 깊게 식각되어서는 안된다.Referring to FIG. 2G, the exposed semiconductor substrate 202 and the first insulating layer 216 are etched by a predetermined depth using the hard mask layer 206 as an etching mask. For example, the depth of etching the semiconductor substrate 202 may be etched to about 100 ~ 5000Å. In particular, the semiconductor substrate 202 should be etched at least deeper than at least the depth of the source / drain to be formed thereon and should not be deeper than the depth of the maximum trench 214.

반도체 기판(202)을 일정 깊이로 식각하여 소스/드레인 기둥(218)을 형성한 후, 노출된 반도체 기판(202)의 하부(즉, 소스/드레인 기둥(218)의 하부)에 이온 주입 공정을 수행하여 채널 이온 영역(220)을 형성한다. 불순물 이온을 주입할 때에는 수직 방향및 일정한 경사로 이온주입을 수행할 수 있으며, 노출된 소스/드레인 기둥(218)에는 채널 이온 영역(220)이 형성되지 않도록 한다. 이러한 과정을 통해, 본 발명의 일 실시예에 따른 반도체 소자는 채널 이온 영역(220)을 포함하는 활성 영역의 하부가 소스/드레인을 포함하는 활성 영역의 상부보다 스페이서(212)의 두께의 두 배만큼 넓게 형성된다.After the semiconductor substrate 202 is etched to a certain depth to form the source / drain pillar 218, an ion implantation process is performed on the exposed lower portion of the semiconductor substrate 202 (ie, the lower portion of the source / drain pillar 218). To form the channel ion region 220. When implanting impurity ions, ion implantation may be performed in a vertical direction and at a predetermined slope, and the channel ion region 220 may not be formed in the exposed source / drain pillar 218. Through this process, in the semiconductor device according to the exemplary embodiment, the lower portion of the active region including the channel ion region 220 is twice the thickness of the spacer 212 than the upper portion of the active region including the source / drain. It is formed as wide as.

도 2h를 참조하면, 이웃한 소스/드레인 기둥(218)의 사이에 절연물질을 매립하여 활성 영역을 정의하는 소자분리영역(222)을 형성한다. 소자분리영역(222)의 형성 후, 활성 영역을 식각하여 복수의 리세스(224)를 형성하되, 리세스(224)의 하부에 핀(FIN) 영역(226)이 남도록 한다.Referring to FIG. 2H, an isolation material is filled between adjacent source / drain pillars 218 to form an isolation region 222 defining an active region. After forming the isolation region 222, the active region is etched to form a plurality of recesses 224, but the fin region 226 is left under the recess 224.

도 2i를 참조하면, 리세스(224)에 도전물질을 매립하여 복수의 활성 영역(즉, 소스/드레인 기둥(218))을 가로지르는 반도체 소자의 게이트 패턴(즉, 워드라인(228))을 형성한다. 게이트 패턴(228)의 양측에 노출된 소스/드레인 기둥(218)에는 불순물을 이온주입하여 소스/드레인(230)을 형성한다. Referring to FIG. 2I, a gate material (ie, word line 228) of a semiconductor device intersecting a plurality of active regions (ie, source / drain pillars 218) is embedded by filling a conductive material in the recess 224. Form. Impurities are implanted into the source / drain pillars 218 exposed at both sides of the gate pattern 228 to form the source / drain 230.

참고로, 도 2i는 채널 이온 영역(220)과 소스/드레인(230)의 관계를 설명하기 위해 소자분리영역(222)을 생략하였다. 여기서, 소스/드레인(230)은 소스/드레인 기둥(218) 내에 형성된다. 채널 이온 영역(220)은 소스/드레인 기둥(218)의 하부에 형성되어 있으므로, 본 발명의 일 실시예에 따라 제조된 반도체 소자에서 채널 이온 영역(220)과 소스/드레인(230)의 접합(junction)은 맞닿거나 충첩되지 않는다. 따라서, 본 발명의 일 실시예에 따라 제조된 반도체 소자는 종래의 반도체 소자에서 소스/드레인 접합과 채널 이온 영역의 충돌로 발생한 높은 전계(electric field)로 인해 누설 전류가 증가하고 리프레쉬 특성이 악화되는 단점을 극복할 수 있다.For reference, FIG. 2I omits the isolation region 222 to explain the relationship between the channel ion region 220 and the source / drain 230. Here, source / drain 230 is formed within source / drain pillar 218. Since the channel ion region 220 is formed under the source / drain pillar 218, the junction of the channel ion region 220 and the source / drain 230 in the semiconductor device manufactured according to the embodiment of the present invention ( junctions are not abutted or folded. Therefore, a semiconductor device manufactured according to an embodiment of the present invention may increase leakage current and degrade refresh characteristics due to a high electric field generated by a collision between a source / drain junction and a channel ion region in a conventional semiconductor device. You can overcome the disadvantages.

전술한 실시예에서, 핀 영역이 형성된 리세스 게이트 트랜지스터를 설명하였으나, 본 발명에서 제시한 제조 방법은 게이트 패턴의 형태에 상관없이 적용할 수 있다. 구체적으로, 핀 영역이 없는 리세스 게이트 또는 매립 게이트를 포함하는 3차원 채널 트랜지스터뿐만 아니라 2차원 평면 채널영역을 가지는 트랜지스터를 제조하는 데에도 적용이 가능하다. 특히, 접합에서의 전계의 변화가 동작 안정성에 큰 영향을 미치는 반도체 기억 장치 내 셀 트랜지스터에 적용할 경우, 리프레쉬 특성이 크게 향상될 수 있다.In the above-described embodiment, the recess gate transistor in which the fin region is formed has been described, but the manufacturing method proposed in the present invention can be applied regardless of the shape of the gate pattern. Specifically, the present invention can be applied to manufacturing a transistor having a two-dimensional planar channel region as well as a three-dimensional channel transistor including a recess gate or a buried gate having no fin region. In particular, when applied to a cell transistor in a semiconductor memory device in which a change in the electric field at the junction greatly affects the operational stability, the refresh characteristics can be greatly improved.

본 발명의 기술적 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

Claims (12)

반도체 기판 상에 활성 영역의 하부와 상부를 형성하는 단계;
상기 활성 영역의 하부에 채널 이온 영역을 형성하는 단계; 및
상기 활성 영역의 상부 내 소스/드레인을 형성하는 단계
를 포함하는 반도체 소자의 제조 방법.Forming a lower portion and an upper portion of the active region on the semiconductor substrate;
Forming a channel ion region under the active region; And
Forming a source / drain in the top of the active region
Method for manufacturing a semiconductor device comprising a. 제1항에 있어서,
상기 반도체 기판 상에 활성 영역의 하부와 상부를 형성하는 단계는
반도체 기판 상에 활성 영역의 하부를 형성하는 단계; 및
상기 활성 영역의 하부보다 좁은 상기 활성 영역의 상부를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.The method of claim 1,
Forming a lower portion and an upper portion of an active region on the semiconductor substrate
Forming a lower portion of the active region on the semiconductor substrate; And
Forming an upper portion of the active region that is narrower than the lower portion of the active region. 제1항에 있어서,
상기 활성 영역의 상부를 가로지르는 게이트 패턴을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.The method of claim 1,
And forming a gate pattern crossing the upper portion of the active region. 제2항에 있어서,
상기 반도체 기판 상에 활성 영역의 하부를 형성하는 단계는
상기 반도체 기판 상에 상기 활성 영역의 상부를 정의한 하드마스크막 패턴을 형성하는 단계;
상기 하드마스크막 패턴의 측벽에 스페이서를 형성하는 단계;
상기 하드마스크막 패턴 및 스페이서를 식각마스크로 하여 상기 반도체 기판에 트렌치를 형성하는 단계; 및
상기 트렌치에 절연물질을 매립하는 단계를 포함하는 반도체 소자의 제조 방법.The method of claim 2,
Forming a lower portion of the active region on the semiconductor substrate
Forming a hard mask film pattern defining an upper portion of the active region on the semiconductor substrate;
Forming a spacer on sidewalls of the hard mask layer pattern;
Forming a trench in the semiconductor substrate using the hard mask layer pattern and the spacer as an etch mask; And
A method of manufacturing a semiconductor device comprising the step of filling an insulating material in the trench. 제4항에 있어서,
상기 반도체 기판 상에 활성 영역의 하부를 형성하는 단계는
상기 절연물질을 평탄화하여 상기 하드마스크막 패턴을 노출하는 단계를 더 포함하는 반도체 소자의 제조 방법.The method of claim 4, wherein
Forming a lower portion of the active region on the semiconductor substrate
And planarizing the insulating material to expose the hard mask layer pattern. 제4항에 있어서,
상기 활성 영역의 하부보다 좁은 상기 활성 영역의 상부를 형성하는 단계는
상기 스페이서를 제거하여 상기 반도체 기판을 노출하는 단계; 및
상기 반도체 기판과 상기 절연물질의 일부를 식각하여 상기 활성 영역의 상부를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.The method of claim 4, wherein
Forming an upper portion of the active region that is narrower than the lower portion of the active region
Removing the spacers to expose the semiconductor substrate; And
Etching a portion of the semiconductor substrate and the insulating material to form an upper portion of the active region. 제6항에 있어서,
상기 활성 영역의 하부는 상기 활성 영역의 상부보다 상기 스페이서 두께의 두 배만큼 넓은 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 6,
And the lower portion of the active region is twice as wide as the spacer thickness than the upper portion of the active region. 제6항에 있어서,
상기 활성 영역의 상부는 상기 소스/드레인의 깊이와 상기 트렌치의 깊이 사이에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 6,
The upper portion of the active region is formed between the depth of the source / drain and the depth of the trench. 제4항에 있어서,
상기 활성 영역의 하부에 채널 이온 영역을 형성하는 단계는 불순물 이온을 수직 방향과 경사가 있도록 주입하며, 상기 활성 영역의 상부에는 상기 불순물 이온을 주입하지 않는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 4, wherein
The forming of the channel ion region under the active region may include implanting impurity ions such that the impurity ions are inclined in a vertical direction and not inclining the impurity ions into the upper portion of the active region. 제1항에 있어서,
상기 게이트 패턴은 핀 리세스 게이트, 리세스 게이트, 매립 게이트 및 평면 게이트 중 하나인 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1,
And the gate pattern is one of a fin recess gate, a recess gate, a buried gate, and a planar gate. 제1항의 제조 방법에 따라 제조되며, 상기 채널 이온 영역과 상기 소스/드레인이 서로 이격된 것을 특징으로 하는 반도체 소자.A semiconductor device manufactured according to the method of claim 1, wherein the channel ion region and the source / drain are spaced apart from each other. 제11항에 있어서,
상기 활성 영역의 상부는 상기 활성 영역의 하부상에 상기 소스/드레인의 깊이보다 깊게 형성되는 것을 특징으로 하는 반도체 소자.The method of claim 11,
And an upper portion of the active region is formed deeper than a depth of the source / drain on the lower portion of the active region.
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