KR20110078926A - A method of manufacturing a semiconductor device - Google Patents

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Abstract

PURPOSE: A method for manufacturing a trench power MOSFET semiconductor device is provided to improve integration by reducing a region between adjacent vertical gates. CONSTITUTION: First trenches are formed on a first conductive semiconductor substrate(210). The second trenches are formed by etching a part of the bottoms of the first trenches. Vertical gates(235) are formed by successively gap-filling poly silicon and gate oxide layer in the second trenches. A second conductive impurity region is formed on the surfaces of the second trench and the semiconductor substrate by an implant process. An interlayer dielectric layer is gap-filled in the second trench with the impurity region. A photo resist pattern is formed to expose the surface of the semiconductor substrate except for the gap-filled interlayer dielectric layer. Third trenches(262,266) are formed by etching the semiconductor substrate using a photoresist pattern as a mask. Metal materials are formed to fill the third trenches after the photo resist pattern is removed.

Description

반도체 소자의 제조 방법{A Method of manufacturing a semiconductor device}A method of manufacturing a semiconductor device

본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 트랜치 파워(Trench Power) MOSFET의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly, to a method of manufacturing a trench power MOSFET.

반도체 소자의 집적도가 증가함에 따라 트랜지스터의 채널 길이도 동시에 매우 짧아지고 있다. 상기 채널 길이가 짧아짐에 따라 트랜지스터의 문턱 전압이 급격히 낮아지는 이른바, 숏채널 효과(short channel effect)가 문제된다.As the degree of integration of semiconductor devices increases, the channel lengths of transistors also become very short. As the channel length becomes shorter, a so-called short channel effect, in which the threshold voltage of the transistor is sharply lowered, becomes a problem.

또한 상기 채널 길이가 짧아짐에 따라 소스와 드레인 사이의 펀치쓰루(punchthrough) 특성을 개선하기 위해서는 더 많은 채널 이온의 주입이 요구된다.In addition, as the channel length becomes shorter, more channel ions need to be implanted to improve punchthrough characteristics between the source and the drain.

이러한 숏채널 효과를 개선하기 위하여 실리콘 기판에 홈(recess)을 형성하여 트랜지스터를 제조함으로써 채널 길이를 길게 형성하는 리세스드 게이트 트랜지스터(recessd gate transistor)가 주목받고 있다. 이를 수직 트랜치 트랜지스터(vertical trench transistor)라고도 한다.In order to improve the short channel effect, a recessed gate transistor having a long channel length by forming a recess by forming a recess in a silicon substrate has been attracting attention. This is also called a vertical trench transistor.

도 1은 일반적인 수직 트랜치 게이트 트랜지스터(100)의 단면도를 나타낸다. 도 1을 참조하면, 상기 수직 트랜치 게이트 트랜지스터(100)는 에피층(20) 및 P형 바디(30)를 포함하는 반도체 기판(10)에 형성된 트랜치 내부에 형성되는 게이트 산화막(40)과 실리콘 게이트(45)를 포함하는 수직 게이트, 수직 게이트 상부를 감싸는 절연층(50), 수직 게이트 양측의 P형 바디 표면에 형성되는 소스 영역(52,54), 및 절연층 상부에 형성되는 금속 컨택(60)을 포함한다.1 shows a cross-sectional view of a typical vertical trench gate transistor 100. Referring to FIG. 1, the vertical trench gate transistor 100 may include a gate oxide layer 40 and a silicon gate formed in a trench formed in a semiconductor substrate 10 including an epitaxial layer 20 and a P-type body 30. A vertical gate including 45, an insulating layer 50 surrounding the vertical gate top, source regions 52 and 54 formed on the P-type body surfaces on both sides of the vertical gate, and a metal contact 60 formed on the insulating layer. ).

도 1에 도시된 수직 트랜치 게이트들 사이의 영역을 감소시켜 집적도를 높이고자 하는 노력이 계속되고 있다.Efforts have been made to increase the degree of integration by reducing the area between the vertical trench gates shown in FIG.

본 발명이 이루고자 하는 기술적 과제는 도전 손실을 감소시키고, 집적도를 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method of manufacturing a semiconductor device capable of reducing conductive losses and improving integration.

상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 제1 도전형 반도체 기판에 제1 트랜치들을 형성하는 단계, 상기 제1 트랜치들의 바닥 일부를 식각하여 제2 트랜치들을 형성하는 단계, 상기 제2 트랜치들 각각의 내부에 게이트 산화막 및 폴리 실리콘을 순차적으로 갭필(gap fill)하여 수직 게이트들을 형성하는 단계, 임플란트 공정을 수행하여 반도체 기판 표면 및 상기 제2 트랜치 표면에 제2 도전형 불순물 영역을 하는 단계, 표면에 불순물 영역이 형성된 제2 트랜치 내부에 층간 절연막을 갭필하는 단계, 포토리쏘그라피 공정을 수행하여 갭필된 층간 절연막을 제외한 반도체 기판 표면을 노출하는 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 마스크로 이용하여 반도체 기판을 식각하여 제3 트랜치들을 형성하는 단계, 및 상기 포토레지스트 패턴을 제거한 후 상기 제3 트랜치들을 매립하도록 금속 물질을 형성하는 단계를 포함한다.According to an embodiment of the inventive concept, a method of manufacturing a semiconductor device may include forming first trenches in a first conductive semiconductor substrate, and etching second portions of bottoms of the first trenches to form second trenches. Forming a vertical gate by sequentially gap filling a gate oxide film and polysilicon into each of the second trenches, and performing an implant process on the semiconductor substrate surface and the second trench surface. Forming a second conductive impurity region, gapfilling an interlayer insulating film in a second trench having an impurity region formed thereon, and performing a photolithography process to expose a photoresist pattern exposing the surface of the semiconductor substrate except for the gapfill interlayer insulating film. Forming a third substrate by etching the semiconductor substrate using the photoresist pattern as a mask; To form the teeth, and after removing the photoresist pattern includes forming a metal material to fill the third trench.

본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 소자 자체 온 저항을 감소할 수 있는 구조이어서 도전 손실(Conduction loss)을 감소시킬 수 있으며, 인접하는 수직 게이트들 사이의 영역을 감소시켜 집적화를 향상시킬 수 있는 효과가 있다.The semiconductor device manufacturing method according to the embodiment of the present invention has a structure capable of reducing the device self-on resistance, thereby reducing conduction loss and improving integration by reducing the area between adjacent vertical gates. It can be effected.

이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.Hereinafter, the technical objects and features of the present invention will be apparent from the description of the accompanying drawings and the embodiments. Looking at the present invention in detail.

도 2a 내지 도 2i는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타낸다.2A to 2I illustrate a method of manufacturing a semiconductor device according to an embodiment of the present invention.

먼저 도 2a 내지 도 2c에 도시된 바와 같이, 제1 도전형(예컨대, P형) 반도체 기판에 제1 트랜치들(212,214)을 형성하고, 제1 트랜치들(212,214)의 바닥 일부를 식각하여 제2 트랜치들(222,224)을 형성한다. First, as shown in FIGS. 2A to 2C, first trenches 212 and 214 are formed in a first conductive type (eg, P-type) semiconductor substrate, and a portion of the bottom of the first trenches 212 and 214 is etched to form a first trench. Form two trenches 222 and 224.

먼저 도 2a에 도시된 바와 같이, 반도체 기판(210)에 하드 마스크를 형성하고 하드 마스크를 식각 마스크로 이용하여 반도체 기판(210)을 식각하여 제1 트랜치들(212,214)을 형성한다. First, as shown in FIG. 2A, a hard mask is formed on the semiconductor substrate 210, and the first trenches 212 and 214 are formed by etching the semiconductor substrate 210 using the hard mask as an etching mask.

예컨대, 반도체 기판에 산화막(미도시)을 증착하고 증착된 산화막을 포토 및 식각 공정을 수행하여 패터닝하여 하드 마스크를 형성한다. 형성된 하드 마스크를 식각 마스크로 이용하여 반도체 기판(210)을 3000~5000Å 깊이로 식각하여 제1 트랜치들(212,214)을 형성할 수 있다.For example, an oxide film (not shown) is deposited on a semiconductor substrate, and the deposited oxide film is patterned by performing a photo and etching process to form a hard mask. The first trenches 212 and 214 may be formed by etching the semiconductor substrate 210 to a depth of 3000 to 5000 Å using the formed hard mask as an etching mask.

다음으로 도 2b에 도시된 바와 같이, 제1 트랜치들(212,214) 각각의 측벽에 스페이서(220)를 형성한다. 예컨대, 제1 트랜치들(212,214)이 형성된 반도체 기판 상에 산화막을 증착한 후, 증착된 산화막을 에치백하여 스페이서(220)를 형성할 수 있다.Next, as shown in FIG. 2B, spacers 220 are formed on sidewalls of each of the first trenches 212 and 214. For example, after depositing an oxide film on a semiconductor substrate on which the first trenches 212 and 214 are formed, the spacer 220 may be formed by etching back the deposited oxide film.

다음으로 도 2c에 도시된 바와 같이, 하드 마스크(215) 및 스페이서(220)를 식각 마스크로 이용하여 반도체 기판(210)을 식각하여 제2 트랜치들(222,224)을 형성한다.Next, as shown in FIG. 2C, the semiconductor substrate 210 is etched using the hard mask 215 and the spacer 220 as an etch mask to form second trenches 222 and 224.

본 발명의 다른 실시 예에서는 제2 트랜치들(222,224)은 상술한 바와 달리 다음과 같이 형성할 수 있다. 도 2a에서 하드 마스크를 이용하여 제1 트랜치들(212, 214)을 형성한 후 하드 마스크를 제거한다. 그리고 제1 트랜치들(212,214)의 측벽에 스페이서를 형성한다. 그리고 포토리쏘그라피 공정을 수행하여 제1 트랜치들(212,214)에 상응하는 개구부를 갖는 포토레지스트 패턴(미도시)을 형성한다. 그리고 포토레지스트 패턴과 스페이서를 식각 마스크로 이용하여 반도체 기판(210)을 식각하여 제2 트랜치들(222,224)을 형성할 수 있다.In another embodiment of the present invention, the second trenches 222 and 224 may be formed as follows, unlike the above description. In FIG. 2A, after forming the first trenches 212 and 214 using the hard mask, the hard mask is removed. In addition, spacers are formed on sidewalls of the first trenches 212 and 214. The photolithography process is performed to form a photoresist pattern (not shown) having openings corresponding to the first trenches 212 and 214. The second trenches 222 and 224 may be formed by etching the semiconductor substrate 210 using the photoresist pattern and the spacer as an etching mask.

그리고 형성된 제2 트랜치들(222,224)의 표면을 매끄럽게 하기 위하여 And to smooth the surface of the formed second trenches 222, 224. DCEDCE 공정 및  Process and SACSAC 공정을 수행할 수 있다. The process can be carried out.

다음으로 도 2d에 도시된 바와 같이, 하드 마스크(215) 및 스페이서(220))를 제거한다. 예컨대, 하드 마스크(215) 및 스페이서를 습식 식각하여 선택적으로 제거할 수 있다. 본 발명의 다른 실시 예에서는 애싱(ashing) 공정을 수행하여 포토레지스트 패턴을 제거한다.Next, as shown in FIG. 2D, the hard mask 215 and the spacer 220 are removed. For example, the hard mask 215 and the spacer may be selectively removed by wet etching. In another embodiment of the present invention, an ashing process is performed to remove the photoresist pattern.

그리고 제2 트랜치들(222,224) 내부 표면에 게이트 산화막(230)을 형성한다. 그리고 게이트 산화막(230)이 형성된 제2 트랜치들(222,224) 내부를 폴리 실리콘으로 갭필(gap fill)하여 반도체 기판(210) 내에 수직 게이트들(235)을 형성할 수 있 다.The gate oxide layer 230 is formed on the inner surfaces of the second trenches 222 and 224. In addition, vertical gates 235 may be formed in the semiconductor substrate 210 by gap filling the inside of the second trenches 222 and 224 in which the gate oxide layer 230 is formed with polysilicon.

예컨대, 제2 트랜치들(222,224)이 형성된 반도체 기판(210)에 게이트 산화막(미도시) 및 도핑된 폴리 실리콘(미도시)을 순차적으로 증착한다. 그리고 제2 트랜치들(222,224) 표면까지 증착된 게이트 산화막 및 도핑된 폴리 실리콘을 에치백하여 반도체 기판 표면 및 제2 트랜치들(222,224) 표면을 노출시킨다.For example, a gate oxide film (not shown) and doped polysilicon (not shown) are sequentially deposited on the semiconductor substrate 210 on which the second trenches 222 and 224 are formed. The gate oxide film and the doped polysilicon are etched back to the second trenches 222 and 224 to expose the semiconductor substrate surface and the second trenches 222 and 224.

다음으로 도 2e에 도시된 바와 같이, 임플란트 공정을 수행하여 노출된 반도체 기판(210) 표면 및 제2 트랜치 표면에 제2 도전형(예컨대, N형) 불순물 영역(240)을 형성한다. 이때 수행되는 임플란트 공정은 소스 영역을 형성하기 위함이다.Next, as shown in FIG. 2E, an implant process is performed to form a second conductivity type (eg, N-type) impurity region 240 on the exposed surface of the semiconductor substrate 210 and the second trench. The implant process performed at this time is to form a source region.

다음으로 도 2f에 도시된 바와 같이, 제1 트랜치들(212,214) 내부에 층간 절연막(245)을 갭필한다.Next, as shown in FIG. 2F, an interlayer insulating layer 245 is gap-filled inside the first trenches 212 and 214.

예컨대, 불순물 영역(240)이 형성된 반도체 기판(210) 상에 층간 절연막을 형성하고, 층간 절연막을 반도체 기판(210)이 노출될 때까지 CMP(Chemical mechanical polishing) 공정에 의하여 평탄화 공정을 수행한다.For example, an interlayer insulating film is formed on the semiconductor substrate 210 on which the impurity regions 240 are formed, and the planarization process is performed by a chemical mechanical polishing (CMP) process until the semiconductor substrate 210 is exposed.

다음으로 도 2g에 도시된 바와 같이, 포토리쏘그라피 공정을 수행하여 갭필된 층간 절연막(245)을 제외한 반도체 기판(210) 표면을 노출하는 포토레지스트 패턴(250)을 형성한다. 갭필된 층간 절연막에 자기 정렬(self-align)되도록 포토레지스트 패턴을 형성된다. 추후에 진행되는 식각 공정에서 갭필된 층간 절연막(245)의 식각을 방지하기 위하여 포토레지스트 패턴(250)은 갭필된 층간 절연막(245)을 덮는다. Next, as shown in FIG. 2G, the photolithography process is performed to form the photoresist pattern 250 exposing the surface of the semiconductor substrate 210 except for the gap-filled interlayer insulating layer 245. A photoresist pattern is formed to self-align the gapfill interlayer insulating film. The photoresist pattern 250 covers the gap-filled interlayer insulating layer 245 in order to prevent etching of the gap-filled interlayer insulating layer 245 in a later etching process.

다음으로 도 2h에 도시된 바와 같이, 포토레지스트 패턴(250)을 마스크로 이용하여 불순물 영역(240)이 형성된 반도체 기판(210)을 식각하여 제3 트랜치들(262,262,266)을 형성한다. 층간 절연막(245)을 이용한 자기 정렬(self-align)로 제3 트랜치들(262,262,266)을 형성하므로 인접하는 수직 게이트들 사이의 영역(mesa 영역)을 감소시킬 수 있고, 콘택 영역을 지정하는 포토 오버레이 마진(photo overlay margin) 확보를 위해 일정한 간격을 유지할 필요가 없다.Next, as shown in FIG. 2H, the third trenches 262, 262, and 266 are formed by etching the semiconductor substrate 210 on which the impurity region 240 is formed using the photoresist pattern 250 as a mask. The third trenches 262, 262, and 266 are formed by self-alignment using the interlayer insulating layer 245, thereby reducing a region (mesa region) between adjacent vertical gates and a photo overlay for designating a contact region. There is no need to maintain a constant gap to get a photo overlay margin.

예컨대, 불순물 영역(240)을 관통하도록 반도체 기판(210)을 식각하여 제3 트랜치들(262,262,266)을 형성할 수 있다. 제3 트랜치들(262,262,266)의 깊이는 제1 트랜치들(212,214)의 깊이보다는 크고, 제2 트랜치들(222,224)의 깊이보다는 작다.For example, the third trenches 262, 262, and 266 may be formed by etching the semiconductor substrate 210 to penetrate the impurity region 240. The depths of the third trenches 262, 262, and 266 are greater than the depth of the first trenches 212, 214 and less than the depths of the second trenches 222, 224.

제3 트랜치들(262,262,266)이 형성됨에 따라 수직 게이트들(230)에 인접하는 제2 트랜치들(222,224) 하부에는 불순물 영역(240)의 일부가 잔류한다. 이때 잔류하는 불순물 영역(240)의 일부가 소스 영역(240-1)이 된다.As the third trenches 262, 262, and 266 are formed, a portion of the impurity region 240 remains under the second trenches 222 and 224 adjacent to the vertical gates 230. At this time, a part of the remaining impurity region 240 becomes the source region 240-1.

그리고 포토레지스트 패턴을 마스크로 이용하여 제2 도전형 불순물 이온을 주입하여 제3 트랜치들 하부에 제2 도전형 바디(예컨대, P type body, 255)를 형성한다. 제1 도전형 바디(255)는 제3 트랜치들(262,262,266) 하부 및 일부 측벽에 인접하는 반도체 기판 내에 형성될 수 있다. 또한 제1 도전형 바디(255)는 소스 영역(240-1)과 인접하여 형성될 수 있다.The second conductive type impurity ions are implanted using the photoresist pattern as a mask to form a second conductive type body (eg, P type body 255) under the third trenches. The first conductivity type body 255 may be formed in the semiconductor substrate below the third trenches 262, 262, and 266 and adjacent to some sidewalls. In addition, the first conductivity type body 255 may be formed to be adjacent to the source region 240-1.

다음으로 도 2i에 도시된 바와 같이, 애싱 공정을 통하여 포토레지스트 패턴(250)을 제거한다. 그리고 제3 트랜치들(262,262,266)을 매립하도록 반도체 기 판(210) 상에 장벽 금속막(미도시) 및 금속 물질(270)을 형성한다.. 이때 금속 물질은 알루미늄일 수 있다. Next, as shown in FIG. 2I, the photoresist pattern 250 is removed through an ashing process. A barrier metal layer (not shown) and a metal material 270 are formed on the semiconductor substrate 210 to fill the third trenches 262, 262, and 266. The metal material may be aluminum.

본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 소자 자체 온 저항을 감소할 수 있는 구조이어서 도전 손실(Conduction loss)을 감소시킬 수 있으며, 마스크 스탭(Mask step) 증가가 없으며, 콘택 산화막에 대한 식각이 불필요하므로 공정의 단순화가 가능하다. 또한 층간 절연막 평탄화 기술을 통해 구조 단차를 없앨 수 있어 금속 증착시 유리하다.The method of manufacturing a semiconductor device according to an embodiment of the present invention is a structure that can reduce the on-resistance of the device itself, thereby reducing the conduction loss, there is no increase in the mask step, and the contact oxide film No etching is required, which simplifies the process. In addition, the structure step can be eliminated through the interlayer insulating film planarization technology, which is advantageous for metal deposition.

이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Will be clear to those who have knowledge of. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

도 1은 일반적인 수직 트랜치 게이트 트랜지스터의 단면도를 나타낸다. 1 illustrates a cross-sectional view of a typical vertical trench gate transistor.

도 2a 내지 도 2i는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타낸다.2A to 2I illustrate a method of manufacturing a semiconductor device according to an embodiment of the present invention.

Claims (5)

제1 도전형 반도체 기판에 제1 트랜치들을 형성하는 단계;Forming first trenches in the first conductivity type semiconductor substrate; 상기 제1 트랜치들의 바닥 일부를 식각하여 제2 트랜치들을 형성하는 단계;Etching portions of the bottom of the first trenches to form second trenches; 상기 제2 트랜치들 각각의 내부에 게이트 산화막 및 폴리 실리콘을 순차적으로 갭필(gap fill)하여 수직 게이트들을 형성하는 단계;Sequentially gap filling a gate oxide layer and polysilicon into each of the second trenches to form vertical gates; 임플란트 공정을 수행하여 반도체 기판 표면 및 상기 제2 트랜치 표면에 제2 도전형 불순물 영역을 하는 단계;Performing an implant process to form a second conductivity type impurity region on the semiconductor substrate surface and the second trench surface; 표면에 불순물 영역이 형성된 제2 트랜치 내부에 층간 절연막을 갭필하는 단계;Gap-filling an interlayer insulating film in a second trench having an impurity region formed on a surface thereof; 포토리쏘그라피 공정을 수행하여 갭필된 층간 절연막을 제외한 반도체 기판 표면을 노출하는 포토레지스트 패턴을 형성하는 단계;Performing a photolithography process to form a photoresist pattern exposing the surface of the semiconductor substrate except for the gapfill interlayer insulating film; 상기 포토레지스트 패턴을 마스크로 이용하여 반도체 기판을 식각하여 제3 트랜치들을 형성하는 단계; 및Etching the semiconductor substrate using the photoresist pattern as a mask to form third trenches; And 상기 포토레지스트 패턴을 제거한 후 상기 제3 트랜치들을 매립하도록 금속 물질을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And removing the photoresist pattern to form a metal material to fill the third trenches. 제1항에 있어서, 상기 반도체 소자의 제조 방법은,The method of claim 1, wherein 상기 포토레지스트 패턴을 마스크로 이용하여 제2 도전형 불순물을 주입하여 제3 트랜치들 하부에 제1 도전형 바디(Body)를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.And forming a first conductive body under the third trenches by implanting a second conductive impurity using the photoresist pattern as a mask. 제1항에 있어서, 상기 제3 트랜치들을 형성하는 단계는,The method of claim 1, wherein the forming of the third trenches comprises: 상기 제1 트랜치들의 깊이보다는 크고, 상기 제2 트랜치들의 깊이보다는 작은 깊이를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.And having a depth greater than that of the first trenches and less than that of the second trenches. 제1항에 있어서, 상기 포토레지스트 패턴을 형성하는 단계는,The method of claim 1, wherein the forming of the photoresist pattern comprises: 갭필된 층간 절연막에 자기 정렬(self-align)되도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.A method of manufacturing a semiconductor device, characterized in that it is formed to self-align the gap-filled interlayer insulating film. 제1항에 있어서, 상기 제3 트랜치들을 형성하는 단계는,The method of claim 1, wherein the forming of the third trenches comprises: 상기 제2 도전형 불순물 영역을 관통하도록 반도체 기판을 식각하여 상기 수직 게이트들 각각에 인접하는 제2 트랜치들 하부에 상기 불순물 영역의 일부가 잔류하도록 하는 것을 특징으로 하는 반도체 소자의 제조 방법.And etching the semiconductor substrate to penetrate the second conductivity type impurity region so that a part of the impurity region remains under the second trenches adjacent to each of the vertical gates.
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