KR20110077897A - Method for manufacturing mask of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 마스크 제작방법에 관한 것으로, 더욱 상세하게 말하자면 마스크 생성의 기본 자료가 되는 레이아웃 데이터에 광학적 근접보정(Optical Proximity Correction, OPC)을 행하는데 있어서, 조그 처리(jog treatment)된 레이아웃 데이터를 이용하여 광학적 근접보정 방법을 수행하여 마스크 패턴을 형성하는, 반도체 소자의 마스크 제작방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for fabricating a mask of a semiconductor device, and more particularly, to a jog-treated layout in performing optical proximity correction (OPC) on layout data which is a basic material of mask generation. The present invention relates to a method of fabricating a mask of a semiconductor device, in which a mask pattern is formed by performing an optical proximity correction method using data.
회로 설계 후, DB(Data Base)를 구성하는 과정에서 각 라이브러리(libray)를 연결하는 과정을 P&R(Place and Routing)이라고 하는데, 이는 모든 DB가 한번에 설계되는 것이 아니라 각 필요한 기능을 갖는 라이브러리로 구성된 어레이 구조이기 때문이다. 즉, 서로 다른 라이브러리의 인터커넥팅(interconnecting) 부분이나 콘택 커버리지(contact coverage)를 증가하기 위한 라인 엔드 익스텐션(line end extension)과 같은 P&R 과정에서 리소그래피 비친화적(unfriendly) 혹은 광학적 근접보정 비친화적인 패턴이 형성된다. 이중 가장 대표적인 경우가 조그의 발생이다. 도 1에 도시된 바와 같이, 조그란 매우 작은 대략 70nm 이하의 크기로 튀어나온 에 지(edge)를 말한다. After circuit design, the process of connecting each library in the process of constructing a DB (data base) is called place and routing (P & R), which consists of libraries with each necessary function, rather than all DBs designed at once. This is because it is an array structure. That is, lithography unfriendly or optical proximity correction incompatible patterns in P & R processes such as interconnecting portions of different libraries or line end extensions to increase contact coverage. Is formed. The most typical of these is the occurrence of jogs. As shown in FIG. 1, a small grain refers to an edge that protrudes to a size of about 70 nm or less.
도 1은 인터커넥팅 이전의 라이브러리(Library1)와 라이브러리(Library2)가 연결된 후 라이브러리(Library3)에 생성된 조그(Jog1)를 도시한 도면이고, 도 2는 콘택 커버리지를 위한 라인 엔드 익스텐션에 의해 생성된 조그(Jog2)를 도시한 도면이다.FIG. 1 is a diagram illustrating a jog (Jog1) generated in a library (Library3) after a library (Library1) and a library (Library2) before interconnecting, and FIG. 2 is generated by a line end extension for contact coverage. It is a figure which shows the jog Jog2.
도 1 및 도 2와 같이, 이렇게 생성된 조그는 광학적 근접보정 수행시, 비정상적인 광학적 근접보정을 초래하거나 조그가 형성된 부분을 보정하기 위해 반복적으로 보정을 수행해야 하기 때문에 런타임(runtime)을 증가시킨다. 광학적 근접보정 후에도 웨이퍼에서 제대로 형성되지 않을 뿐만 아니라, 마스크 제작시 정확도가 떨어져 마스크 결함의 원인이 될 수도 있으며, 마스크 라이팅 타임(mask writing time)이 길어지고, 마스크 데이터 볼륨(mask data volume)도 매우 크게 증가시키는 원인이 된다. As shown in Figs. 1 and 2, the generated jog increases the runtime because it needs to be repeatedly performed to cause abnormal optical proximity correction or to correct the portion where the jog is formed. Not only does it not form well on the wafer after optical proximity correction, but it can also cause mask defects due to inaccuracy in mask fabrication, long mask writing time, and extremely high mask data volume. It causes a great increase.
따라서, 본 발명은 상기한 바와 같은 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 조그 처리(jog treatment)된 레이아웃 데이터를 이용하여 광학적 근접보정 방법을 수행하여 마스크 패턴을 형성함으로써 광학적 근접보정, 마스크 제작, 리소그래피 공정에 나쁜 영향을 미치는 조그의 영향을 최소화할 수 있는 반도체 소자의 마스크 제작방법을 제공하는데 그 목적이 있다. Therefore, the present invention has been proposed to solve the problems according to the prior art as described above, by performing optical proximity correction method using the jog treatment (layout) layout data to form a mask pattern by optical proximity correction, It is an object of the present invention to provide a method for fabricating a mask of a semiconductor device capable of minimizing the effects of jogs that adversely affect the mask fabrication and lithography processes.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은 반도체 소자의 레이아웃 데이터의 디자인 룰을 체크하는 단계와, 상기 레이아웃 데이터에서 기준값보다 작은 조그들을 제거하는 단계와, 상기 작은 조그들이 제거된 레이아웃 데이터를 광학적 근접보정하는 단계와, 상기 광학적 근접보정된 레이아웃 데이터를 이용하여 마스크 패턴을 형성하는 단계를 포함하는 반도체 소자의 마스크 제작방법을 제공한다. According to an aspect of the present invention, there is provided a method of checking layout rules of layout data of a semiconductor device, removing jogs smaller than a reference value from the layout data, and layout data from which the small jogs are removed. It provides a method of manufacturing a mask of a semiconductor device comprising the step of optical proximity correction, and forming a mask pattern using the optical proximity-corrected layout data.
본 발명의 구성은, 상기 작은 조그들은 1nm보다 EPE(Edge-Placement-Error)가 작은 크기를 가지면 바람직하다. In the configuration of the present invention, it is preferable that the small jogs have a smaller size of Edge-Placement-Error (EPE) than 1 nm.
본 발명에 의하면, 광학적 근접보정 진행 중에 EPE(Edge-Placement-Error) 차이가 기준값(예를 들면, 1nm)보다 작은 에지는 EPE 차이를 무시한 후 광학적 근접보정을 실시함으로써 조그에 의한 나쁜 영향을 최소화시킬 수 있으며, 이를 통해 광학적 근접보정의 런타임, 마스크 제작시간을 감소시킬 수 있으며, 광학적 근접보정의 정확성을 향상시킬 수 있다. According to the present invention, edges having an edge difference less than the reference value (for example, 1 nm) during the optical proximity correction are minimized by the jog by ignoring the EPE difference and performing optical proximity correction. This can reduce the operation of optical proximity correction, mask manufacturing time, and improve the accuracy of optical proximity correction.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. Advantages and features of the present invention, and methods for achieving them will be apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms different from each other, and only the present embodiment makes the disclosure of the present invention complete, and has ordinary skill in the art to which the present invention belongs. It is provided to fully inform the scope of the invention, and the invention is defined only by the scope of the claims. Thus, in some embodiments, well known process steps, well known device structures and well known techniques are not described in detail in order to avoid obscuring the present invention.
앞서 설명한 대로 불필요한 조그는 광학적 근접보정, 마스크 제작, 리소그래피 공정에 나쁜 영향을 미치는 패턴이므로, 이를 해결하기 위하여 본 발명에서는 조그의 영향을 최소화하는 DB 클린(clean) 광학적 근접보정 방법을 제안하고자 한다.As described above, the unnecessary jog is a pattern that adversely affects the optical proximity correction, mask fabrication, and lithography processes. Therefore, in order to solve the problem, the present invention proposes a DB clean optical proximity correction method that minimizes the influence of the jog.
조그가 있는 패턴의 경우, 조그 위치의 EPE(Edge-Placement-Error)가 매우 크다. In the case of a jog pattern, the edge-placement error (EPE) at the jog position is very large.
EPE는 도 3에 도시된 바와 같이 실제 패턴과 웨이퍼에 그려지는 패턴의 임계치수(Critical Dimensions, CD) 차이의 1/2로 정의된다. 하지만, 조그의 경우 그 크기가 대략 70nm 이하이므로 현재의 130~110nm 가량의 테크에서는 웨이퍼에 해상되기 매우 어려운 크기이다. 그러므로, 조그가 존재하는 패턴의 경우 EPE가 매우 크게 나타난다. EPE is defined as 1/2 of the difference between the critical dimension (CD) of the actual pattern and the pattern drawn on the wafer as shown in FIG. However, the size of the jog is about 70nm or less, so it is very difficult to be resolved on the wafer in the current tech of 130 ~ 110nm. Therefore, EPE is very large in the case of a pattern with a jog.
통상적으로, 설계규칙 제한을 임계치수로 칭하고, 회로의 임계치수라 함은 라인 또는 홀의 최소폭 또는 두개의 라인들 또는 두개의 홀들 사이의 최소간격으로 정의)될 수 있다. 따라서, 임계치수는 설계된 회로의 전체적인 크기 및 밀도를 결정한다.Typically, design rule constraints are referred to as critical dimensions, and the critical dimension of a circuit may be defined as the minimum width of a line or hole or the minimum distance between two lines or two holes). Thus, the critical dimension determines the overall size and density of the designed circuit.
EPE가 큰 패턴의 경우, 광학적 근접보정 모델이 가능하면 EPE가 '0'이 되도록 시뮬레이션을 하도록 되어 있으므로, 여러 번에 걸쳐 광학적 근접보정에 대한 보정을 하려고 하고, 이러한 과정에서 주변 패턴과의 지나친 EPE 차이가 발생하여 원하지 않는 모양으로 광학적 근접보정이 되거나 런타임이 매우 길어지게 되는 것이다.In the case of a large EPE pattern, the EPE is simulated to be '0' if the optical proximity correction model is possible. Therefore, the EPE is attempted to be corrected several times. Differences can result in optical proximity correction to unwanted shapes or very long runtimes.
하지만, 조그라고 해서 모든 경우에 이러한 단점이 나타나는 것은 아니다. 대략 1~5nm 가량의 조그의 경우, EPE가 주변 에지와 크게 차이가 나지 않으므로, 일부러 고려해주지 않아도 된다. 특히 웨이퍼에 1~5nm 가량의 조그는 정의될 수 없으며, 마스크 제작도 불가능하다. However, jogs don't have this drawback in all cases. For jogs around 1-5 nm, the EPE does not differ significantly from the peripheral edges, so it is not necessary to deliberately consider it. In particular, jogs of about 1 to 5 nm on the wafer cannot be defined, and mask fabrication is also impossible.
따라서, 광학적 근접보정 진행 중에 EPE 차이가 1nm보다 작은 에지는 EPE 차이를 무시하도록 하여 광학적 근접보정을 실시하면 조그에 의한 나쁜 영향을 최소화시킬 수 있다. Therefore, if the EPE difference is less than 1 nm during the optical proximity correction process, the EPE difference is ignored so that the optical proximity correction can minimize the bad effect caused by the jog.
도 4는 1nm 보다 EPE가 작은 조그를 무시하고 광학적 근접보정을 수행할 때 와 종래기술에 따른 광학적 근접보정을 수행하였을 때 그 결과를 비교하기 위하여 도시한 도면이다.FIG. 4 is a diagram for comparing the results when performing optical proximity correction ignoring a jog having an EPE smaller than 1 nm and performing optical proximity correction according to the prior art.
도 4의 (a)는 종래기술에 따른 광학적 근접보정을 수행했을 때 결과도이고, (b)는 1nm 보다 EPE가 작은 조그를 무시하고 광학적 근접보정을 수행했을 때 결과도이다.Figure 4 (a) is a result when performing the optical proximity correction according to the prior art, (b) is a result when performing the optical proximity correction ignoring the jog smaller EPE than 1nm.
도 4의 (a)에 도시된 바와 같이, 종래기술에 따른 광학적 근접보정을 수행했을 때는 패턴의 라인이 복잡한 것을 확인할 수 있으나, (b)에 도시된 바와 같이 1nm보다 EPE가 작은 조그를 무시한 상태, 즉 패턴의 라인이 평평하게 펼쳐진 상태에서 광학적 근접보정을 수행했을 때 (a)에 비해 단순화된 결과를 얻을 수 있음을 알 수 있다. As shown in Figure 4 (a), when performing the optical proximity correction according to the prior art it can be seen that the lines of the pattern is complicated, but as shown in (b) the state that the EPE is smaller than 1nm ignored the jog That is, when the optical proximity correction is performed while the line of the pattern is flat, it can be seen that a simplified result can be obtained compared to (a).
도 5는 본 발명의 실시예에 따른 광학적 근접보정을 이용한 마스크 제작방법의 흐름을 간단히 나타낸 순서도이다. 5 is a flow chart briefly showing the flow of a mask manufacturing method using optical proximity correction according to an embodiment of the present invention.
도 5를 참조하면, 먼저, 프로젝트 테이프 아웃(project tape out) 이후 설계된 데이터 베이스는 팹(FAB ; Fabrication)을 제공하는 회사에 전달되며 설계 데이터 베이스를 해당 마스크 제조공정에 입력하는 설계 데이터 베이스 투입(S501)된다.Referring to FIG. 5, first, a database designed after a project tape out is delivered to a company providing a fabrication (FAB), and a design database is inputted to input a design database into a corresponding mask manufacturing process. S501).
이어서, 전달된 데이터 베이스의 레이아웃이 고객사에 제시한 디자인 룰에 맞도록 그려졌는지에 대해 디자인 룰을 체크한다(S502). 이 단계에서 디자인 룰에 위배된 부분이나 설계 오류가 발견될 경우 오류 수정을 하는 레이아웃 수정한다(S506). Subsequently, the design rule is checked to determine whether the delivered database layout is drawn to conform to the design rule presented to the customer (S502). If a part or design error is found to violate the design rule at this stage, the layout is corrected to correct the error (S506).
이어서, 디자인 룰 체크를 통과한 레이아웃은 마스크 설계 및 제작을 위한 마스크 프레임 워크인 포토의 정렬 키, 오버레이 키, PCM(Process Control Monitoring), CD 모니터링 패턴 및 더미 패턴 생성 등을 수행한다(S503). 이러한 단계를 일반적으로 마스크 데이터 준비(Mask Data Preparation, MDP) 단계라고 한다.Subsequently, the layout that passes the design rule check performs alignment keys, overlay keys, process control monitoring (PCM), CD monitoring patterns, and dummy pattern generation of photos, which are mask frameworks for mask design and manufacture (S503). This step is commonly referred to as Mask Data Preparation (MDP) step.
이어서, 기준값보다 작은 크기를 갖는 조그들을 제거한 후 광학적 근접보정 수행한다(S504). 이때, 기준값보다 작은 크기를 갖는 조그들은 바람직하게 1nm보다 EPE가 작은 크기를 갖는 조그일 수 있다. Subsequently, optical proximity correction is performed after removing the jogs having a size smaller than the reference value (S504). At this time, the jogs having a size smaller than the reference value may be a jog having a size of EPE smaller than 1 nm.
이어서, 광학적 근접보정 후 이상이 없을 경우에는 회로설계 패턴이 레이아웃된 상태를 레티클, 마스크 제작장비가 사용할 수 있는 데이터로 바꾸어 주는 작업과 그 데이터의 투입을 수행하여 목적하는 마스크 패턴을 형성하는 마스크 제작 투입(PG Out) 단계(S505)를 수행한다. 이로써, 레티클을 제작하기 위한 데이터 베이스 작업이 모두 완료된다.Subsequently, when there is no abnormality after the optical proximity correction, the circuit design pattern is changed to data that can be used by the reticle and mask manufacturing equipment, and the input of the data is performed to form a mask to form a desired mask pattern. The PG Out step S505 is performed. This completes the database work for creating the reticle.
본 발명에서 제시하는 조그 처리방법은 광학적 근접보정을 수행 이전 단계에 작은 조그, 예를 들면, 1nm보다 EPE가 작은 조그를 포함하는 패턴이 데이터 베이스 안에 존재하는지 여부와, 만일 그러한 패턴들이 존재할 경우 레이아웃 데이터에서 작은 조그들을 제거한 후 광학적 근접보정을 수행하여 마스크 패턴을 생성하는 것이다.The jog processing method proposed in the present invention is based on whether a pattern including a small jog, eg, a jog having an EPE smaller than 1 nm, exists in the database before performing the optical proximity correction, and if such a pattern exists, the layout After removing small jogs from the data, optical proximity correction is performed to generate a mask pattern.
이상에서 설명한 바와 같이, 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위 한 것이 아님을 주의하여야 한다. 이처럼 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.As described above, although the technical idea of the present invention has been described in detail in the preferred embodiments, it should be noted that the above-described embodiments are for the purpose of description and not for the purpose of limitation. As such, those skilled in the art may understand that various embodiments are possible within the scope of the technical idea of the present invention.
도 1 및 도 2는 일반적인 조그 패턴을 도시한 도면이다.1 and 2 illustrate a typical jog pattern.
도 3은 EPE(Edge-Placement-Error)를 설명하기 위하여 도시한 도면이다.3 is a diagram for explaining an edge-placement-error (EPE).
도 4는 1nm 보다 EPE가 작은 조그를 무시하고 광학적 근접보정을 수행할 때와 종래기술에 따른 광학적 근접보정을 수행하였을 때 그 결과를 비교하기 위하여 도시한 도면이다.FIG. 4 is a diagram for comparing the results when performing optical proximity correction ignoring a jog having an EPE smaller than 1 nm and performing optical proximity correction according to the prior art.
도 5는 본 발명의 실시예에 따른 반도체 소자의 마스크 제작방법을 도시한 흐름도이다. 5 is a flowchart illustrating a method of manufacturing a mask of a semiconductor device according to an embodiment of the present invention.
Claims (2)
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