KR20110077415A - Waer level chip scale package of image sensor and method for manufacturing the same - Google Patents

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Abstract

PURPOSE: A wafer level chip scale package of an image sensor and a manufacturing method thereof are provided to form a conductive barrier layer on a redistribution layer of a through silicon via in a WLCSP(Wafer Level Chip Scale Packaging) process. CONSTITUTION: A substrate(100) comprises an image device and a pad on the front thereof. A cover glass is formed on the substrate. A through via hole is formed on the rear of the substrate to expose a pad. An insulation pattern(135) is formed on the rear surface of the via hole and selectively exposes a pad(110). A redistribution wire(140) is formed on the insulation pattern along the step of a via hole to be connected to the pad. A conductive barrier layer(150) is formed on the redistribution wire. A bump(160) is formed on the conductive barrier layer.

Description

이미지 센서의 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법{WAER LEVEL CHIP SCALE PACKAGE OF IMAGE SENSOR AND METHOD FOR MANUFACTURING THE SAME}Wafer level chip scale package of image sensor and its manufacturing method {WAER LEVEL CHIP SCALE PACKAGE OF IMAGE SENSOR AND METHOD FOR MANUFACTURING THE SAME}

실시예는 이미지 센서의 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법에 관한 것이다. Embodiments relate to a wafer level chip scale package of an image sensor and a method of manufacturing the same.

반도체 산업의 주요 추세 중의 하나는 가급적 반도체 소자를 소형화하는 것이다. 소형화의 요구는 특히 반도체칩 패키지 산업에 있어서 두드러지는데, 패키지(package)란 미세회로가 설계된 접적회로 칩을 실제 전자기기에 실장하여 사용할 수 있도록 플라스틱 수지나 세라믹으로 봉한 형태를 말한다. One of the major trends in the semiconductor industry is to miniaturize semiconductor devices whenever possible. The demand for miniaturization is particularly prominent in the semiconductor chip package industry. A package is a form in which a microcircuit-designed integrated circuit chip is sealed with a plastic resin or ceramic so that it can be mounted on an actual electronic device.

종래의 전형적인 패키지는 그 안에 내장되어 있는 집적회로 칩에 비하여 훨씬 큰 크기를 갖는다. 따라서 패키지의 크기를 칩 크기 수준으로 축소시키는 것이 패키지 기술자들의 관심사 중이 하나였다. Conventional typical packages have a much larger size than integrated circuit chips embedded therein. Therefore, shrinking the package size to the chip size level was one of the concerns of package technicians.

이와 같은 배경에 의하여 최근에 개발된 새로운 패키지 유형이 바로 칩 스케일 패키지(또는 칩 사이즈 패키지라고도 함)이다. 그 중에서 특히 웨이퍼 레벨 칩 스케일 패키지(Wafer Level Chip Scale Package)는 개별 칩 단위로 패키지 조립을 진행하는 전형적인 패키지 제조방법과 달리 웨이퍼 상태에서 일괄적으로 패키지들 을 조립 및 제조한다는 점에서 특징이 있다. Against this background, a new type of package recently developed is a chip scale package (also called a chip size package). In particular, the wafer level chip scale package is characterized in that the package is assembled and manufactured in a batch state in the wafer state, unlike a typical package manufacturing method in which package assembly is performed on an individual chip basis.

반도체 집적회로 칩의 발전은 패키지 기술의 발전으로 이어져 지속적으로 고밀도화, 고속화, 소형화 및 박형화가 실현되고 있다. The development of semiconductor integrated circuit chips has led to the development of package technology, which continues to achieve high density, high speed, miniaturization and thinning.

특히, 패키지 소자의 구조적 측면에서 보면, 핀 삽입형(pin insert type or through hole mount type)에서 표면 실장형(surface mount type)으로 발전하여 회로 기판에 대한 실장 밀도를 높여 왔으며, 최근에는 베어 칩(bare chip) 특성을 패키지 상태에서 그대로 유지하면서도 패키지의 크기를 칩 수준으로 줄일 수 있는 칩 사이즈 패키지(chip size package)에 대한 활발한 연구가 진행되고 있다. In particular, in terms of the structure of the package device, it has evolved from a pin insert type or through hole mount type to a surface mount type to increase the mounting density of a circuit board. Active research is being conducted on chip size packages that can reduce the size of the package to the chip level while maintaining the chip characteristics in the package state.

칩 사이즈 패키지 중에서 특히, 칩 표면에서 칩패드를 재배선(rerouting or redistribution) 한 후 솔더볼들을 형성시킨 유형을 웨이퍼 레벨 칩 스케일 패키지(wafer level chip scale package:WLCSP)라 한다. Among chip size packages, a type of solder balls formed after rerouting or redistribution of chip pads on a chip surface is called a wafer level chip scale package (WLCSP).

이러한 웨이퍼 레벨 칩 스케일 패키지는 반도체 칩의 활성면에 솔더 볼들이 형성되는 것이 일반적이며, 이러한 구조에 따라 웨이퍼 레벨 칩 스케일 패키지를 적층하거나 또는 이미지 센서 등의 제작에 응용할 때 구조적으로 상당한 어려움이 뒤따를 수도 있다. Such wafer-level chip scale packages generally have solder balls formed on the active surface of the semiconductor chip, and according to such a structure, there may be considerable structural difficulties when stacking wafer-level chip scale packages or applying them to manufacturing of image sensors. It may be.

이미지 센서와 같은 반도체 집적 회로를 포함하는 웨이퍼 레벨 칩 스케일 패키지의 후속 공정으로 관통비아(Through Silicon Via) 공정에 의하여 금속패드를 노출시키고, 재배선(Redistribution layer) 연결공정이 진행될 수 있다. 상기 재배선 공정시 배선의 금속노출에 따라 표면 특성이 저하되고, 범프 공정시 접착성(adhesion)이 감소될 수 있다. Subsequent processing of a wafer level chip scale package including a semiconductor integrated circuit such as an image sensor may expose a metal pad by a through silicon via process, and a redistribution layer connection process may be performed. In the redistribution process, the surface properties may decrease due to the metal exposure of the wiring, and the adhesion may be reduced during the bump process.

실시예에서는 재배선 금속과 범프의 접착성을 향상시킬 수 있는 이미지 센서의 웨이퍼 레벨 칩 스케일 패키지 및 그 제조방법을 제공한다. The embodiment provides a wafer level chip scale package of an image sensor and a method of manufacturing the same that can improve adhesion between redistribution metal and bumps.

실시예에 따른 이미지 센서의 웨이퍼 레벨 칩 스케일 패키지는, 전면(Front side)에 이미지 소자 및 패드를 포함하는 기판; 상기 기판 전면 상에 형성된 커버 글라스; 상기 패드가 노출되도록 상기 기판의 후면(Back side)를 통해 형성된 관통 비아홀; 상기 비아홀을 포함하는 상기 기판 후면의 표면 상에 형성되고, 상기 패드를 선택적으로 노출시키는 절연 패턴; 상기 패드와 연결되도록 상기 비아홀의 단차를 따라 상기 절연 패턴 상에 형성된 재분배선; 상기 재분배선 상에 형성된 도전성 배리어층; 및 상기 도전성 배리어층 상에 형성된 범프를 포함한다. A wafer level chip scale package of an image sensor according to an embodiment includes a substrate including an image element and a pad on a front side; A cover glass formed on the front surface of the substrate; A through via hole formed through a back side of the substrate to expose the pad; An insulating pattern formed on a surface of the back surface of the substrate including the via hole and selectively exposing the pad; A redistribution line formed on the insulating pattern along a step of the via hole to be connected to the pad; A conductive barrier layer formed on the redistribution line; And a bump formed on the conductive barrier layer.

실시예에 따른 이미지 센서의 웨이퍼 레벨 칩 스케일 패키지의 제조방법은, 기판의 전면(Front side)에 이미지 소자 및 패드를 형성하는 단계: 상기 기판 전면 상에 커버 글라스를 형성하는 단계; 상기 패드가 노출되도록 상기 기판의 후면(Back side)를 통해 관통 비아홀을 형성하는 단계: 상기 패드가 선택적으로 노출되도록 상기 비아홀을 포함하는 상기 기판 후면의 표면 상에 절연패턴을 형성하는 단계; 상기 패드와 연결되도록 상기 비아홀의 단차를 따라 상기 절연 패턴 상에 재분배선을 형성하는 단계; 상기 재분배선 상에 도전성 배리어층을 형성하는 단계; 및 상기 도전성 배리어층 상에 범프를 형성하는 단계를 포함한다. In another aspect, a method of manufacturing a wafer level chip scale package of an image sensor includes: forming an image element and a pad on a front side of a substrate: forming a cover glass on the front of the substrate; Forming a through via hole through a back side of the substrate such that the pad is exposed: forming an insulating pattern on a surface of the back surface of the substrate including the via hole to selectively expose the pad; Forming a redistribution line on the insulating pattern along the step of the via hole to be connected to the pad; Forming a conductive barrier layer on the redistribution line; And forming a bump on the conductive barrier layer.

실시예는 이미지 센서의 웨이퍼 레벨 칩 스케일 패키징(WLCSP) 공정에서 실리콘 관통홀(through silicon via) 상에 형성되는 재분배선(redistribution layer) 상에 도전성 배리어층을 형성할 수 있다. Embodiments may form a conductive barrier layer on a redistribution layer formed on through silicon vias in a wafer level chip scale packaging (WLCSP) process of an image sensor.

상기 도전성 배리어층은이 팔라듐-니켈 합금막으로 형성되고, 상기 재분배선과의 접착성이 향상될 수 있다. The conductive barrier layer may be formed of a palladium-nickel alloy film, and adhesion to the redistribution line may be improved.

상기 도전성 배리어층은 높은 내식성을 가진다. 이에 따라, 상기 재분배선의 구리층이 대기산소와 반응하여 CuOx가 형성되는 것을 방지할 수 있다. The conductive barrier layer has high corrosion resistance. Accordingly, the copper layer of the redistribution wire can be prevented from reacting with atmospheric oxygen to form CuO x .

또한, 상기 도전성 배리어층은 솔더(solder) 특성이 우수하고 범프와의 본딩력이 향상될 수 있다.  In addition, the conductive barrier layer may have excellent solder characteristics and improve bonding strength with bumps.

이에 따라, 상기 재분배선과 범프와의 본딩력이 향상되고, 소자의 신뢰성이 향상될 수 있다. Accordingly, the bonding force between the redistribution line and the bump can be improved and the reliability of the device can be improved.

이하, 실시예에 따른 이미지센서 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, an image sensor and a method of manufacturing the same according to an embodiment will be described in detail with reference to the accompanying drawings.

실시예의 설명에 있어서, 각 층의 "상/아래(on/under)"에 형성되는 것으로 기재되는 경우에 있어, 상/아래는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.In the description of the embodiments, where it is described as being formed "on / under" of each layer, it is understood that the phase is formed directly or indirectly through another layer. It includes everything.

도 12는 실시예에 따른 이미지 센서의 웨이퍼 레벨 칩 스케일 패키지를 나타 내는 단면도이다. 12 is a cross-sectional view illustrating a wafer level chip scale package of an image sensor according to an embodiment.

실시예의 이미지 센서의 웨이퍼 레벨 칩 스케일 패키지는 전면(Front side)에 이미지 소자 및 패드(110)를 포함하는 기판(100); 상기 기판(100) 전면 상에 형성된 커버 글라스(200); 상기 패드(110)가 노출되도록 상기 기판(100)의 후면(Back side)를 통해 형성된 관통 비아홀(120); 상기 비아홀(120)을 포함하는 상기 기판(100) 후면의 표면 상에 형성되고, 상기 패드(110)를 선택적으로 노출시키는 절연 패턴(135); 상기 패드(110)와 연결되도록 상기 비아홀(120)의 단차를 따라 상기 절연 패턴(135) 상에 형성된 재분배선(140); 상기 재분배선(140) 상에 형성된 도전성 배리어층(150); 및 상기 도전성 배리어층(150) 상에 형성된 범프(160)를 포함한다. A wafer level chip scale package of an image sensor of an embodiment includes a substrate 100 including an image element and a pad 110 on a front side; A cover glass 200 formed on the entire surface of the substrate 100; A through via hole 120 formed through a back side of the substrate 100 to expose the pad 110; An insulating pattern 135 formed on a surface of the back surface of the substrate 100 including the via hole 120 and selectively exposing the pad 110; A redistribution line 140 formed on the insulating pattern 135 along a step of the via hole 120 to be connected to the pad 110; A conductive barrier layer 150 formed on the redistribution line 140; And bumps 160 formed on the conductive barrier layer 150.

상기 기판(100)은 반도체 웨이퍼일 수 있다. 상기 기판(100)은 빛을 감지하여 빛 에너지를 하나 이상의 전자회로에 의한 또 다른 처리를 위해 전기신호로 변환하는 전자회로들, 광학 센서 또는 감광영역 또는 광학적 액티브 영역을 포함한다. The substrate 100 may be a semiconductor wafer. The substrate 100 includes electronic circuits, an optical sensor or a photosensitive region, or an optically active region that sense light and convert light energy into an electrical signal for further processing by one or more electronic circuits.

상기 기판(100)은 상보성 금속 산화막 반도체 소자(complementary metal oxide simiconductor, CMOS) 소자 또는 전하 결합 소자(charge-coupled devicd:CCD)를 포함할 수 있다. The substrate 100 may include a complementary metal oxide semiconductor device (CMOS) device or a charge-coupled devicd (CCD) device.

상기 패드(110)는 이미지 소자들과 전기적으로 연결될 수 있다. The pad 110 may be electrically connected to the image elements.

예를 들어, 상기 재분배선(Redistribution layer)은 구리(Cu)로 형성되고, 상기 비아홀(120)을 통해 상기 패드(110)와 전기적,물리적으로 연결될 수 있다. For example, the redistribution layer may be formed of copper (Cu), and may be electrically and physically connected to the pad 110 through the via hole 120.

상기 도전성 배리어층(150)은 구리막으로 형성된 재분배선(140)의 산화를 방지하는 역할을 할 수 있다. The conductive barrier layer 150 may serve to prevent oxidation of the redistribution line 140 formed of a copper film.

예를 들어, 상기 도전성 배리어층(150)은 팔라듐(Pd), 니켈(Ni) 중 어느 하나로 형성되거나, 또는 팔라듐(Pd)-니켈(Ni)의 합금막으로 형성될 수 있다. For example, the conductive barrier layer 150 may be formed of any one of palladium (Pd) and nickel (Ni), or may be formed of an alloy film of palladium (Pd) -nickel (Ni).

상기 범프(160)는 납으로 형성된 솔더 범프(solder bump)일 수 있다. The bump 160 may be a solder bump formed of lead.

상기 범프(160)를 통하여 회로기판(Mounting on PCB)은 상기 재분배선(140)이 형성된 기판(100)과 전기적으로 연결될 수 있다. A circuit board (Mounting on PCB) may be electrically connected to the substrate 100 on which the redistribution line 140 is formed through the bumps 160.

상기 도전성 배리어층(150)인 팔라듐-니켈 합금막은 구리층과의 높은 접착력을 가질 수 있다. 상기 도전성 배리어층(150)은 높은 내식성을 가지므로, 상기 재분배선(140)의 구리가 대기 산소와 반응에 의하여 형성되는 CuO의 반응성 화합물 형성을 방지할 수 있다. The palladium-nickel alloy film, which is the conductive barrier layer 150, may have high adhesion to the copper layer. Since the conductive barrier layer 150 has high corrosion resistance, it is possible to prevent the formation of a reactive compound of CuO in which copper of the redistribution line 140 is formed by reaction with atmospheric oxygen.

또한, 상기 도전성 배리어층(150)은 솔더링이 우수하여 상기 범프(160)와의 접착력도 향상될 수 있다. In addition, the conductive barrier layer 150 may be excellent in soldering, thereby improving adhesion to the bumps 160.

이하, 도 1 내지 도 12를 참조하여, 실시예에 따른 이미지 센서의 웨이퍼 레벨 칩 스케일 패키지 제조공정을 구체적으로 설명하도록 한다. Hereinafter, a process of manufacturing a wafer level chip scale package of an image sensor according to an embodiment will be described in detail with reference to FIGS. 1 to 12.

도 1을 참조하여, 기판(100)의 패드(110)가 노출된다. Referring to FIG. 1, the pad 110 of the substrate 100 is exposed.

상기 기판(100)은 반도체 칩이 실장된 실리콘 웨이퍼 일 수 있다. The substrate 100 may be a silicon wafer on which a semiconductor chip is mounted.

예를 들어, 상기 기판은 600~900㎛ 정도의 제1 두께(D1)로 형성될 수 있다. For example, the substrate may be formed to a first thickness D1 of about 600 ~ 900㎛.

상기 기판(100)은 빛을 감지하여 빛 에너지를 하나 이상의 전자회로에 의한 또 다른 처리를 위해 전기신호로 변환하는 전자회로들, 광학 센서 또는 감광영역 또는 광학적 액티브 영역을 포함한다. The substrate 100 includes electronic circuits, an optical sensor or a photosensitive region, or an optically active region that sense light and convert light energy into an electrical signal for further processing by one or more electronic circuits.

상기 기판(100)은 이미지 센싱용 반도체 소자 예를 들어, 상보성 금속 산화막 반도체 소자(complementary metal oxide simiconductor, CMOS) 소자 또는 전하 결합 소자(charge-coupled devicd:CCD)와 같은 다양한 유형의 기술로 제조된 포토 센서 또는 포토 검출기를 포함할 수 있다. The substrate 100 may be manufactured by various types of technologies, such as a semiconductor device for image sensing, for example, a complementary metal oxide semiconductor (CMOS) device or a charge-coupled devicd (CCD) device. It may include a photo sensor or a photo detector.

상기 패드(110)는 이미지 소자와 전기적으로 연결되어 있는 상태이다. The pad 110 is in a state of being electrically connected to the image device.

도 2를 참조하여, 상기 패드(110) 및 이미지 소자를 포함하는 상기 기판(100)의 전면(front side) 상에 커버 글라스(200)가 형성된다. Referring to FIG. 2, a cover glass 200 is formed on a front side of the substrate 100 including the pad 110 and an image device.

도시되지는 않았지만, 상기 커버 글라스(200)의 내부에는 캐비티가 형성될 수 있는 적절한 공간이 유지되도록 적절한 높이가 제공될 수 있다. Although not shown, an appropriate height may be provided in the cover glass 200 to maintain an appropriate space in which a cavity may be formed.

상기 커버 글라스(200)는 IR 필터 역할을 할 수 있는 IR 필터 글라스 일 수 있다. The cover glass 200 may be an IR filter glass that may serve as an IR filter.

상기 커버 글라스(200)는 접착제 등에 의하여 상기 기판(100)의 전면 상에 부착될 수 있다. The cover glass 200 may be attached on the front surface of the substrate 100 by an adhesive or the like.

도 3을 참조하여, 상기 기판(100)의 후면에 백그라인딩 공정을 진행하고, 상기 기판(100)의 두께는 작아질 수 있다. Referring to FIG. 3, a backgrinding process may be performed on the rear surface of the substrate 100, and the thickness of the substrate 100 may be reduced.

예를 들어 상기 기판(100)은 100~200㎛의 제2 두께(D2)로 형성될 수 있다. For example, the substrate 100 may be formed to have a second thickness D2 of 100 to 200 μm.

도 4를 참조하여, 상기 기판(100)의 후면 상에 포토레지스트 패턴(10)이 형성되고, 식각공정이 진행된다. Referring to FIG. 4, a photoresist pattern 10 is formed on a rear surface of the substrate 100, and an etching process is performed.

상기 포토레지스트 패턴(10)은 상기 패드(110)에 대응하는 상기 기판(100)의 후면을 선택적으로 노출시킬 수 있다. The photoresist pattern 10 may selectively expose a rear surface of the substrate 100 corresponding to the pad 110.

상기 포토레지스트 패턴(10)은 상기 기판(100)의 후면 상에 스핀공정에 의하여 포토레지스트막을 코팅하고, 선택적 노광 및 현상 공정을 통해 상기 기판(100)의 후면 상에 형성될 수 있다. The photoresist pattern 10 may be formed on the rear surface of the substrate 100 by coating a photoresist layer on the rear surface of the substrate 100 by a spin process and performing a selective exposure and development process.

도 4 및 도 5를 참조하여, 상기 포토레지스트 패턴(10)에 의한 식각공정을 진행하고, 상기 기판(100)의 후면을 관통하는 비아홀(through silicon via)(120)이 형성된다.4 and 5, an etching process using the photoresist pattern 10 is performed, and a through hole 120 penetrating the rear surface of the substrate 100 is formed.

상기 비아홀(120)은 상기 기판(100)의 후면을 관통하고 상기 패드(110)를 노출시킬 수 있다. The via hole 120 may penetrate the rear surface of the substrate 100 and expose the pad 110.

도 6을 참조하여, 상기 비아홀(120)을 포함하는 상기 기판(100)의 후면 상에 절연층(130)이 형성된다. Referring to FIG. 6, an insulating layer 130 is formed on the rear surface of the substrate 100 including the via hole 120.

상기 절연층(130)은 산화막 또는 질화막일 수 있다. The insulating layer 130 may be an oxide film or a nitride film.

상기 절연층(130)은 상기 비아홀(120)이 형성된 상기 기판(100) 후면의 단차를 따라 라이너층으로 형성될 수 있다. The insulating layer 130 may be formed as a liner layer along a step of the rear surface of the substrate 100 on which the via hole 120 is formed.

상기 절연층(130)은 상기 비아홀(120) 내부에도 연속적으로 형성되고, 상기 패드(110)를 가릴 수 있다. The insulating layer 130 may be continuously formed in the via hole 120 and may cover the pad 110.

도 7을 참조하여, 상기 비아홀(120) 내부의 패드(110)를 노출시키는 절연 패턴(135)이 형성된다. Referring to FIG. 7, an insulating pattern 135 is formed to expose the pad 110 inside the via hole 120.

상기 절연 패턴(135)은 상기 절연층(130)에 대한 선택적 식각공정을 통해 상기 패드(110) 표면에 형성된 상기 절연층(130)만을 선택적으로 제거함으로써 형성 될 수 있다. The insulating pattern 135 may be formed by selectively removing only the insulating layer 130 formed on the surface of the pad 110 through a selective etching process for the insulating layer 130.

따라서, 상기 절연 패턴(135)에 의하여 상기 패드(110)는 노출될 수 있다. Therefore, the pad 110 may be exposed by the insulating pattern 135.

도 9를 참조하여, 상기 절연 패턴(135)을 포함하는 상기 기판(100)의 후면 상에 재분배선(redistribution layer)(140)이 형성된다. Referring to FIG. 9, a redistribution layer 140 is formed on the rear surface of the substrate 100 including the insulating pattern 135.

상기 재분배선(140)은 구리(Cu)로 형성될 수 있다. The redistribution line 140 may be formed of copper (Cu).

상기 재분배선(140)은 상기 절연 패턴(135)을 포함하는 상기 기판(100)의 후면 표면을 따라 형성될 수 있다. The redistribution line 140 may be formed along the rear surface of the substrate 100 including the insulating pattern 135.

상기 재분배선(140)은 상기 절연 패턴(135)에 의하여 노출된 상기 패드(110) 상에 형성되고, 상기 패드(110)와 전기적 물리적으로 연결될 수 있다. The redistribution line 140 may be formed on the pad 110 exposed by the insulating pattern 135 and may be electrically and physically connected to the pad 110.

도 10을 참조하여, 상기 재분배선(140)에 대한 패터닝 공정을 진행하고, 상기 재분배선(140)의 가장자리 영역이 선택적으로 제거될 수 있다. Referring to FIG. 10, the patterning process for the redistribution line 140 may be performed, and an edge region of the redistribution line 140 may be selectively removed.

도시되지는 않았지만, 상기 패터닝 공정은 포토레지스트 패턴에 의하여 상기 재분배선(140)의 가장자리를 선택적으로 노출시킨 후 식각 공정을 진행할 수 있다. Although not shown, the patterning process may selectively expose the edge of the redistribution line 140 by a photoresist pattern and then perform an etching process.

상기 재분배선(140)의 가장자리 영역에 해당하는 상기 절연패턴(135)은 노출될 수 있다. The insulating pattern 135 corresponding to the edge region of the redistribution line 140 may be exposed.

도 10을 참조하여, 상기 재분배선(140) 상에 도전성 배리어층(150)이 형성된다. Referring to FIG. 10, a conductive barrier layer 150 is formed on the redistribution line 140.

상기 도전성 배리어층(150)은 상기 재분배선(140)의 구리가 산화되는 것을 방지할 수 있다. The conductive barrier layer 150 may prevent the copper of the redistribution line 140 from being oxidized.

상기 도전성 배리어층(150)은 무전해 도금 공정(electroless plating) 공정 을 통해 상기 재분배선(140) 상에만 선택적으로 형성될 수 있다. The conductive barrier layer 150 may be selectively formed only on the redistribution line 140 through an electroless plating process.

상기 도전성 배리어층(150)은 팔라듐(Pd) 또는 니켈(Ni)을 포함하는 금속층으로 형성될 수 있다. 또는 상기 도전성 배리어층(150)은 팔라듐-니켈의 합금막으로 형성될 수 있다. The conductive barrier layer 150 may be formed of a metal layer including palladium (Pd) or nickel (Ni). Alternatively, the conductive barrier layer 150 may be formed of an alloy film of palladium-nickel.

상기 도전성 배리어층(150)이 팔라듐-니켈 합금막으로 형성되고, 상기 재분배선(140)과의 접착성이 향상될 수 있다. The conductive barrier layer 150 may be formed of a palladium-nickel alloy layer, and adhesion to the redistribution line 140 may be improved.

상기 도전성 배리어층(150)은 높은 내식성을 가진다. 이에 따라, 상기 재분배선(140)의 구리가 대기산소와 반응하여 CuOx가 형성되는 것을 방지할 수 있다. The conductive barrier layer 150 has high corrosion resistance. Accordingly, the copper of the redistribution line 140 may be prevented from reacting with atmospheric oxygen to form CuO x .

또한, 상기 도전성 배리어층(150)은 솔더(solder) 특성이 우수하고 이후 형성되는 범프와의 접착성이 향상될 수 있다.  In addition, the conductive barrier layer 150 may have excellent solder characteristics and may improve adhesion to bumps formed thereafter.

이에 따라, 상기 재분배선(140)과 범프와의 본딩력이 향상되고, 소자의 신뢰성이 향상될 수 있다. Accordingly, the bonding force between the redistribution line 140 and the bumps can be improved, and the reliability of the device can be improved.

도 11을 참조하여, 상기 도전성 배리어층(150) 상에 범프(160)가 형성된다. Referring to FIG. 11, bumps 160 are formed on the conductive barrier layer 150.

상기 범프(160)는 솔더링 공정을 통해 상기 기판(100)의 후면에 대응하는 상기 도전성 배리어층(150) 상에 형성된다. The bumps 160 are formed on the conductive barrier layer 150 corresponding to the rear surface of the substrate 100 through a soldering process.

상기 범프(160)가 상기 도전성 배리어층(150) 상에 형성되고, 본딩력이 강화될 수 있다. The bumps 160 may be formed on the conductive barrier layer 150, and bonding strength may be enhanced.

도 12를 참조하여, 상기 기판(100)의 후면 상에 회로기판(300)이 본딩된다. Referring to FIG. 12, the circuit board 300 is bonded on the back surface of the substrate 100.

상기 회로기판(300)은 상기 범프(160)에 의하여 상기 재분배선(140)과 전기 적으로 연결될 수 있다. The circuit board 300 may be electrically connected to the redistribution line 140 by the bumps 160.

상기 도전성 배리어층(150)에 의하여 상기 범프(160)의 본딩력은 향상되고, 상기 기판화 회로기판의 결합이 견고히 유지될 수 있다. The bonding force of the bumps 160 may be improved by the conductive barrier layer 150, and the bonding of the substrate printed circuit board may be maintained firmly.

본 발명은 기재된 실시예 및 도면에 의해 한정되는 것이 아니고, 청구항의 권리범위에 속하는 범위 안에서 다양한 다른 실시예가 가능하다.The present invention is not limited to the described embodiments and drawings, and various other embodiments are possible within the scope of the claims.

도 1 내지 도 12는 실시예에 따른 이미지 센서의 웨이퍼 레벨 칩 스케일 패키지의 제조공정을 나타내는 단면도이다. 1 to 12 are cross-sectional views illustrating a process of manufacturing a wafer level chip scale package of an image sensor according to an embodiment.

Claims (11)

전면(Front side)에 이미지 소자 및 패드를 포함하는 기판;A substrate including an image element and a pad on a front side; 상기 기판 전면 상에 형성된 커버 글라스;A cover glass formed on the front surface of the substrate; 상기 패드가 노출되도록 상기 기판의 후면(Back side)를 통해 형성된 관통 비아홀;A through via hole formed through a back side of the substrate to expose the pad; 상기 비아홀을 포함하는 상기 기판 후면의 표면 상에 형성되고, 상기 패드를 선택적으로 노출시키는 절연 패턴;An insulating pattern formed on a surface of the back surface of the substrate including the via hole and selectively exposing the pad; 상기 패드와 연결되도록 상기 비아홀의 단차를 따라 상기 절연 패턴 상에 형성된 재분배선;A redistribution line formed on the insulating pattern along a step of the via hole to be connected to the pad; 상기 재분배선 상에 형성된 도전성 배리어층; 및A conductive barrier layer formed on the redistribution line; And 상기 도전성 배리어층 상에 형성된 범프를 포함하는 이미지 센서의 웨이퍼 레벨 칩 스케일 패키지.A wafer level chip scale package of an image sensor including bumps formed on the conductive barrier layer. 제1항에 있어서,The method of claim 1, 상기 재분배선은 구리로 형성된 이미지 센서의 웨이퍼 레벨 칩 스케일 패키지.The redistribution line is a wafer level chip scale package of the image sensor formed of copper. 제1항에 있어서,The method of claim 1, 상기 도전성 배리어층은 팔라듐(Pd), 니켈(Ni) 중 어느 하나로 형성되거나, 또는 팔라듐(Pd)-니켈(Ni)의 합금막으로 형성된 이미지 센서의 웨이퍼 레벨 칩 스케일 패키지.The conductive barrier layer is formed of any one of palladium (Pd), nickel (Ni), or a wafer level chip scale package of an image sensor formed of an alloy film of palladium (Pd) -nickel (Ni). 제1항에 있어서,The method of claim 1, 상기 범프는 납으로 형성된 솔더 범프인 것을 특징으로 하는 이미지 센서의 웨이퍼 레벨 칩 스케일 패키지.The bump is a wafer level chip scale package of the image sensor, characterized in that the solder bump formed of lead. 기판의 전면(Front side)에 이미지 소자 및 패드를 형성하는 단계:Forming image elements and pads on the front side of the substrate: 상기 기판 전면 상에 커버 글라스를 형성하는 단계;Forming a cover glass on the entire surface of the substrate; 상기 패드가 노출되도록 상기 기판의 후면(Back side)를 통해 관통 비아홀을형성하는 단계:Forming a through via hole through a back side of the substrate to expose the pad; 상기 패드가 선택적으로 노출되도록 상기 비아홀을 포함하는 상기 기판 후면의 표면 상에 절연패턴을 형성하는 단계;Forming an insulating pattern on a surface of the back surface of the substrate including the via hole to selectively expose the pad; 상기 패드와 연결되도록 상기 비아홀의 단차를 따라 상기 절연 패턴 상에 재분배선을 형성하는 단계;Forming a redistribution line on the insulating pattern along the step of the via hole to be connected to the pad; 상기 재분배선 상에 도전성 배리어층을 형성하는 단계; 및Forming a conductive barrier layer on the redistribution line; And 상기 도전성 배리어층 상에 범프를 형성하는 단계를 포함하는 이미지 센서의 웨이퍼 레벨 칩 스케일 패키지 제조방법.Forming a bump on the conductive barrier layer. 제5항에 있어서, The method of claim 5, 상기 비아홀을 형성하는 단계는,Forming the via hole, 상기 기판의 후면에 포토레지스트 패턴을 형성하고, 상기 패드에 대응하는 상기 기판의 후면을 선택적으로 노출시키는 단계;Forming a photoresist pattern on a rear surface of the substrate and selectively exposing a rear surface of the substrate corresponding to the pad; 상기 포토레지스트 패턴을 식각마스크로 하는 식각공정을 통해 상기 기판의 후면을 관통하여 상기 패드를 노출시키는 단계를 포함하는 이미지 센서의 웨이퍼 레벨 칩 스케일 패키지 제조방법. And exposing the pad through a rear surface of the substrate through an etching process using the photoresist pattern as an etching mask. 제5항에 있어서, The method of claim 5, 상기 재분배선을 형성하는 단계는, Forming the redistribution line, 상기 패드와 연결되도록 상기 절연 패턴의 단차를 따라 구리층을 증착하는 단계; 및Depositing a copper layer along a step of the insulating pattern to be connected to the pad; And 상기 구리층의 가장자리 영역을 선택적으로 제거하는 단계를 포함하는 이미지 센서의 웨이퍼 레벨 칩 스케일 패키지 제조방법. Selectively removing an edge region of the copper layer. 제5항에 있어서,The method of claim 5, 상기 도전성 배리어층은 팔라듐(Pd), 니켈(Ni)로 형성되거나, 또는 팔라듐-니켈의 합금막으로 형성되는 이미지 센서의 웨이퍼 레벨 칩 스케일 패키지 제조방법. The conductive barrier layer may be formed of palladium (Pd), nickel (Ni), or a palladium-nickel alloy film. 제5항에 있어서, The method of claim 5, 상기 도전성 배리어층은 무전해 도금 공정(electroless plating)을 통해 상기 재분배선 상에만 형성되는 이미지 센서의 웨이퍼 레벨 칩 스케일 패키지 제조방법. And the conductive barrier layer is formed only on the redistribution line through an electroless plating process. 제5항에 있어서,The method of claim 5, 상기 범프는 솔더링 공정을 통해 형성되고, The bump is formed through a soldering process, 상기 범프에 의하여 회로기판이 상기 재분배선과 전기적으로 연결되는 것을 특징으로 하는 이미지 센서의 웨이퍼 레벨 칩 스케일 패키지 제조방법.The method of claim 1, wherein the circuit board is electrically connected to the redistribution line by the bumps. 제5항에 있어서,The method of claim 5, 상기 커버 글라스를 형성한 다음, 상기 기판의 후면에 대한 백 그라인딩(back grinding) 공정을 진행하는 단계를 더 포함하는 이미지 센서의 웨이퍼 레벨 칩 스케일 패키지 제조방법.And forming a back glass, and then performing a back grinding process on the back surface of the substrate.
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