KR20110075401A - Method for fabricating cell of flash memory devices - Google Patents
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Abstract
Description
본 발명은 플래시 메모리 소자(flash memory devices)의 제조 방법에 관한 것으로, 특히 플래시 메모리 소자의 셀(cell) 제조 방법에 있어서, 스택 폴리 게이트(stacked polygate)의 양측벽(side wall)에 형성되는 스페이서(spacer)에 대해 실리콘 질화막(silicon nitride layer)을 에치백(etch-back)하여 스페이서를 형성시킨 후, 다시 CDE(chemical down-stream etch) 공정을 통해 스페이서를 등방식각시킴으로써 스택 폴리 게이트 사이의 공간을 넓혀 스택 폴리 게이트간 PMD(pre-metal dielectric) 갭필(gap-fill) 시의 PMD 보이드(void) 발생을 억제시키도록 하는 플래시 메모리 소자의 셀 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing flash memory devices, and more particularly to a cell manufacturing method of a flash memory device, wherein the spacers are formed on side walls of a stacked polygate. Space between stacked poly gates by etching back a silicon nitride layer to a spacer to form a spacer, and then isometricing the spacer through a chemical down-stream etch process The present invention relates to a cell fabrication method of a flash memory device which suppresses generation of PMD voids during stack poly-gate pre-metal dielectric (PMD) gap-fill.
플래시 메모리는 기억 정보가 전원이 꺼지더라도 없어지지 않는 비휘발성 메모리로, 셀어레이(cell array) 체계에 따라 비트라인과 접지 사이에 셀이 병렬로 배치되는 NOR형 구조와, 직렬로 배치된 NAND형 구조로 나눌 수 있다.Flash memory is a nonvolatile memory that does not lose its memory information even when the power is turned off.It is a NOR type structure in which cells are arranged in parallel between a bit line and ground according to a cell array system, and a NAND type structure arranged in series. Can be divided into:
또한, 플래시 메모리는 단위 셀의 구조에 따라, 스택 게이트형과 스플릿 게 이트형으로 나눌 수 있으며, 전하 저장층의 형태에 따라 플로팅 게이트 소자 및 SNONS(silicon-oxide-nitride-oxide-silicon) 소자로 구분될 수 있다. In addition, flash memory can be divided into stack gate type and split gate type according to the unit cell structure. Can be distinguished.
한편, 0.09μm 이하의 플래시 메모리 소자에서 PMD(pre-metal dielectric) 갭필(gag-fill) 공정은 매우 중요한 요소이다. 이는 플래시 메모리의 게이트와 게이트 사이의 거리가 매우 협소하여 게이트 양측에 스페이서를 형성하게 되면 게이트간 갭필되는 PMD층에 보이드가 발생하기 때문이다.On the other hand, the PMD (pre-metal dielectric) gap-fill process is very important in flash memory devices of 0.09 μm or less. This is because the distance between the gate and the gate of the flash memory is very narrow, and when spacers are formed on both sides of the gate, voids occur in the PMD layer gap-filled between gates.
이러한 PMD내 보이드의 발생은 다층의 금속 배선 중 첫 번째 금속 배선을 전기적으로 연결하는 콘택(contact) 형성 공정에서 텅스텐 등의 금속물질 충전시 보이드 영역에도 금속 물질이 함께 충진되어 텅스텐 브리지(W bridge)에 의한 소자 페일(device fail)을 유발할 수 있다.The generation of voids in the PMD is caused by the filling of the metal material in the void area when the metal material such as tungsten is filled in the contact forming process of electrically connecting the first metal wire among the multilayer metal wires. May cause device fail.
도 1의 (a)는 종래 플래시 메모리 소자의 제조 시 게이트간 PMD 갭필 불량으로 보이드(void)(100)가 발생한 것을 보여주는 SEM(scanning electron microscope) 사진 예시도이고, 도 1의 (b)는 위와 같은 보이드에 텅스텐 등의 금속 물질이 충진되어 텅스텐 브리지(W bridge)(102)에 의한 쇼트 페일이 발생한 것을 보여주는 SEM 사진 예시도이다.FIG. 1A is a scanning electron microscope (SEM) photograph showing that
즉, 종래의 0.13μm 이하의 플래시 메모리 소자 제조 시 갭필 종횡비(aspect ratio : AR)는 0.7이지만, 0.09μm 이하의 플래시 메모리 소자 제조 시에는 갭필 종횡비가 0.93으로 높아져서 게이트간 PMD 갭필 시 PMD내 보이드가 발생하게 되며, 위와 같은 PMD내 보이드의 발생은 콘택 형성 공정에서 텅스텐 등의 금속물질 충전시 보이드 영역에도 금속 물질이 함께 충진되어 텅스텐 브리지에 의한 소자 페일을 발생시키는 문제점이 있었다.That is, the gap fill aspect ratio (AR) is 0.7 when manufacturing a flash memory device of 0.13 μm or less, but the gap fill aspect ratio is increased to 0.93 when manufacturing a flash memory device of 0.09 μm or less. The generation of the voids in the PMD as described above has a problem in that the metal material is also filled in the void region when the metal material such as tungsten is filled in the contact forming process to generate a device fail by the tungsten bridge.
따라서, 본 발명은 플래시 메모리 소자의 셀 제조 방법에 있어서, 스택 폴리 게이트의 양측벽에 형성되는 스페이서에 대해 실리콘 질화막을 에치백하여 스페이서를 형성시킨 후, 다시 CDE 공정을 통해 스페이서를 등방식각시킴으로써 스택 폴리 게이트 사이의 공간을 넓혀 스택 폴리 게이트간 PMD 갭필 시의 PMD 보이드 발생을 억제시키도록 하는 플래시 메모리 소자의 셀 제조 방법을 제공하고자 한다.Therefore, in the cell fabrication method of a flash memory device, the silicon nitride film is etched back to the spacers formed on both sidewalls of the stacked poly gate to form the spacers, and then the stack is equi-etched by the CDE process. A method of manufacturing a cell of a flash memory device is provided to widen a space between poly gates so as to suppress generation of PMD voids in a PMD gap fill between stacked poly gates.
상술한 본 발명은 플래시 메모리 소자의 셀을 제조하는 방법으로서, 두 개의 게이트 전극이 형성된 반도체 기판 전면에 실리콘 산화막을 형성시키는 단계와, 상기 실리콘 산화막의 상부에 실리콘 질화막을 형성시키는 단계와, 상기 실리콘 질화막을 에치백하여 상기 두 개의 게이트 전극 양 측벽에 스페이서를 형성시키는 단계와, 상기 스페이서 형성 후, 소오스 및 드레인 영역에 정션 형성용 이온주입을 수행하는 단계와, 상기 스페이서를 CDE 공정으로 등방 식각시켜 상기 두 개의 게이트 전극간 공간을 넓히는 단계를 포함한다.According to the present invention, there is provided a method of manufacturing a cell of a flash memory device, the method comprising: forming a silicon oxide film on an entire surface of a semiconductor substrate on which two gate electrodes are formed; forming a silicon nitride film on the silicon oxide film; Etching back the nitride film to form spacers on both sidewalls of the two gate electrodes, performing ion implantation for junction formation in the source and drain regions after forming the spacers, and isotropically etching the spacers by a CDE process. Widening the space between the two gate electrodes.
또한, 상기 실리콘 산화막은, 200∼250Å의 두께로 형성되는 것을 특징으로 한다.The silicon oxide film is formed to a thickness of 200 to 250 kPa.
또한, 상기 실리콘 질화막은, 700∼1500Å의 두께로 형성되는 것을 특징으로 한다.In addition, the silicon nitride film is characterized in that it is formed to a thickness of 700 ~ 1500Å.
또한, 상기 스페이서 형성 단계에서, 상기 실리콘 질화막에 대한 에치백 수행 시 상기 실리콘 산화막이 100∼200Å 두께로 남도록 하는 것을 특징으로 한다.In addition, in the spacer forming step, the silicon oxide film may be left to a thickness of 100 to 200 Å when performing etch back on the silicon nitride film.
본 발명에서는 플래시 메모리 소자의 셀 제조 방법에 있어서, 스택 폴리 게이트의 양측벽에 형성되는 스페이서에 대해 실리콘 질화막을 에치백하여 스페이서를 형성시킨 후, 다시 CDE 공정을 통해 스페이서를 등방식각시킴으로써 스택 폴리 게이트 사이의 공간을 넓혀 스택 폴리 게이트간 PMD 갭필 시의 PMD 보이드 발생을 억제하여 소자의 수율 향상을 도모할 수 있는 이점이 있다. According to the present invention, in the cell fabrication method of a flash memory device, a silicon nitride film is etched back to a spacer formed on both sidewalls of a stacked polygate to form a spacer, and then the stack polygate is formed by isometric etching the spacer again through a CDE process. There is an advantage in that the yield of the device can be improved by increasing the space therebetween to suppress the generation of PMD voids during the PMD gap fill between the stacked poly gates.
이하, 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. Hereinafter, with reference to the accompanying drawings will be described in detail the operating principle of the present invention. In the following description of the present invention, if it is determined that a detailed description of a known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted. The following terms are defined in consideration of the functions of the present invention, and may be changed according to the intentions or customs of the user, the operator, and the like. Therefore, the definition should be based on the contents throughout this specification.
도 2a 내지 도 2c는 본 발명의 실시 예에 따라 PMD 갭필 시 보이드 발생을 방지시키는 플래시 메모리 소자의 셀 제조를 위한 공정 순서도를 도시한 것이다. 이하, 도 2a 내지 도 2c를 참조하여 본 발명의 플래시 메모리 소자의 셀 제조공정을 상세히 설명하기로 한다.2A to 2C illustrate a process flowchart for cell fabrication of a flash memory device to prevent voids during PMD gapfill according to an embodiment of the present invention. Hereinafter, a cell manufacturing process of the flash memory device of the present invention will be described in detail with reference to FIGS. 2A to 2C.
먼저, 도 2a에서 보여지는 바와 같이, 반도체 기판(200)상에 패드 산화막(pad oxide)(202)을 형성시킨다.First, as shown in FIG. 2A, a
이어, 도 2b에서와 같이 패드 산화막(202)의 상부에 스택 게이트형 플래시 메모리 소자의 스택 폴리 게이트(stacked polygate)의 형성을 위해 폴리 실리콘막(poly silicon layer)(204)을 형성시킨다.Next, as shown in FIG. 2B, a
그런 후, 도 2c에서 보여지는 바와 같이, 반도체 기판(200) 전면에 형성된 폴리 실리콘막(204) 상부에 포토레지스트막(photo-resist layer)을 도포시킨 후, 반도체 기판(200) 영역상 스택 폴리 게이트의 형성 영역에 도포된 포토레지스트막을 사진식각(photo-lithography) 공정을 통해 패터닝(patterning)하여 포토레지스트 마스크(206)를 형성시킨다. After that, as shown in FIG. 2C, a photo-resist layer is coated on the
이어, 도 2d에서 보여지는 바와 같이, 포토레지스트 마스크(206)를 이용하여 반도체 기판(200)상 스택 폴리 게이트의 형성 영역 외에 증착된 폴리 실리콘막(204)을 식각하여 스택 폴리 게이트(204')를 형성시킨다.Subsequently, as shown in FIG. 2D, the
이어, 도 2e에서 보여지는 바와 같이, 스택 폴리 게이트(204')가 형성된 반도체 기판(200)의 전면에 스트레스(stress) 완화를 위한 실리콘 산화막(silicon oxide layer)(208)을 형성시키고, 다시 실리콘 산화막(208) 상부에 스페이서(spacer) 형성을 위한 실리콘 질화막(silicon nitride layer)(210)을 형성시킨다.Subsequently, as shown in FIG. 2E, a
그런 후, 도 2f에서와 같이 실리콘 질화막(silicon nitride layer)(210)을 에치백(etch back)하여 스택 폴리 게이트(204')의 양측벽(side wall)에 스페이서(210')를 형성시킨 후, 스택 폴리 게이트(204')의 소오스/드레인(source/drain) 형성 영역에 정션(junction) 형성용 이온 주입(ion implant)(도시하지 않음)을 수행하여 전기적인 작동이 가능하도록 한다. Thereafter, as shown in FIG. 2F, the
이때 스페이서(210') 형성을 위한 실리콘 질화막(210)의 에치백 과정에서 실리콘 산화막(208)이 100∼200Å의 두께로 남겨지도록 하는 것이 바람직하다. 이는 스페이서(210')에 대한 후속 CDE(chemical down-stream etch) 공정에서 스택 폴리 게이트(204')와 반도체 기판(200)이 식각되는 것을 예방하기 위함이다.In this case, it is preferable that the
이어, 도 2g에서와 같이, 플라즈마 손상(plasma damage)이 없는 CDE를 이용하여 스택 폴리 게이트(stacked polygate)(204')의 양측벽에 형성된 스페이서(spacer)(210')를 등방 식각하여 스택 폴리 게이트(204')간 공간(space)이 최대한 넓어지도록 한다.Subsequently, as shown in FIG. 2G, the spacer poly 'isotropically etched on both sidewalls of the stacked polygate 204' using CDE without plasma damage to stack poly. The space between the gates 204 'is made as wide as possible.
이때, 위와 같은 CDE는 플라즈마를 챔버(chamber)에서 떨어진 도파관에서 형성하고 에천트(etchant)인 라디칼(radical) 만을 챔버 내부로 유도하여 대상물을 식각하는 방식으로 이온이나 전자의 빌드업(buildup)에 의한 챠지 손상(charge damage)이 없고, 이온 충격(ion bombardment) 없이 식각 특성이 등방성 식각으로 나타나게 된다.In this case, the CDE forms plasma in a waveguide away from the chamber and induces only radicals, which are etchants, into the chamber to etch an object to etch the object in a buildup of ions or electrons. There is no charge damage, and the etching characteristic is shown as isotropic etching without ion bombardment.
또한, 위와 같은 CDE 실시 조건은 아래의 [표 1]에서와 같으며,In addition, the above CDE implementation conditions are as shown in Table 1 below.
[표 1]TABLE 1
위와 같은 실시 조건에서 식각속도는 실리콘 산화막(SiO2) : 87Å/min, 실리콘 질화막(Si3N4) : 3700Å/min으로 실리콘 질화막(210)과 실리콘 산화막(208)의 식각 선택비는 42.5 : 1 에 해당한다.In the above embodiment, the etching rate was 87 Å / min for silicon oxide film (SiO 2 ) and 3700 Å / min for silicon nitride film (Si 3 N 4 ). Corresponds to 1.
상기한 바와 같이, 본 발명에서는 플래시 메모리 소자의 셀 제조 방법에 있어서, 스택 폴리 게이트의 양측벽(side-wall)에 형성되는 스페이서(spacer)에 대해 실리콘 질화막을 에치백하여 스페이서를 형성시킨 후, 다시 CDE 공정을 통해 스페이서를 등방식각시킴으로써 스택 폴리 게이트 사이의 공간을 넓혀 스택 폴리 게이트간 PMD 갭필 시의 PMD 보이드 발생을 억제하여 소자의 수율 향상을 도모할 수 있다. As described above, in the cell manufacturing method of a flash memory device, the silicon nitride film is etched back to a spacer formed on sidewalls of a stacked poly gate to form a spacer. In addition, by forming the spacers through the CDE process, the space between the stacked poly gates can be increased to suppress the generation of PMD voids during the PMD gap fill between the stacked poly gates, thereby improving device yield.
한편 상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.While the invention has been shown and described with reference to certain preferred embodiments thereof, it will be understood by those skilled in the art that various changes and modifications may be made without departing from the spirit and scope of the invention. Accordingly, the scope of the invention should not be limited by the described embodiments but should be defined by the appended claims.
도 1은 종래 PMD 갭필 불량에 따른 보이드 발생 및 텅스텐 브리지 발생 SEM 사진 예시도,1 is an exemplary SEM photograph of void generation and tungsten bridge generation according to a conventional PMD gapfill failure;
도 2a 내지 도 2g는 본 발명의 실시 예에 따른 플래시 메모리 소자의 셀 제조방법을 위한 공정 수순도.2A to 2G are process flowcharts for a cell manufacturing method of a flash memory device according to an exemplary embodiment of the present invention.
<도면의 주요 부호에 대한 간략한 설명><Brief description of the major symbols in the drawings>
202 : 패드 산화막 204 : 폴리 실리콘202: pad oxide film 204: polysilicon
206 : 포토레지스트 마스크 204' : 스택 폴리 게이트206 photoresist mask 204 'stack poly gate
208 : 실리콘 산화막 210 : 실리콘 질화막208: silicon oxide film 210: silicon nitride film
210' : 스페이서 210 ': spacer
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