KR20110075357A - Delay locked loop circuit of a semiconductor memory apparatus - Google Patents

Delay locked loop circuit of a semiconductor memory apparatus Download PDF

Info

Publication number
KR20110075357A
KR20110075357A KR1020090131792A KR20090131792A KR20110075357A KR 20110075357 A KR20110075357 A KR 20110075357A KR 1020090131792 A KR1020090131792 A KR 1020090131792A KR 20090131792 A KR20090131792 A KR 20090131792A KR 20110075357 A KR20110075357 A KR 20110075357A
Authority
KR
South Korea
Prior art keywords
signal
locking
enabled
clock
transistor
Prior art date
Application number
KR1020090131792A
Other languages
Korean (ko)
Inventor
홍남표
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090131792A priority Critical patent/KR20110075357A/en
Publication of KR20110075357A publication Critical patent/KR20110075357A/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2272—Latency related aspects
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector

Abstract

PURPOSE: A delay locked loop circuit of a semiconductor memory apparatus is provided to perform normal DLL operation without interference of external voltage noise. CONSTITUTION: In a delay locked loop circuit of a semiconductor memory apparatus, a locking controller(40-1) enables a locking signal. The locking controller includes an enable signal generation unit(40-1-1) and a locking single generation unit(40-1-2). The enable signal generation unit makes a detection single inverse and output it a lock enable signal. A locking signal generator unit responds to a reset signal to make the locking single disable. The locking signal generation unit enables the locking signal. If the detection signal is disabled and the lock enable signal and update pulse are enabled, the locking signal is enabled.

Description

반도체 메모리 장치의 ＤＬＬ 회로{Delay Locked Loop Circuit of a Semiconductor Memory Apparatus}Delay Locked Loop Circuit of a Semiconductor Memory Apparatus

본 발명은 반도체 집적 회로에 관한 것으로서, 특히 반도체 메모리 장치의 DLL(delay locked loop) 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor integrated circuits, and more particularly to a delay locked loop (DLL) circuit of a semiconductor memory device.

일반적으로 반도체 집적 회로에 구비되는 DLL 회로는 외부 클럭을 변환하여 얻는 기준 클럭에 대하여 일정 시간 위상이 앞서는 내부 클럭을 제공하는 데 사용된다. 이러한 DLL 회로는 내부 클럭이 버퍼 및 전송 라인을 통해 지연됨으로 외부 클럭과의 위상 차가 발생되고 그에 따라 출력 데이터 액세스 시간이 길어지는 문제점을 해결하기 위하여 이용된다.In general, a DLL circuit provided in a semiconductor integrated circuit is used to provide an internal clock having a predetermined time phase with respect to a reference clock obtained by converting an external clock. This DLL circuit is used to solve the problem that the internal clock is delayed through the buffer and the transmission line, resulting in a phase difference with the external clock, and thus the output data access time.

도 1에 도시된 바와 같이, 일반적은 반도체 메모리 장치의 DLL 회로는 지연 라인(10), 리플리카 딜레이(20), 위상 디텍터(30), 락징 제어부(40), 및 지연 제어부(50)를 포함한다.As shown in FIG. 1, a DLL circuit of a general semiconductor memory device includes a delay line 10, a replica delay 20, a phase detector 30, a locking control unit 40, and a delay control unit 50. do.

상기 지연 라인(10)은 제어 신호(ctrl)에 응답하여 지연 시간이 결정되고, 결정된 지연 시간으로 외부 클럭(CLK)을 지연시켜 DLL 클럭(CLK_DLL)으로서 출력한다.The delay line 10 determines a delay time in response to the control signal ctrl, delays the external clock CLK with the determined delay time, and outputs the delayed clock as the DLL clock CLK_DLL.

상기 리플리카 딜레이(20)는 내부 클럭(미도시)이 버퍼 및 전송 라인을 통해 지연되는 지연 시간과 동일한 지연 시간을 갖게 설계되고, 이러한 기설정된 지연 시간으로 상기 DLL 클럭(DLL_CLK)을 지연시켜 피드백 클럭(CLK_F)으로서 출력한다.The replica delay 20 is designed to have a delay time equal to a delay time at which an internal clock (not shown) is delayed through a buffer and a transmission line, and the feedback delays the DLL clock DLL_CLK with a predetermined delay time. It outputs as clock CLK_F.

상기 위상 디텍터(30)는 상기 피드백 클럭(CLK_F)과 상기 외부 클럭(CLK)의 위상을 비교하여 감지 신호(det)를 생성한다.The phase detector 30 compares the phase of the feedback clock CLK_F and the external clock CLK to generate a detection signal det.

상기 락킹 제어부(40)는 상기 감지 신호(det)가 인에이블되었다가 디스에이블될 때를 감지하여 락킹 신호(lock)을 인에이블시킨다. 이때, 상기 락킹 제어부(40)는 업데이트 펄스(update_pulse)에 동기되어 동작한다.The locking control unit 40 detects when the detection signal det is enabled and then disables the locking signal lock. At this time, the locking control unit 40 operates in synchronization with the update pulse (update_pulse).

상기 지연 제어부(50)는 상기 감지 신호(det)에 응답하여 상기 지연 라인(10)의 지연 시간이 증가 또는 감소되도록 상기 제어 신호(ctrl)를 생성하며, 상기 락킹 신호(lock)가 인에이블되면 상기 지연 라인(10)의 지연 시간이 고정되도록 상기 제어 신호(ctrl)를 생성한다.The delay controller 50 generates the control signal ctrl to increase or decrease the delay time of the delay line 10 in response to the detection signal det, and when the locking signal lock is enabled The control signal ctrl is generated such that the delay time of the delay line 10 is fixed.

이와 같이 구성된 반도체 메모리 장치의 DLL 회로는 피드백 클럭(CLK_F)과 외부 클럭(CLK)이 동일한 위상을 갖도록 동작하므로, DLL 회로에서 출력되는 DLL 클럭(CLK_DLL)은 외부 클럭(CLK)보다 버퍼 및 전송 라인을 통해 지연되는 지연 시간만큼 위상이 앞서는 클럭으로서 생성된다.Since the DLL circuit of the semiconductor memory device configured as described above operates so that the feedback clock CLK_F and the external clock CLK have the same phase, the DLL clock CLK_DLL output from the DLL circuit is more buffered and transmitted than the external clock CLK. It is generated as a clock that is advanced in phase by a delay time that is delayed through.

상기 리플리카 딜레이(20)는 상기 지연 라인(10)의 지연 시간보다 긴 지연 시간을 갖는다. 따라서, 상기 리플리카 딜레이(20)는 상기 지연 라인(10)보다 P.V.T(process, voltage, temperature) 변화에 취약하다. 예를 들어, 외부 전압이 타겟 레벨보다 10 퍼센트 전압 강하되면 상기 리플리카 딜레이(20)와 상기 지연 라 인(10) 또한 지연 시간이 10 퍼센트 증가하게 된다. 이때, 상기 지연 라인(10)보다 상기 리플리카 딜레이(20)의 지연 시간이 크기 때문에 상기 리플리카 딜레이(20)의 지연 시간 변화가 상기 지연 라인(10)보다 크다.The replica delay 20 has a delay time longer than the delay time of the delay line 10. Thus, the replica delay 20 is more susceptible to P.V.T (process, voltage, temperature) changes than the delay line 10. For example, if the external voltage drops by 10 percent from the target level, the replica delay 20 and the delay line 10 also increase the delay time by 10 percent. At this time, since the delay time of the replica delay 20 is greater than that of the delay line 10, the change in the delay time of the replica delay 20 is greater than the delay line 10.

만약, DLL 회로가 상기 지연 라인(10)의 지연 시간을 결정하는 동작을 수행하고 있을 경우 외부 전압이 노이즈로 인하여 순간적으로 전압 강하되면 리플리카 딜레이(20)는 지연 시간이 증가하게 되고, 외부 클럭(CLK)과 피드백 클럭(CLK_F, 리플리카 딜레이(20)의 출력)의 위상을 비교하는 위상 디텍터(30)의 출력에 의해 락킹 신호(lock)가 인에이블될 수 있다. 즉, 외부 전압의 노이즈로 인해 비정상적으로 락킹 신호(locking)가 인에이블될 수 있다.If the DLL circuit is performing the operation of determining the delay time of the delay line 10, if the external voltage drops instantaneously due to noise, the replica delay 20 increases the delay time and the external clock. The locking signal lock may be enabled by the output of the phase detector 30 comparing the phase of the CLK and the feedback clock CLK_F (the output of the replica delay 20). That is, the locking signal may be abnormally enabled due to noise of an external voltage.

이와 같이, 일반적인 DLL 회로는 순간적인 외부 전압 레벨 변화(노이즈)에 의해 락킹이 되지 않아야 할 시기에 락킹이 되거나 락킹 시점에 락킹이 되지 않는 경우를 야기시킨다.As such, the general DLL circuit causes a case where the lock is performed at the time when the lock is not to be locked or the lock is not locked at the time of locking due to a momentary external voltage level change (noise).

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 종래의 DLL 회로보다 외부 전압 노이즈에 둔감한 반도체 메모리 장치의 DLL 회로를 제공한다.The present invention has been made to solve the above-described problem, and provides a DLL circuit of a semiconductor memory device insensitive to external voltage noise than a conventional DLL circuit.

본 발명의 실시예에 따른 반도체 메모리 장치의 DLL 회로는 제어 신호에 응답하여 지연 시간이 결정되고, 결정된 지연 시간으로 클럭을 지연시켜 DLL 클럭으로서 출력하는 지연 라인, 상기 DLL 클럭을 기설정된 지연 시간만큼 지연시켜 피드백 클럭으로서 출력하는 리플리카 딜레이, 상기 클럭과 상기 피드백 클럭의 위상을 비교하여 감지 신호를 생성하는 위상 디텍터, 업데이트 펄스가 첫번째 인에이블될 때 상기 감지 신호가 인에이블되고, 상기 업데이트 펄스가 두번째 인에이블될 때 상기 감지 신호가 디스에이블되어야 락킹 신호를 인에이블시키는 락킹 제어부, 및 상기 락킹 신호가 디스에이블되면 상기 감지 신호에 응답하여 상기 제어 신호를 생성하고, 상기 락킹 신호가 인에이블되면 상기 제어 신호를 고정시키는 지연 제어부를 포함한다.In a DLL circuit of a semiconductor memory device according to an exemplary embodiment of the present invention, a delay time is determined in response to a control signal, a delay line for delaying a clock with the determined delay time and outputting the clock as a DLL clock, and setting the DLL clock by a predetermined delay time. A replica delay for delaying and outputting as a feedback clock, a phase detector for generating a sensing signal by comparing the phase of the clock and the feedback clock, the sensing signal is enabled when an update pulse is first enabled, and the update pulse is A locking control unit for enabling a locking signal when the sensing signal is disabled when the second signal is disabled, and generating the control signal in response to the sensing signal when the locking signal is disabled, and when the locking signal is enabled, And a delay controller for fixing the control signal.

본 발명에 따른 반도체 메모리 장치의 DLL 회로는 종래 기술보다 외부 전압 노이즈에 영향을 받지 않고 정상적인 DLL 동작 수행이 가능함으로, 반도체 메모리 장치의 동작 신뢰도를 향상시키는 효과가 있다.Since the DLL circuit of the semiconductor memory device according to the present invention can perform a normal DLL operation without being affected by external voltage noise, the operation of the semiconductor memory device is improved.

본 발명의 실시예에 따른 반도체 메모리 장치의 DLL 회로는 도 1에 도시된 지연 라인(10), 리플리카 딜레이(20), 위상 디텍터(30), 지연 제어부(50)와 동일한 구성을 갖고, 다만 도 1에 도시된 락킹 제어부(40)의 구성이 도 2에 도시된 락킹 제어부(40-1)의 구성으로 대체된다.The DLL circuit of the semiconductor memory device according to the embodiment of the present invention has the same configuration as that of the delay line 10, the replica delay 20, the phase detector 30, and the delay controller 50 shown in FIG. 1. The configuration of the locking control unit 40-1 shown in FIG. 1 is replaced with the configuration of the locking control unit 40-1 shown in FIG.

상기 지연 라인(10)은 제어 신호(ctrl)에 응답하여 지연 시간이 결정되고, 결정된 지연 시간으로 외부 클럭(CLK)을 지연시켜 DLL 클럭(CLK_DLL)으로서 출력한다.The delay line 10 determines a delay time in response to the control signal ctrl, delays the external clock CLK with the determined delay time, and outputs the delayed clock as the DLL clock CLK_DLL.

상기 리플리카 딜레이(20)는 내부 클럭(미도시)이 버퍼 및 전송 라인을 통해 지연되는 지연 시간과 동일한 지연 시간을 갖게 설계되고, 이러한 기설정된 지연 시간으로 상기 DLL 클럭(DLL_CLK)을 지연시켜 피드백 클럭(CLK_F)으로서 출력한다.The replica delay 20 is designed to have a delay time equal to a delay time at which an internal clock (not shown) is delayed through a buffer and a transmission line, and the feedback delays the DLL clock DLL_CLK with a predetermined delay time. It outputs as clock CLK_F.

상기 위상 디텍터(30)는 상기 피드백 클럭(CLK_F)과 상기 외부 클럭(CLK)의 위상을 비교하여 감지 신호(det)를 생성한다.The phase detector 30 compares the phase of the feedback clock CLK_F and the external clock CLK to generate a detection signal det.

상기 지연 제어부(50)는 상기 감지 신호(det)에 응답하여 상기 지연 라인(10)의 지연 시간이 증가 또는 감소되도록 상기 제어 신호(ctrl)를 생성하며, 락킹 신호(lock)가 인에이블되면 상기 지연 라인(10)의 지연 시간이 고정되도록 상기 제어 신호(ctrl)를 생성한다.The delay controller 50 generates the control signal ctrl so that the delay time of the delay line 10 increases or decreases in response to the detection signal det, and when the locking signal lock is enabled, The control signal ctrl is generated such that the delay time of the delay line 10 is fixed.

도 2에 도시된 락킹 제어부(40-1)는 업데이트 펄스(update_pulse)가 첫번째 인에이블될 때 상기 감지 신호(det)가 인에이블되고 상기 업데이트 펄스(update_pulse)가 두번째 인에이블될 때 상기 감지 신호(det)가 디스에이블되어야 상기 락킹 신호(lock)를 인에이블시킨다.The locking control unit 40-1 shown in FIG. 2 has the detection signal det when the update pulse update_pulse is first enabled and the detection signal det when the update pulse update_pulse is enabled second. det) must be disabled to enable the locking signal lock.

상기 락킹 제어부(40-1)는 인에이블 신호 생성부(40-1-1), 및 락킹 신호 생성부(40-1-2)를 포함한다.The locking controller 40-1 includes an enable signal generator 40-1-1 and a locking signal generator 40-1-2.

상기 인에이블 신호 생성부(40-1-1)는 상기 업데이트 펄스(update_pulse)가 두 번 인에이블되면 상기 감지 신호(det)를 반전시켜 락 인에이블 신호(lock_en)로서 출력한다.When the update pulse update_pulse is enabled twice, the enable signal generator 40-1-1 inverts the detection signal det and outputs it as a lock enable signal lock_en.

상기 인에이블 신호 생성부(40-1-1)는 제 1 인버터(IV11), 및 제 1 및 제 2 플립플롭(FF11, FF12)을 포함한다. 상기 제 1 인버터(IV11)는 상기 감지 신호(det)를 입력 받는다. 상기 제 1 플립플롭(FF11)은 상기 제 1 인버터(IV11)의 출력 신호를 입력 받고 상기 업데이트 펄스(update_pulse)가 인에이블되면 상기 제 1 인버터(IV11)의 출력 신호를 출력하도록 구성된다. 상기 제 2 플립플롭(FF12)은 상기 제 1 플립플롭(FF11)의 출력 신호를 입력 받아 상기 업데이트 펄스(update_pulse)가 인에이블되면 상기 제 1 플립플롭(FF11)의 출력 신호를 상기 락 인에이블 신호(lock_en)로서 출력한다.The enable signal generator 40-1-1 includes a first inverter IV11 and first and second flip-flops FF11 and FF12. The first inverter IV11 receives the detection signal det. The first flip-flop FF11 is configured to receive an output signal of the first inverter IV11 and to output an output signal of the first inverter IV11 when the update pulse update_pulse is enabled. The second flip-flop FF12 receives the output signal of the first flip-flop FF11, and when the update pulse update_pulse is enabled, outputs the output signal of the first flip-flop FF11 to the lock enable signal. Output as (lock_en).

상기 락킹 신호 생성부(40-1-2)는 리셋 신호(resetb)에 응답하여 상기 락킹 신호(lock)를 디스에이블시키고, 상기 감지 신호(det)가 디승에이블되고 상기 락 인에이블 신호(lock_en)와 상기 업데이터 펄스(update_pulse)가 인에이블되어야 상기 락킹 신호(lock)를 인에이블시킨다.The locking signal generator 40-1-2 disables the locking signal lock in response to a reset signal resetb, disables the detection signal det, and locks the lock enable signal lock_en. And the update pulse pulse update_pulse are enabled to enable the locking signal lock.

상기 락킹 신호 생성부(40-1-2)는 제 1 내지 제 4 트랜지스터(P11, N11~N13), 및 제 2 인버터(IV12)를 포함한다. 상기 제 1 트랜지스터(P11)는 게이트에 상기 리셋 신호(resetb)를 입력 받고 소오스에 외부 전압(VDD)을 인가받는다. 상기 제 2 트랜지스터(N11)는 게이트에 상기 락 인에이블 신호(lock_en)를 입력 받고 드레인에 상기 제 1 트랜지스터(P11)의 드레인이 연결된다. 상기 제 3 트랜지스터(N12)는 게이트에 상기 감지 신호(det)를 입력 받고 드레인에 상기 제 2 트랜지스터(N11)의 소오스가 연결된다. 상기 제 4 트랜지스터(N13)는 게이트에 상기 업데이트 펄스(update_pulse)를 입력 받고 드레인에 상기 제 3 트랜지스터(N12)의 소오스가 연결되며 소오스에 접지단(VSS)이 연결된다. 상기 제 2 인버터(IV12)는 입력단에 상기 제 1 및 제 2 트랜지스터(P11, N11)가 연결된 노드가 연결되고 출력단에서 상기 락킹 신호(lock)를 출력한다.The locking signal generator 40-1-2 includes first to fourth transistors P11, N11 to N13, and a second inverter IV12. The first transistor P11 receives the reset signal resetb at its gate and receives an external voltage VDD at its source. The second transistor N11 receives the lock enable signal lock_en at a gate thereof, and a drain of the first transistor P11 is connected to a drain thereof. The third transistor N12 receives the sensing signal det at a gate thereof, and a source of the second transistor N11 is connected to a drain thereof. The fourth transistor N13 receives the update pulse (update_pulse) at a gate, a source of the third transistor N12 is connected to a drain, and a ground terminal VSS is connected to the source. The second inverter IV12 has a node connected to the first and second transistors P11 and N11 connected to an input terminal thereof, and outputs the locking signal lock at an output terminal thereof.

이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 DLL 회로는 다음과 같이 동작한다.The DLL circuit of the semiconductor memory device according to the embodiment of the present invention configured as described above operates as follows.

지연 라인(10)은 제어 신호(ctrl)에 응답하여 지연 시간이 결정되고, 결정된 지연 시간으로 외부 클럭(CLK)을 지연시켜 DLL 클럭(CLK_DLL)으로서 출력한다.The delay line 10 determines a delay time in response to the control signal ctrl, delays the external clock CLK with the determined delay time, and outputs it as the DLL clock CLK_DLL.

리플리카 딜레이(20)는 기설정된 지연 시간으로 상기 DLL 클럭(DLL_CLK)을 지연시켜 피드백 클럭(CLK_F)으로서 출력한다.The replica delay 20 delays the DLL clock DLL_CLK with a predetermined delay time and outputs it as a feedback clock CLK_F.

위상 디텍터(30)는 상기 피드백 클럭(CLK_F)과 상기 외부 클럭(CLK)의 위상을 비교하여 감지 신호(det)를 생성한다.The phase detector 30 compares the phase of the feedback clock CLK_F and the external clock CLK to generate a detection signal det.

지연 제어부(50)는 상기 락킹 신호(lock)가 디스에이블된 상태에서 상기 감지 신호(det)에 응답하여 상기 지연 라인(10)의 지연 시간이 증가 또는 감소되도록 상기 제어 신호(ctrl)를 생성한다. 하지만, 상기 지연 제어부(50)는 상기 락킹 신호(lock)가 인에이블되면 상기 지연 라인(10)의 지연 시간이 고정되도록 상기 제어 신호(ctrl)를 생성한다.The delay controller 50 generates the control signal ctrl so that the delay time of the delay line 10 is increased or decreased in response to the detection signal det in the state in which the locking signal lock is disabled. . However, the delay controller 50 generates the control signal ctrl so that the delay time of the delay line 10 is fixed when the locking signal lock is enabled.

상기 락킹 신호(lock)를 생성하는 락킹 제어부(40-1)는 업데이트 펄스(update_pulse)가 첫번째 인에이블될 때 상기 감지 신호(det)가 인에이블되고 상기 업데이트 펄스(update_pulse)가 두번째 인에이블될 때 상기 감지 신호(det)가 디스에이블되어야 상기 락킹 신호(lock)를 인에이블시킨다.The locking control unit 40-1 that generates the locking signal lock has the detection signal det enabled when the update pulse update_pulse is first enabled, and the update pulse update_pulse when the second enable is enabled. The detection signal det must be disabled to enable the locking signal lock.

종래 기술에 따른 락킹 제어부(40, 도 1 참조)는 상기 감지 신호(det)가 인에이블되었다가 디스에이블될 때를 감지하여 락킹 신호(lock)을 인에이블시킨다. 따라서, 외부 전압(VDD)의 레벨이 순간적으로 하강 또는 상승하면 상기 리플리카 딜레이(20)의 지연 시간은 증가 또는 감소하고, 이에 따라 위상 디텍터(30)는 외부 전압 노이즈에 따른 피드백 클럭(CLK_F)과 외부 클럭(CLK)을 비교하게 된다.The locking control unit 40 (see FIG. 1) according to the related art detects when the detection signal det is enabled and then disables the locking signal lock. Therefore, when the level of the external voltage VDD decreases or rises momentarily, the delay time of the replica delay 20 increases or decreases. Accordingly, the phase detector 30 causes the feedback clock CLK_F according to the external voltage noise. And the external clock CLK.

외부 전압 노이즈에 따라 위상 디텍터(30)는 상기 감지 신호(det)를 인에이블 상태에서 디스에이블시킬 수 있고, 결국 종래 기술에 따른 반도체 메모리 장치의 DLL 회로는 순간적인 외부 전압 노이즈로 인하여 락킹 동작을 수행할 수 있다.According to the external voltage noise, the phase detector 30 may disable the detection signal det in an enabled state, so that the DLL circuit of the semiconductor memory device according to the related art performs a locking operation due to an instantaneous external voltage noise. Can be done.

하지만, 본 발명의 실시예에 따른 반도체 메모리 장치의 DLL 회로는 외부 전압의 순간적인 노이즈(레벨 변화)에 따라 위상 디텍터(30)가 잘못된 비교 결과를 출력하여도, 업데이트 펄스가 두 번 인에이블되어야 락킹 신호를 생성하도록 구성되어 있어 외부 전압 노이즈로 인한 비정상적인 락킹 동작을 예방할 수 있다. However, in the DLL circuit of the semiconductor memory device according to the embodiment of the present invention, even if the phase detector 30 outputs an incorrect comparison result due to instantaneous noise (level change) of the external voltage, the update pulse must be enabled twice. It is configured to generate a locking signal to prevent abnormal locking operation due to external voltage noise.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이 해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features, the embodiments described above are exemplary in all respects and are not intended to be limiting. You must do it. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

도 1은 일반적인 반도체 메모리 장치의 DLL 회로의 구성도,1 is a configuration diagram of a DLL circuit of a general semiconductor memory device;

도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 DLL 회로를 구성하는 락킹 제어부를 개략적으로 보여주는 구성도이다.2 is a block diagram schematically illustrating a locking control unit constituting a DLL circuit of a semiconductor memory device according to an exemplary embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

40-1-1: 인에이블 신호 생성부 40-1-2: 락킹 신호 생성부40-1-1: enable signal generator 40-1-2: locking signal generator

Claims (4)

제어 신호에 응답하여 지연 시간이 결정되고, 결정된 지연 시간으로 클럭을 지연시켜 DLL 클럭으로서 출력하는 지연 라인;A delay line is determined in response to the control signal, and delays the clock at the determined delay time and outputs the delayed clock signal as a DLL clock; 상기 DLL 클럭을 기설정된 지연 시간만큼 지연시켜 피드백 클럭으로서 출력하는 리플리카 딜레이;A replica delay delaying the DLL clock by a predetermined delay time and outputting it as a feedback clock; 상기 클럭과 상기 피드백 클럭의 위상을 비교하여 감지 신호를 생성하는 위상 디텍터;A phase detector configured to compare a phase of the clock and the feedback clock to generate a sense signal; 업데이트 펄스가 첫번째 인에이블될 때 상기 감지 신호가 인에이블되고, 상기 업데이트 펄스가 두번째 인에이블될 때 상기 감지 신호가 디스에이블되어야 락킹 신호를 인에이블시키는 락킹 제어부; 및A locking control unit to enable a locking signal when the detection signal is enabled when an update pulse is first enabled and the detection signal is disabled when the update pulse is enabled a second time; And 상기 락킹 신호가 디스에이블되면 상기 감지 신호에 응답하여 상기 제어 신호를 생성하고, 상기 락킹 신호가 인에이블되면 상기 제어 신호를 고정시키는 지연 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 DLL 회로.And a delay controller configured to generate the control signal in response to the detection signal when the locking signal is disabled and to fix the control signal when the locking signal is enabled. 제 1 항에 있어서,The method of claim 1, 상기 락킹 제어부는The locking control unit 상기 업데이트 펄스가 두 번 인에이블되면 상기 감지 신호를 반전시켜 락 인에이블 신호로서 출력하는 인에이블 신호 생성부, 및An enable signal generator for inverting the sensing signal and outputting the sensed signal as a lock enable signal when the update pulse is enabled twice; and 리셋 신호에 응답하여 상기 락킹 신호를 디스에이블시키고, 상기 감지 신호 가 디스에이블되고 상기 락 인에이블 신호와 상기 업데이트 펄스가 인에이블되어야 상기 락킹 신호를 인에이블시키는 락킹 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 DLL 회로.And a locking signal generator configured to disable the locking signal in response to a reset signal, and to enable the locking signal only when the sensing signal is disabled and the lock enable signal and the update pulse are enabled. DLL circuit of semiconductor memory device. 제 2 항에 있어서,The method of claim 2, 상기 인에이블 신호 생성부는The enable signal generator 상기 감지 신호를 입력 받는 인버터,An inverter receiving the detection signal, 상기 인버터의 출력 신호를 입력 받아 상기 업데이트 펄스에 응답하여 상기 인버터의 출력 신호를 출력하는 제 1 플립플롭, 및A first flip-flop that receives an output signal of the inverter and outputs an output signal of the inverter in response to the update pulse; 상기 제 1 플립플롭의 출력 신호를 입력 받아 상기 업데이트 펄스에 응답하여 상기 제 1 플립플롭의 출력 신호를 상기 락 인에이블 신호로서 출력하는 제 2 플립플롭을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 DLL 회로.And a second flip-flop for receiving the output signal of the first flip-flop and outputting the output signal of the first flip-flop as the lock enable signal in response to the update pulse. Circuit. 제 2 항에 있어서,The method of claim 2, 상기 락킹 신호 생성부는The locking signal generator 게이트에 상기 리셋 신호를 입력 받고 소오스에 외부 전압을 인가 받는 제 1 트랜지스터,A first transistor receiving the reset signal at a gate and receiving an external voltage at a source; 게이트에 상기 락 인에이블 신호를 입력 받고 드레인에 상기 제 1 트랜지스터의 드레인이 연결된 제 2 트랜지스터,A second transistor receiving the lock enable signal at a gate thereof, and a drain of the first transistor connected at a drain thereof; 게이트에 상기 감지 신호를 입력 받고 드레인에 상기 제 2 트랜지스터의 소 오스가 연결된 제 3 트랜지스터,A third transistor receiving the sensing signal at a gate thereof and having a source of the second transistor connected to a drain thereof; 게이트에 상기 업데이트 펄스를 입력 받고 드레인에 상기 제 3 트랜지스터의 소오스가 연결되며 소오스에 접지단이 연결된 제 4 트랜지스터, 및A fourth transistor receiving the update pulse at a gate thereof, a source of the third transistor connected to a drain thereof, and a ground terminal connected to a source thereof; 입력단에 상기 제 1 트랜지스터와 상기 제 2 트랜지스터가 연결된 노드가 연결되며 출력단에서 상기 락킹 신호를 출력하는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 DLL 회로. And an inverter connected to an input terminal of the node connected to the first transistor and the second transistor and outputting the locking signal at an output terminal of the DLL circuit of the semiconductor memory device.
KR1020090131792A 2009-12-28 2009-12-28 Delay locked loop circuit of a semiconductor memory apparatus KR20110075357A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090131792A KR20110075357A (en) 2009-12-28 2009-12-28 Delay locked loop circuit of a semiconductor memory apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090131792A KR20110075357A (en) 2009-12-28 2009-12-28 Delay locked loop circuit of a semiconductor memory apparatus

Publications (1)

Publication Number Publication Date
KR20110075357A true KR20110075357A (en) 2011-07-06

Family

ID=44915369

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090131792A KR20110075357A (en) 2009-12-28 2009-12-28 Delay locked loop circuit of a semiconductor memory apparatus

Country Status (1)

Country Link
KR (1) KR20110075357A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8917128B1 (en) 2013-11-29 2014-12-23 SK Hynix Inc. Phase determination circuit and delay locked loop circuit using the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8917128B1 (en) 2013-11-29 2014-12-23 SK Hynix Inc. Phase determination circuit and delay locked loop circuit using the same
KR20150063242A (en) * 2013-11-29 2015-06-09 에스케이하이닉스 주식회사 Phase determination circuit and delayed locked loop circuit using the same

Similar Documents

Publication Publication Date Title
JP4846501B2 (en) Delay locked loop
KR100784907B1 (en) Dll circuit and method for controlling the same
US20170309320A1 (en) Methods and apparatuses including command delay adjustment circuit
KR101095010B1 (en) Dll circuit of a semiconductor memory apparatus
KR100974211B1 (en) Locking State Detector and DLL Circuit with the Same
CN107733428B (en) Delay locked loop circuit, integrated circuit and method for controlling the same
KR20100053045A (en) Duty cycle correction apparatus and semiconductor integrated circuit having the same
KR102551508B1 (en) Delay control device and method therefor
US8373478B2 (en) Semiconductor device and delay locked loop circuit thereof
KR100930416B1 (en) Semiconductor integrated circuit and method of controlling the same
JP2009278528A (en) Dll circuit, and semiconductor device
KR20150063242A (en) Phase determination circuit and delayed locked loop circuit using the same
US8291257B2 (en) Apparatus and method to compensate for injection locking
KR20140029738A (en) Delay locked loop circuit and delay lock method of the same
US8598927B2 (en) Internal clock generator and operating method thereof
KR100925394B1 (en) Semiconductor Memory Apparatus
KR100962016B1 (en) Delay line control apparatus and delay locked loop circuit using the same
KR20120119441A (en) Latency control circuit, semiconductor memory device including the same and latency control method
US9203407B2 (en) Semiconductor device and method for detecting state of input signal of semiconductor device
KR20110075357A (en) Delay locked loop circuit of a semiconductor memory apparatus
US8269535B1 (en) Delay-locked loop and method of using the same
KR100705205B1 (en) Internal clock generator for generating stable internal clock signal regardless of variation of pulse width of external clock signal and internal clock generation method of the same
KR100613058B1 (en) Control circuit for delay locked loop
KR20110014898A (en) Delay locked loop and delay locking method thereof
US8762764B2 (en) Method to detect clock tampering

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination