KR20110065775A - Capacitor and manufacturing method of capacitor - Google Patents

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KR20110065775A
KR20110065775A KR1020090122425A KR20090122425A KR20110065775A KR 20110065775 A KR20110065775 A KR 20110065775A KR 1020090122425 A KR1020090122425 A KR 1020090122425A KR 20090122425 A KR20090122425 A KR 20090122425A KR 20110065775 A KR20110065775 A KR 20110065775A
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polysilicon layer
insulating layer
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capacitor
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권영준
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주식회사 동부하이텍
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Abstract

PURPOSE: A capacitor and a method for manufacturing the capacitor are provided to increase the number of polysilicon-insulation-polysilicon(PIP) capacitors integrated on a substrate by minimizing the area and the size of the capacitors. CONSTITUTION: A polysilicon layer(130) is formed on a second insulating layer(114) and a semiconductor substrate(200), and the end part of the polysilicon layer is exposed. An interlayer insulating layer(300) is formed on a lower polysilicon layer. A first contact plug(132) in connection with an upper polysilicon layer is formed on the interlayer insulating layer. A second contact plug(134) in connection with the lower polysilicon layer is formed on the interlayer insulating layer.

Description

커패시터 및 커패시터의 제조 방법{Capacitor and manufacturing method of capacitor}Capacitor and manufacturing method of capacitor

실시예는 커패시터 및 커패시터의 제조 방법에 관한 것이다.Embodiments relate to capacitors and methods of making capacitors.

PIP(Polysilicon-Insulator-Polysilicon) 커패시터는 기판, 기판 일부 위에 형성된 제1 절연층, 제1 절연층 위에 형성된 하부 폴리실리콘층, 하부 폴리실리콘층 위에 형성된 제2 절연층, 제2 절연층 위에 형성된 상부 폴리실리콘층으로 이루어진다.Polysilicon-Insulator-Polysilicon (PIP) capacitors include a substrate, a first insulating layer formed on a portion of the substrate, a lower polysilicon layer formed on the first insulating layer, a second insulating layer formed on the lower polysilicon layer, and an upper portion formed on the second insulating layer. It consists of a polysilicon layer.

이때, 하부 폴리실리콘층의 상면과 상부 폴리실리콘층의 하면 만을 이용하여 커패시터가 형성되므로, 커패시터 전체 구조물에 비하여 단위(unit) 커패시턴스 수치가 작게 형성된다.At this time, since the capacitor is formed using only the upper surface of the lower polysilicon layer and the lower surface of the upper polysilicon layer, the unit capacitance value is smaller than that of the entire capacitor structure.

따라서, 원하는 커패시턴스 수치를 구현하기 위해서는 PIP 커패시터의 면적과 사이즈를 크게 하여야 하므로, 기판 상에 집적할 수 있는 소자의 수에 한계가 생기며, 생산 단가가 증가되는 문제점이 있다.Therefore, in order to realize the desired capacitance value, the area and size of the PIP capacitor must be increased, which causes a limitation in the number of devices that can be integrated on the substrate and increases the production cost.

실시예는 커패시터의 크기 및 면적을 최소화하면서도 단위 커패시턴스 수치를 크게 할 수 있고, 반도체 소자 공정을 이용하여 간소화된 공정 및 낮은 생산 비용으로 제조할 수 있는 커패시터 및 커패시터의 제조 방법을 제공한다.The embodiment provides a capacitor and a method of manufacturing the capacitor, which can increase the unit capacitance value while minimizing the size and area of the capacitor, and can be manufactured using a semiconductor device process with a simplified process and low production cost.

실시예에 따른 커패시터는 반도체 기판 위에 몸체 및 브랜치로 구분되어 형성된 하부 폴실리콘층; 상기 브랜치의 상면과 측면을 감싸도록 형성된 제2 절연층; 상기 제2 절연층과 상기 반도체 기판 위에 형성되고, 상기 몸체의 끝단을 노출시키는 상부 폴리실리콘층; 상기 반도체 기판, 상기 상부 폴리실리콘층, 상기 몸체 끝단이 노출된 상기 하부 폴리실리콘층 위에 형성된 층간절연층; 및 상기 층간절연층 상에 형성되고, 상기 상부 폴리실리콘층과 연결되는 제1 컨택플러그 및 상기 하부 폴리실리콘층과 연결되는 제2 컨택플러그를 포함한다.The capacitor according to the embodiment includes a lower polysilicon layer formed divided into a body and a branch on the semiconductor substrate; A second insulating layer formed to surround the top and side surfaces of the branch; An upper polysilicon layer formed on the second insulating layer and the semiconductor substrate and exposing an end of the body; An interlayer insulating layer formed on the semiconductor substrate, the upper polysilicon layer, and the lower polysilicon layer exposed at the end of the body; And a first contact plug formed on the interlayer insulating layer and connected to the upper polysilicon layer and a second contact plug connected to the lower polysilicon layer.

실시예에 따른 커패시터의 제조 방법은 반도체 기판 위에 몸체 및 브랜치로 구분된 하부 폴실리콘층을 형성하는 단계; 상기 브랜치의 상면과 측면을 감싸도록 제2 절연층을 형성하는 단계; 상기 제2 절연층과 상기 반도체 기판 위에 상기 몸체의 끝단을 노출시키는 상부 폴리실리콘층을 형성하는 단계; 상기 반도체 기판, 상기 상부 폴리실리콘층, 상기 몸체 끝단이 노출된 상기 하부 폴리실리콘층 위에 층간절연층을 형성하는 단계; 및 상기 층간절연층 상에 상기 상부 폴리실리콘층과 연결되는 제1 컨택플러그 및 상기 하부 폴리실리콘층과 연결되는 제2 컨택플러그를 형성하는 단계를 포함한다.A method of manufacturing a capacitor according to an embodiment includes forming a lower polysilicon layer divided into a body and a branch on a semiconductor substrate; Forming a second insulating layer to surround upper and side surfaces of the branch; Forming an upper polysilicon layer exposing an end of the body on the second insulating layer and the semiconductor substrate; Forming an interlayer insulating layer on the semiconductor substrate, the upper polysilicon layer, and the lower polysilicon layer exposing the body end; And forming a first contact plug connected to the upper polysilicon layer and a second contact plug connected to the lower polysilicon layer on the interlayer insulating layer.

실시예에 의하면, 다음과 같은 효과가 있다.According to the embodiment, the following effects are obtained.

첫째, 하부 폴리실리콘층이 절연층과 상부 폴리실리콘층에 의하여 감싸지는 형태를 이루므로 커패시터의 접촉 면적을 확장할 수 있다. 따라서, 커패시터 전체 구조물에 비하여 단위(unit) 커패시턴스 수치를 크게 할 수 있다.First, since the lower polysilicon layer is surrounded by the insulating layer and the upper polysilicon layer, the contact area of the capacitor can be extended. Therefore, the unit capacitance value can be made larger than that of the entire capacitor structure.

둘째, PIP 커패시터의 면적과 사이즈를 최소화할 수 있으므로 기판 상에 집적할 수 있는 소자의 수를 증가시킬 수 있다.Second, since the area and size of the PIP capacitor can be minimized, the number of devices that can be integrated on the substrate can be increased.

셋째, 실시예에 따른 커패시터가 플래시 메모리 소자와 함께 집적되는 경우, 플래시 메모리 소자의 게이트 및 절연층과 동일한 공정을 통하여 동일한 재질로 형성될 수 있으므로, 추가되는 반도체 공정 없이 저렴한 비용으로 커패시터를 제조할 수 있다.Third, when the capacitor according to the embodiment is integrated with the flash memory device, since the same material may be formed through the same process as the gate and the insulating layer of the flash memory device, the capacitor may be manufactured at low cost without an additional semiconductor process. Can be.

첨부된 도면을 참조하여, 실시예에 따른 커패시터 및 커패시터의 제조 방법에 대하여 상세히 설명한다.With reference to the accompanying drawings, it will be described in detail a capacitor and a method of manufacturing the capacitor according to the embodiment.

이하, 실시예를 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명은 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되므로 본 발명의 기술적 사상과 직접적인 관련이 있는 핵심적인 구성부만을 언급하기로 한다.Hereinafter, in describing the embodiments, detailed descriptions of related well-known functions or configurations are deemed to unnecessarily obscure the subject matter of the present invention, and thus only the essential components directly related to the technical spirit of the present invention will be referred to. .

본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 " 아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.In the description of an embodiment according to the present invention, each layer (film), region, pattern or structure may be "on" or "under" the substrate, each layer (film), region, pad or pattern. "On" and "under" include both "directly" or "indirectly" formed through another layer, as described in do. Also, the criteria for top, bottom, or bottom of each layer will be described with reference to the drawings.

도 1은 실시예에 따른 커패시터의 하부 폴리실리콘층(100)이 형성된 후의 형태를 개략적으로 도시한 상면도이고, 도 2는 도 1의 표시선 B-B'을 기준으로 한 실시예에 따른 커패시터의 측단면도이며, 도 3은 도 1의 표시선 A-A'을 기준으로 한 실시예에 따른 커패시터의 측단면도이다.1 is a top view schematically illustrating a form after a lower polysilicon layer 100 of a capacitor according to an embodiment is formed, and FIG. 2 is a view of the capacitor according to an embodiment based on the display line BB ′ of FIG. 1. 3 is a side cross-sectional view of a capacitor according to an exemplary embodiment based on display line A-A 'of FIG. 1.

도 1 내지 도 3을 참조하면, 반도체 기판(200) 위에 제1 절연층(112)을 형성하고, 상기 제1 절연층(112) 위에 상기 하부 폴리실리콘층(100)을 형성한다.1 to 3, the first insulating layer 112 is formed on the semiconductor substrate 200, and the lower polysilicon layer 100 is formed on the first insulating layer 112.

상기 제1 절연층(112)과 상기 하부 폴리실리콘층(100)은 포토 공정, 식각 공정 등을 통하여, 도 1과 같이 상측에서 투영된 경우, 몸체(120)와 브랜치(110)로 구분된 구조를 가질 수 있다.When the first insulating layer 112 and the lower polysilicon layer 100 are projected from the upper side as shown in FIG. 1 through a photo process or an etching process, the structure is divided into a body 120 and a branch 110. It can have

이어서, 상기 하부 폴리실리콘층(100)의 상기 브랜치(110)의 상면과 측면을 감싸도록 제2 절연층(114)을 형성한다.Subsequently, a second insulating layer 114 is formed to surround the top and side surfaces of the branch 110 of the lower polysilicon layer 100.

이때, 상기 제2 절연층(114)은 상기 몸체(120)의 일부까지 형성될 수 있으며, 상기 몸체(120)의 끝단을 노출시킨다.In this case, the second insulating layer 114 may be formed to a part of the body 120, and exposes the end of the body 120.

도 4는 실시예에 따른 커패시터의 상부 폴리실리콘층(130)이 형성된 후의 형태를 개략적으로 도시한 상면도이고, 도 5는 도 4의 표시선 B-B'을 기준으로 한 실시예에 따른 커패시터의 측단면도이며, 도 6은 도 4의 표시선 A-A'을 기준으로 한 실시예에 따른 커패시터의 측단면도이다.4 is a top view schematically illustrating a form after the upper polysilicon layer 130 of the capacitor according to the embodiment is formed, and FIG. 5 is a view of the capacitor according to the embodiment based on the display line BB ′ of FIG. 4. 6 is a side cross-sectional view of a capacitor according to an exemplary embodiment based on the display line A-A 'of FIG. 4.

도 4 내지 도 6을 참조하면, 상기 제2 절연층(114)과 상기 반도체 기판(200) 위에 상부 폴리실리콘층(130)을 형성한다.4 to 6, an upper polysilicon layer 130 is formed on the second insulating layer 114 and the semiconductor substrate 200.

이때, 상기 상부 폴리실리콘층(130)은 상기 브랜치(110) 사이의 공간을 매립하도록 형성된다.In this case, the upper polysilicon layer 130 is formed to fill the space between the branches (110).

다음으로, 상기 상부 폴리실리콘층(130) 위에 상기 몸체(120)의 끝단을 개방시키는 포토레지스트 패턴(P)을 형성하고, 식각 공정을 진행한다.Next, a photoresist pattern P is formed on the upper polysilicon layer 130 to open an end of the body 120, and an etching process is performed.

따라서, 상기 상부 폴리실리콘층(130)은 상기 제2 절연층(114)과 유사하게 상기 몸체(120)의 끝단을 노출시킬 수 있다.Accordingly, the upper polysilicon layer 130 may expose the end of the body 120 similarly to the second insulating layer 114.

참고로, 상기 몸체(120)의 끝단 측면에는 상부 폴리실리콘층(130)이 스페이서와 유사한 형태(130a)로 잔존될 수 있다.For reference, the upper polysilicon layer 130 may remain in a form similar to a spacer 130a on the end side of the body 120.

이후, 상기 포토레지스트 패턴(P)은 제거된다.Thereafter, the photoresist pattern P is removed.

도 7은 실시예에 따른 커패시터의 컨택플러그(132, 134)가 형성된 후의 형태를 개략적으로 도시한 상면도이고, 도 8은 도 7의 표시선 A-A'을 기준으로 한 실시예에 따른 커패시터의 측단면도이다.7 is a top view schematically illustrating a form after contact plugs 132 and 134 of a capacitor are formed according to an embodiment, and FIG. 8 is a view illustrating a capacitor according to an embodiment based on display line A-A 'of FIG. 7. Side cross section view.

이어서, 상기 반도체 기판(200), 상기 상부 폴리실리콘층(130), 상기 몸체(120) 끝단이 노출된 상기 하부 폴리실리콘층(100) 위에 층간절연층(300)을 형성하고, 포토 공정, 식각 공정, 금속물질의 매립 공정 등을 진행하여 상기 컨택플러그(132, 134)를 형성한다.Subsequently, an interlayer insulating layer 300 is formed on the semiconductor substrate 200, the upper polysilicon layer 130, and the lower polysilicon layer 100 where the ends of the body 120 are exposed, and a photo process and an etching process are performed. The contact plugs 132 and 134 are formed by performing a process, a buried process of a metal material, and the like.

상기 컨택플러그(132, 134)는 상기 상부 폴리실리콘층(130)과 연결되는 제1 컨택플러그(132) 및 상기 하부 폴리실리콘층(100)과 연결되는 제2 컨택플러그(134)를 포함하여 이루어진다.The contact plugs 132 and 134 include a first contact plug 132 connected to the upper polysilicon layer 130 and a second contact plug 134 connected to the lower polysilicon layer 100. .

상기 제2 컨택플러그(134)의 경우, 상기 하부 폴리실리콘층(100)의 노출된 상기 몸체(120)와 연결된다.In the case of the second contact plug 134, the second contact plug 134 is connected to the exposed body 120 of the lower polysilicon layer 100.

따라서, 실시예에 따른 커패시터가 완성될 수 있다.Thus, the capacitor according to the embodiment can be completed.

실시예에 의하면, 상기 하부 폴리실리콘층(100)의 상기 브랜치(110)가 상기 제2 절연층(114) 및 상기 상부 폴리실리콘층(130)에 의하여 감싸지는 형태를 이루므로 커패시터의 접촉 면적을 확장할 수 있다.In example embodiments, the branch 110 of the lower polysilicon layer 100 is surrounded by the second insulating layer 114 and the upper polysilicon layer 130, thereby reducing the contact area of the capacitor. Can be extended.

따라서, 커패시터 전체 구조물에 비하여 단위(unit) 커패시턴스 수치를 크게 할 수 있고, PIP 커패시터의 면적과 사이즈를 최소화할 수 있으므로 기판 상에 집적할 수 있는 소자의 수를 증가시킬 수 있다.Therefore, the unit capacitance value can be increased compared to the entire structure of the capacitor, and the area and size of the PIP capacitor can be minimized, thereby increasing the number of devices that can be integrated on the substrate.

특히, 실시예에 따른 커패시터가 플래시 메모리 소자와 함께 집적되는 경우, 상기 하부 폴리실리콘층(100)은 플래시 메모리 소자의 메모리 게이트와 동일한 공정을 통하여 동일한 재질로 형성될 수 있고, 상기 상부 폴리실리콘층(130)은 플래시 메모리 소자의 선택 게이트와 동일한 공정을 통하여 동일한 재질로 형성될 수 있다.In particular, when the capacitor according to the embodiment is integrated with the flash memory device, the lower polysilicon layer 100 may be formed of the same material through the same process as the memory gate of the flash memory device, the upper polysilicon layer The 130 may be formed of the same material through the same process as the selection gate of the flash memory device.

또한, 상기 제1 절연층(112)과 상기 제2 절연층(114)은 각각 상기 메모리 게이트 밑과 위에 형성되는 절연층과 동일한 공정을 통하여 동일한 재질로 형성될 수 있다.In addition, the first insulating layer 112 and the second insulating layer 114 may be formed of the same material through the same process as the insulating layer formed under and above the memory gate, respectively.

가령, 상기 제1 절연층(112)과 상기 제2 절연층(114)은 ONO(Oxide-Nitride-Oxide) 구조를 가지거나 또는 HTO(High Temperature Oxidation)와 같은 단일층으로 형성될 수 있다.For example, the first insulating layer 112 and the second insulating layer 114 may have an oxide-nitride-oxide (ONO) structure or a single layer such as high temperature oxide (HTO).

참고로, 상기 하부 폴리실리콘층(100)의 상기 몸체(120)와 상기 브랜치(110) 구조는 플래시 메모리 소자의 게이트 구조를 응용한 것이므로 실시예에 따른 커패시터는 추가되는 반도체 공정 없이 저렴한 비용으로 제조될 수 있는 효과가 있다.For reference, since the structure of the body 120 and the branch 110 of the lower polysilicon layer 100 is applied to the gate structure of the flash memory device, the capacitor according to the embodiment is manufactured at low cost without additional semiconductor process. There is an effect that can be.

이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, It will be understood that various modifications and applications other than those described above are possible. For example, each component specifically shown in the embodiments of the present invention can be modified and implemented. And differences relating to such modifications and applications will have to be construed as being included in the scope of the invention defined in the appended claims.

도 1은 실시예에 따른 커패시터의 하부 폴리실리콘층이 형성된 후의 형태를 개략적으로 도시한 상면도.1 is a top view schematically showing the form after the lower polysilicon layer of the capacitor according to the embodiment is formed;

도 2는 도 1의 표시선 B-B'을 기준으로 한 실시예에 따른 커패시터의 측단면도.FIG. 2 is a side cross-sectional view of a capacitor according to an embodiment based on display line BB ′ of FIG. 1.

도 3은 도 1의 표시선 A-A'을 기준으로 한 실시예에 따른 커패시터의 측단면도.3 is a side cross-sectional view of a capacitor according to an embodiment with reference to the display line A-A 'of FIG.

도 4는 실시예에 따른 커패시터의 상부 폴리실리콘층이 형성된 후의 형태를 개략적으로 도시한 상면도.4 is a top view schematically showing a form after the upper polysilicon layer of the capacitor according to the embodiment is formed;

도 5는 도 4의 표시선 B-B'을 기준으로 한 실시예에 따른 커패시터의 측단면도.FIG. 5 is a side cross-sectional view of a capacitor according to an exemplary embodiment based on display line BB ′ of FIG. 4.

도 6은 도 4의 표시선 A-A'을 기준으로 한 실시예에 따른 커패시터의 측단면도.FIG. 6 is a side cross-sectional view of a capacitor according to an exemplary embodiment based on display line AA ′ of FIG. 4.

도 7은 실시예에 따른 커패시터의 컨택플러그가 형성된 후의 형태를 개략적으로 도시한 상면도.7 is a top view schematically illustrating a form after a contact plug of a capacitor is formed according to an embodiment.

도 8은 도 7의 표시선 A-A'을 기준으로 한 실시예에 따른 커패시터의 측단면도.FIG. 8 is a side cross-sectional view of a capacitor according to an exemplary embodiment based on display line AA ′ of FIG. 7.

Claims (13)

반도체 기판 위에 몸체 및 브랜치로 구분된 하부 폴실리콘층을 형성하는 단계;Forming a lower polysilicon layer divided into a body and a branch on the semiconductor substrate; 상기 브랜치의 상면과 측면을 감싸도록 제2 절연층을 형성하는 단계;Forming a second insulating layer to surround upper and side surfaces of the branch; 상기 제2 절연층과 상기 반도체 기판 위에 상기 몸체의 끝단을 노출시키는 상부 폴리실리콘층을 형성하는 단계;Forming an upper polysilicon layer exposing an end of the body on the second insulating layer and the semiconductor substrate; 상기 반도체 기판, 상기 상부 폴리실리콘층, 상기 몸체 끝단이 노출된 상기 하부 폴리실리콘층 위에 층간절연층을 형성하는 단계; 및Forming an interlayer insulating layer on the semiconductor substrate, the upper polysilicon layer, and the lower polysilicon layer exposing the body end; And 상기 층간절연층 상에 상기 상부 폴리실리콘층과 연결되는 제1 컨택플러그 및 상기 하부 폴리실리콘층과 연결되는 제2 컨택플러그를 형성하는 단계를 포함하는 커패시터의 제조 방법.Forming a first contact plug connected to the upper polysilicon layer and a second contact plug connected to the lower polysilicon layer on the interlayer insulating layer. 제1항에 있어서,The method of claim 1, 상기 반도체 기판 상에서 플래시 메모리 소자와 함께 집적되는 경우,When integrated with a flash memory device on the semiconductor substrate, 상기 하부 폴리실리콘층 및 상기 상부 폴리실리콘층은 각각 플래시 메모리 소자의 메모리 게이트 및 선택 게이트와 동일한 공정을 통하여 동일한 재질로 형성되는 것을 특징으로 하는 커패시터의 제조 방법.The lower polysilicon layer and the upper polysilicon layer are formed of the same material through the same process as the memory gate and the selection gate of the flash memory device, respectively. 제1항에 있어서,The method of claim 1, 상기 반도체 기판과 상기 하부 폴리실리콘층 사이에 제1 절연층을 형성하는 단계를 더 포함하는 커패시터의 제조 방법.And forming a first insulating layer between the semiconductor substrate and the lower polysilicon layer. 제3항에 있어서, The method of claim 3, wherein 상기 반도체 기판 상에서 플래시 메모리 소자와 함께 집적되는 경우,When integrated with a flash memory device on the semiconductor substrate, 또한, 상기 제1 절연층과 상기 제2 절연층은 각각 플래시 메모리 소자의 메모리 게이트 밑과 위에 형성되는 절연층과 동일한 공정을 통하여 동일한 재질로 형성되는 것을 특징으로 하는 커패시터의 제조 방법.The first and second insulating layers may be formed of the same material through the same process as the insulating layers formed under and above the memory gate of the flash memory device, respectively. 제3항에 있어서,The method of claim 3, wherein 상기 제1 절연층과 상기 제2 절연층 중 하나 이상의 층은 ONO(Oxide-Nitride-Oxide) 구조를 가지거나 또는 단일 절연층으로 형성되는 것을 특징으로 하는 커패시터의 제조 방법.At least one of the first insulating layer and the second insulating layer has an oxide-nitride-oxide (ONO) structure or is formed as a single insulating layer. 제1항에 있어서,The method of claim 1, 상기 제2 절연층은 상기 몸체의 일부까지 형성되며, 상기 몸체의 끝단을 노출시키는 것을 특징으로 하는 커패시터의 제조 방법.The second insulating layer is formed to a part of the body, the method of manufacturing a capacitor, characterized in that to expose the end of the body. 제1항에 있어서,The method of claim 1, 상기 상부 폴리실리콘층은 상기 브랜치 사이의 공간을 매립시키는 것을 특징 으로 하는 커패시터의 제조 방법.And the upper polysilicon layer fills the space between the branches. 제1항에 있어서,The method of claim 1, 상기 제2 컨택플러그는 상기 하부 폴리실리콘층의 노출된 상기 몸체와 연결되는 것을 특징으로 하는 커패시터의 제조 방법.And the second contact plug is connected to the exposed body of the lower polysilicon layer. 반도체 기판 위에 몸체 및 브랜치로 구분되어 형성된 하부 폴실리콘층;A lower polysilicon layer formed divided into a body and a branch on the semiconductor substrate; 상기 브랜치의 상면과 측면을 감싸도록 형성된 제2 절연층;A second insulating layer formed to surround the top and side surfaces of the branch; 상기 제2 절연층과 상기 반도체 기판 위에 형성되고, 상기 몸체의 끝단을 노출시키는 상부 폴리실리콘층;An upper polysilicon layer formed on the second insulating layer and the semiconductor substrate and exposing an end of the body; 상기 반도체 기판, 상기 상부 폴리실리콘층, 상기 몸체 끝단이 노출된 상기 하부 폴리실리콘층 위에 형성된 층간절연층; 및An interlayer insulating layer formed on the semiconductor substrate, the upper polysilicon layer, and the lower polysilicon layer exposed at the end of the body; And 상기 층간절연층 상에 형성되고, 상기 상부 폴리실리콘층과 연결되는 제1 컨택플러그 및 상기 하부 폴리실리콘층과 연결되는 제2 컨택플러그를 포함하는 커패시터.And a first contact plug formed on the interlayer insulating layer and connected to the upper polysilicon layer and a second contact plug connected to the lower polysilicon layer. 제9항에 있어서,10. The method of claim 9, 상기 반도체 기판과 상기 하부 폴리실리콘층 사이에 형성된 제1 절연층을 더 포함하는 커패시터.And a first insulating layer formed between the semiconductor substrate and the lower polysilicon layer. 제9항에 있어서,10. The method of claim 9, 상기 제2 절연층은 상기 몸체의 일부까지 형성되며, 상기 몸체의 끝단을 노출시키는 것을 특징으로 하는 커패시터.The second insulating layer is formed to a part of the body, the capacitor, characterized in that to expose the end of the body. 제9항에 있어서,10. The method of claim 9, 상기 상부 폴리실리콘층은 상기 브랜치 사이의 공간을 매립시키는 것을 특징으로 하는 커패시터.And the upper polysilicon layer fills the space between the branches. 제9항에 있어서,10. The method of claim 9, 상기 제2 컨택플러그는 상기 하부 폴리실리콘층의 노출된 상기 몸체와 연결되는 것을 특징으로 하는 커패시터.And the second contact plug is connected to the exposed body of the lower polysilicon layer.
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