KR20110064388A - Lighting device - Google Patents
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Abstract
Description
본 발명은 발광소자에 관한 것으로, 보다 상세하게는 와이어 본딩방법을 사용하여 기판의 도전성 패턴과 전기적으로 연결된 발광 다이오드를 갖는 발광소자에 관한 것이다.The present invention relates to a light emitting device, and more particularly, to a light emitting device having a light emitting diode electrically connected to a conductive pattern of a substrate using a wire bonding method.
발광 다이오드를 구비하는 발광소자는 소비전력이 낮고 수명이 길며 협소한 공간에도 설치 가능하고 진동에 강한 장점을 갖고 있다. 이러한 발광소자는 표시 소자 또는 백라이트로 이용되고 있고, 최근 일반 조명 용도로 상기 발광소자를 적용하기 위한 연구가 활발하게 진행 중에 있다.A light emitting device having a light emitting diode has a low power consumption, a long life, can be installed in a narrow space, and has a strong resistance to vibration. Such a light emitting device is used as a display device or a backlight, and research for applying the light emitting device for general lighting has been actively conducted.
일반적으로 상기 발광소자는 광을 발생시키는 복수개의 발광 다이오드 칩들, 예컨대, 수평구조타입(lateral structure type)의 칩들로 구성된다. 이러한 발광 다이오드 칩들이 서로 병렬 또는 직렬로 연결되기 위해서는, 우선 기판에 상기 발광소자를 본딩하고 도전성 패턴을 형성한 후, 와이어 본딩방법(wire bonding method)을 사용하여 상기 발광소자의 전극과 상기 도전성 패턴을 전기적으로 연결시켰다. 즉, 상기 발광 다이오드 칩들 각각의 전극은 상기 와이어 본딩방법에 의해 상기 도전성 패턴과 전기적으로 연결되었다.In general, the light emitting device includes a plurality of light emitting diode chips that generate light, for example, chips of a lateral structure type. In order for the LED chips to be connected to each other in parallel or in series, first, the light emitting device is bonded to a substrate and a conductive pattern is formed. Then, the electrode and the conductive pattern of the light emitting device are connected using a wire bonding method. Was electrically connected. That is, the electrodes of each of the LED chips are electrically connected to the conductive pattern by the wire bonding method.
한편, 최근 상기 발광소자의 사이즈가 작아짐에도 불구하고, 상기 발광 다이오드 칩이 일정 개수 실장되어 일정 파워로 구동되는 발광소자의 요구가 증가함에 따라, 상기 발광 다이오드 칩들 간의 거리도 중요시하게 여겨지고 있다. 이와 더불어, 상기 발광다이오드 칩의 면적이 넓어짐에 따라, 전류 스프레딩(spreading)을 고르게 할 수 있는 상기 발광다이오드 칩의 전극 패턴이 점점 요구되고 있는 실정이다.On the other hand, although the size of the light emitting device has recently decreased, as the number of the light emitting diode chips is mounted a certain number and the demand of the light emitting device to be driven at a constant power increases, the distance between the light emitting diode chips is also considered important. In addition, as the area of the light emitting diode chip increases, there is an increasing demand for an electrode pattern of the light emitting diode chip capable of evenly spreading current.
그러나, 상기 와이어 본딩방법에 의해 상기 발광소자의 전극과 상기 도전성 패턴을 전기적으로 연결시킬 때, 상기 발광소자를 일일이 본딩하는데 소요되는 시간이 증가하고, 이러한 와이어 본딩으로 인하여 단선이나 단락의 가능성이 증가한다. 더욱이 상기 발광 다이오드 칩 다수개를 일정 공간 내에 실장하다 보면 필요한 공간이 증가하는 문제점이 발생한다.However, when the electrode of the light emitting device and the conductive pattern are electrically connected by the wire bonding method, the time required for bonding the light emitting device individually increases, and the possibility of disconnection or short circuit increases due to the wire bonding. do. Furthermore, when the plurality of light emitting diode chips are mounted in a predetermined space, a problem arises in that required space increases.
또한, 하나의 발광소자 내에 2개 이상의 발광 다이오드 칩들을 실장하여 사용시, 상기 발광 다이오드 칩들 각각의 Vf 편차로 인하여 상기 발광 다이오드 칩들 중 어느 하나에 전류가 쏠리는 현상이 발생하게 된다. 이러한 문제점은 균일한 발광을 저해하는 큰 요소로 부각되고 있다.In addition, when two or more light emitting diode chips are mounted and used in one light emitting device, current may be concentrated in any one of the light emitting diode chips due to Vf deviation of each of the light emitting diode chips. This problem is emerging as a large factor that inhibits uniform light emission.
따라서, 본 발명은 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 해결하고자 하는 과제는 와이어 본딩 공정시간을 단축시키면서 어느 하나의 발광 다이오드 칩으로 전류가 쏠리는 현상을 방지할 수 있는 발광소자를 제공하는 것 이다.Accordingly, the present invention is to solve such a conventional problem, the problem to be solved by the present invention is to provide a light emitting device that can prevent the phenomenon of current is directed to any one of the LED chip while reducing the wire bonding process time. I will.
상기한 본 발명의 일 실시예에 의한 발광소자는 N형 반도체층, 제1 발광부, 제2 발광부, 및 N형전극을 포함한다.The light emitting device according to the embodiment of the present invention described above includes an N-type semiconductor layer, a first light emitting part, a second light emitting part, and an N-type electrode.
상기 N형 반도체층은 기판 상에 형성된다. 상기 제1 발광부는 상기 N형 반도체층의 제1 영역 상에 형성된 제1 활성층, 상기 제1 활성층 상에 형성된 제1 P형 반도체층, 및 상기 제1 P형 반도층 상에 형성된 제1 P형전극을 포함한다. 상기 제2 발광부는 상기 N형 반도체층의 제2 영역 상에 형성된 제2 활성층, 상기 제2 활성층 상에 형성된 제2 P형 반도체층, 및 상기 제2 P형 반도층 상에 형성된 제2 P형전극을 포함한다. 상기 N형전극은 상기 제1 및 제2 발광부들을 서로 이격시키는 상기 N형 반도체층의 제3 영역 상에 형성된 N형전극을 포함한다.The N-type semiconductor layer is formed on a substrate. The first light emitting part includes a first active layer formed on a first region of the N-type semiconductor layer, a first P-type semiconductor layer formed on the first active layer, and a first P-type formed on the first P-type semiconductor layer. An electrode. The second light emitting part is a second active layer formed on the second region of the N-type semiconductor layer, a second P-type semiconductor layer formed on the second active layer, and a second P-type formed on the second P-type semiconductor layer. An electrode. The N-type electrode includes an N-type electrode formed on a third region of the N-type semiconductor layer spaced apart from the first and second light emitting portions.
상기 N형 반도체층은 제1 방향으로의 길이가 상기 제1 방향과 수직한 제2 방향으로의 길이보다 길게 형성된 실질적으로 직사각형의 평면형상을 가질 수 있고, 상기 제1 및 제2 발광부들은 상기 N형전극을 중심으로 제1 방향으로의 양측에 서로 이격되어 배치될 수 있다. 이때, 상기 제1 및 제2 발광부들은 상기 N형 반도체층의 중심 또는 상기 제2 방향을 따라 상기 N형 반도체층의 중심을 지나는 중심선을 기준으로 서로 대칭이 되는 평면형상을 가질 수 있다.The N-type semiconductor layer may have a substantially rectangular planar shape having a length in a first direction longer than a length in a second direction perpendicular to the first direction, wherein the first and second light emitting parts The N-type electrodes may be spaced apart from each other on both sides in the first direction. In this case, the first and second light emitting parts may have a planar shape that is symmetrical with respect to the center line passing through the center of the N-type semiconductor layer along the center of the N-type semiconductor layer or the second direction.
상기 N형전극은 음의 전압을 인가하기 위한 음전압 인가선이 와이어 본딩되는 N형전극 패드부, 상기 N형전극 패드부로부터 상기 제1 발광부 측으로 연장된 제1 N형전극 연장부, 및 상기 N형전극 패드부로부터 상기 제2 발광부 측으로 연장된 제2 N형전극 연장부를 포함할 수 있다. 이때, 상기 제1 및 제2 N형전극 연장부들은 상기 N형 반도체층의 중심 또는 상기 제2 방향을 따라 상기 N형 반도체층의 중심을 지나는 중심선을 기준으로 서로 대칭이 되는 평면형상을 가질 수 있다.The N-type electrode may include an N-type electrode pad portion to which a negative voltage applying line for applying a negative voltage is wire-bonded, a first N-type electrode extension portion extending from the N-type electrode pad portion to the first light emitting portion, and And a second N-type electrode extension part extending from the N-type electrode pad part to the second light emitting part side. In this case, the first and second N-type electrode extensions may have a planar shape that is symmetrical with respect to a center line passing through the center of the N-type semiconductor layer along the center of the N-type semiconductor layer or the second direction. have.
상기 제1 N형전극 연장부로부터 상기 제1 발광부까지의 거리는 상기 N형전극 패드부로부터 상기 제1 발광부까지의 거리보다 짧을 수 있고, 상기 제2 N형전극 연장부로부터 상기 제2 발광부까지의 거리는 상기 N형전극 패드부로부터 상기 제2 발광부까지의 거리보다 짧을 수 있다. 이때, 상기 제1 N형전극 연장부로부터 상기 제1 발광부까지의 거리는 상기 제2 N형전극 연장부로부터 상기 제2 발광부까지의 거리와 실질적으로 동일할 수 있다.The distance from the first N-type electrode extension portion to the first light emitting portion may be shorter than the distance from the N-type electrode pad portion to the first light emitting portion, and the second light emission from the second N-type electrode extension portion. The distance to the portion may be shorter than the distance from the N-type electrode pad portion to the second light emitting portion. In this case, the distance from the first N-type electrode extension part to the first light emitting part may be substantially the same as the distance from the second N-type electrode extension part to the second light emitting part.
상기 제1 및 제2 N형전극 연장부들은 상기 N형전극 패드부로부터 멀어질수록 상기 N형 반도체층과의 면저항이 작아지는 구조를 가질 수 있다. 예를 들어, 상기 제1 및 제2 N형전극 연장부들은 상기 N형전극 패드부로부터 멀어질수록 폭이 넓어지는 평면형상을 가질 수 있다.The first and second N-type electrode extensions may have a structure in which the sheet resistance with the N-type semiconductor layer decreases as the first and second N-type electrode extension portions move away from the N-type electrode pad portion. For example, the first and second N-type electrode extensions may have a planar shape that becomes wider as the first and second N-type electrode extensions extend away from the N-type electrode pad portion.
상기 제1 P형전극은 양의 전압을 인가하기 위한 제1 양전압 인가선이 와이어 본딩되는 제1 P형전극 패드부, 및 상기 제1 P형전극 패드부로부터 상기 N형전극 측으로 연장된 제1 P형전극 연장부를 포함할 수 있고, 상기 제2 P형전극은 상기 양의 전압을 인가하기 위한 제2 양전압 인가선이 와이어 본딩되는 제2 P형전극 패드부, 및 상기 제2 P형전극 패드부로부터 상기 N형전극 측으로 연장된 제2 P형전극 연장부를 포함할 수 있다.The first P-type electrode may include a first P-type electrode pad part wire-bonded with a first positive voltage applying line for applying a positive voltage, and a first extension to the N-type electrode side from the first P-type electrode pad part. The second P-type electrode may include an extension portion of the first P-type electrode, and the second P-type electrode may include a second P-type electrode pad portion wire-bonded with a second positive voltage applying line for applying the positive voltage, and the second P-type electrode. A second P-type electrode extension part extending from an electrode pad part toward the N-type electrode side may be included.
상기 제1 P형전극 연장부는 상기 제1 N형전극 연장부와 대응되는 평면형상을 가질 수 있고, 상기 제2 P형전극 연장부는 상기 제2 N형전극 연장부와 대응되는 평면형상을 가질 수 있다. 또한, 상기 제1 P형전극 연장부는 상기 제1 N형전극 연장부와 실질적으로 동일한 길이를 가질 수 있고, 상기 제2 P형전극 연장부는 상기 제2 N형전극 연장부와 실질적으로 동일한 길이를 가질 수 있다.The first P-type electrode extension may have a planar shape corresponding to the first N-type electrode extension, and the second P-type electrode extension may have a planar shape corresponding to the second N-type electrode extension. have. In addition, the first P-type electrode extension may have a length substantially the same as that of the first N-type electrode extension, and the second P-type electrode extension may have a length substantially equal to that of the second N-type electrode extension. Can have
상기 제1 발광부는 상기 제1 P형 반도체층 및 제1 P형전극 사이에 형성된 제1 투명 전극층을 더 포함할 수 있고, 상기 제2 발광부는 상기 제2 P형 반도체층 및 제2 P형전극 사이에 형성된 제2 투명 전극층을 더 포함할 수 있다. 여기서, 상기 제1 P형전극은 상기 제1 투명 전극층의 가장자리 중 상기 N형전극의 반대측 상에 배치될 수 있고, 상기 제2 P형전극은 상기 제2 투명 전극층의 가장자리 중 상기 N형전극의 반대측 상에 배치될 수 있다.The first light emitting part may further include a first transparent electrode layer formed between the first P-type semiconductor layer and the first P-type electrode, and the second light emitting part may further include the second P-type semiconductor layer and the second P-type electrode. It may further include a second transparent electrode layer formed between. Here, the first P-type electrode may be disposed on the opposite side of the N-type electrode of the edge of the first transparent electrode layer, the second P-type electrode of the N-type electrode of the edge of the second transparent electrode layer On the opposite side.
상기 제1 투명 전극층에는 상기 N형전극과 상기 제1 P형전극 사이에서 전류의 흐름을 균일화하기 위한 적어도 하나의 제1 전류흐름 방해홈이 형성될 수 있고, 상기 제2 투명 전극층에는 상기 N형전극과 상기 제2 P형전극 사이에서 전류의 흐름을 균일화하기 위한 적어도 하나의 제2 전류흐름 방해홈이 형성될 수 있다. 예를 들어, 상기 제1 전류흐름 방해홈은 상기 제1 P형전극 및 상기 N형전극 간의 거리가 최단이 되는 지점을 따라 형성될 수 있고, 상기 제2 전류흐름 방해홈은 상기 제2 P형전극 및 상기 N형전극 간의 거리가 최단이 되는 지점을 따라 형성될 수 있다.At least one first current flow obstruction groove may be formed in the first transparent electrode layer to equalize the flow of current between the N-type electrode and the first P-type electrode, and the N-type may be formed in the second transparent electrode layer. At least one second current flow obstruction groove may be formed between the electrode and the second P-type electrode to equalize the flow of current. For example, the first current flow obstruction groove may be formed along a point where the distance between the first P-type electrode and the N-type electrode is the shortest, and the second current flow obstruction groove is the second P-type. The distance between the electrode and the N-type electrode may be formed along the shortest point.
본 발명의 발광소자에 따르면, N형전극이 제1 및 제2 발광부들 사이에 배치되어 상기 제1 및 제2 발광부들 각각으로 전하를 제공함에 따라, 상기 N형전극에 와이어 본딩하는 공정이 단축될 수 있고, 기판 상에 발광 다이오드 칩을 실장할 때 공간사용을 효율적으로 할 수 있다.According to the light emitting device of the present invention, as the N-type electrode is disposed between the first and second light emitting portions to provide charge to each of the first and second light emitting portions, the process of wire bonding to the N-type electrode is shortened. It is possible to make efficient use of space when mounting the LED chip on the substrate.
또한, 상대적으로 높은 저항을 갖는 P형전극이 2 개로 나누어 형성됨에 따라, 상기 발광소자에서의 열 방출을 효과적으로 할 수 있다.In addition, since the P-type electrode having a relatively high resistance is formed by dividing into two, heat emission from the light emitting device can be effectively performed.
또한, 제1 N형전극 연장부 및 제1 P형전극 연장부가 서로 대응되는 평면형상을 갖고, 제2 N형전극 연장부 및 제2 P형전극 연장부가 서로 대응되는 평면형상을 가짐에 따라, 상기 제1 및 제2 발광부들 각각에서 균일한 전류 스프레딩을 형성할 수 있다.In addition, as the first N-type electrode extension part and the first P-type electrode extension part have a planar shape corresponding to each other, and the second N-type electrode extension part and the second P-type electrode extension part have a planar shape corresponding to each other, Uniform current spreading may be formed in each of the first and second light emitting units.
또한, 상기 제1 및 제2 발광부들이 N형 반도체층의 중심 또는 상기 N형 반도체층의 중심을 지나는 중심선을 기준으로 서로 대칭이 되는 평면형상을 가짐에 따라, 종래와 같이 어느 하나의 발광 다이오드 칩으로 전류가 쏠리는 현상을 감소시킬 수 있다.In addition, as the first and second light emitting parts have a planar shape that is symmetrical with each other based on a center line passing through the center of the N-type semiconductor layer or the center of the N-type semiconductor layer, any one of the light emitting diodes as in the related art. This can reduce the current draw into the chip.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the drawings.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.As the inventive concept allows for various changes and numerous embodiments, particular embodiments will be illustrated in the drawings and described in detail in the text. However, this is not intended to limit the present invention to the specific disclosed form, it should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.Like reference numerals are used for like elements in describing each drawing. In the accompanying drawings, the dimensions of the structures are shown in an enlarged scale than actual for clarity of the invention.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.The terms first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as the second component, and similarly, the second component may also be referred to as the first component. Singular expressions include plural expressions unless the context clearly indicates otherwise.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.In this application, the terms "comprises", "having", and the like are used to specify that a feature, a number, a step, an operation, an element, a part or a combination thereof is described in the specification, But do not preclude the presence or addition of one or more other features, integers, steps, operations, components, parts, or combinations thereof.
또한, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Also, unless otherwise defined, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in the commonly used dictionaries should be construed as having meanings consistent with the meanings in the context of the related art and shall not be construed in ideal or excessively formal meanings unless expressly defined in this application. Do not.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings.
<발광소자의 실시예 1><Example 1 of Light-Emitting Element>
도 1은 본 발명의 제1 실시예에 따른 발광소자를 도시한 평면도이고, 도 2는 도 1의 I-I'선을 따라 절단한 단면도이다.1 is a plan view illustrating a light emitting device according to a first exemplary embodiment of the present invention, and FIG. 2 is a cross-sectional view taken along line II ′ of FIG. 1.
도 1 및 도 2를 참조하면, 본 실시예에 의한 발광소자는 기판(10), N형 반도체층(20), 제1 발광부(100), 제2 발광부(200) 및 N형전극(30)을 포함한다.1 and 2, the light emitting device according to the present embodiment includes a
상기 기판(10)은 사파이어 기판(sapphire substrate) 또는 실리콘 카바이드 기판(SiC substrate)이 사용되는 것이 바람직하지만, 이와 다르게 유리 기판, 세라믹 기판 등의 다른 종류의 기판이 사용될 수도 있다.The
상기 N형 반도체층(20)은 상기 기판(10) 상에 형성된다. 상기 N형 반도체층(20)은 질화갈륨 계열의 화합물 반도체로 이루어질 수 있고, 예를 들어 N형 불순물이 함유된 질화갈륨(N-GaN)으로 이루어질 수 있다. 이때, 상기 N형 불순물로는 실리콘(Si)을 포함하는 실란, 예를 들어 모노실란(SiH4) 또는 디실란(SiH6) 등이 사용되나, 이외에도 게르마늄(Ge), 주석(Sn), 텔러륨(Te), 황(S) 등을 포함하는 재료가 사용될 수도 있다.The N-
상기 N형 반도체층(20)은 사각형의 평면형상을 가질 수 있다. 바람직하게, 상기 N형 반도체층(20)은 제1 방향(D1)으로의 길이가 상기 제1 방향(D1)과 수직한 제2 방향(D2)으로의 길이보다 길게 형성된 실질적으로 직사각형의 평면형상을 가질 수 있다.The N-
한편, 상기 기판(10) 및 상기 N형 반도체층(20) 사이에는 버퍼층(미도시)이 더 형성될 수 있다. 상기 버퍼층은 상기 기판(10) 및 상기 N형 반도체층(20) 사이의 격자 부정합을 완화시키기 위해 상기 N형 반도체층(20)과 동일한 계열의 물질로 형성된다. 예를 들어, 상기 버퍼층은 질화갈륨 계열의 화합물 반도체, 예를 들어 불순물이 함유되지 않은 질화갈륨(GaN)으로 이루어질 수 있다.Meanwhile, a buffer layer (not shown) may be further formed between the
상기 제1 발광부(100)는 상기 N형 반도체층(20)의 제1 영역 상에 형성되고, 상기 제2 발광부(200)는 상기 N형 반도체층(20)의 제2 영역 상에 형성된다. 또한, 상기 N형전극(30)은 상기 제1 및 제2 발광부들(100, 200)을 서로 이격시키는 상기 N형 반도체층(20)의 제3 영역 상에 형성된다. 여기서, 상기 N형 반도체층(20)이 도 1과 같이 상기 제1 방향(D1)의 길이가 상기 제2 방향(D2)의 길이보다 긴 직사각형의 평면형상을 가진다고 할 때, 상기 제1 및 제2 발광부들(100, 200)은 상기 N형전극(30)을 중심으로 상기 제1 방향(D1)으로의 양측에 서로 이격되어 배치된다.The first
상기 제1 발광부(100)는 제1 활성층(110), 제1 P형 반도체층(120), 제1 투명 전극층(130) 및 제1 P형전극(140)을 포함하고, 상기 제2 발광부(200)는 제2 활성층(210), 제2 P형 반도체층(220), 제2 투명 전극층(230) 및 제2 P형전극(240)을 포함한다.The first
상기 제1 활성층(110)은 상기 N형 반도체층(20)의 제1 영역 상에 형성되고, 상기 제2 활성층(210)은 상기 N형 반도체층(20)의 제2 영역 상에 형성된다. 상기 제1 및 제2 활성층들(110, 120)은 서로 동일한 물질로 이루어지고, 바람직하게 불 순물이 함유되지 않은 질화갈륨(GaN)으로 이루어진다. 이때, 요구되는 파장의 광, 예를 들어 자외선 또는 청색광을 방출하도록 활성층의 조성원소 및 조성비가 결정될 수 있다.The first
상기 제1 및 제2 활성층들(110, 210)은 에너지 밴드갭이 작은 웰층(well layer)과 상기 웰층보다 에너지 밴드갭이 큰 배리어층(barrier layor)이 단일 또는 복수로 교대로 적층되어 형성된 단일 양자우물 구조 또는 다중 양자우물 구조로 형성될 수 있다. 예를 들어, 상기 제1 및 제2 활성층들(110, 210)은 청색광을 발생시키기 위해 인듐질화갈륨(InGaN)/질화갈륨(GaN)으로 이루어진 다중 양자우물 구조로 형성되거나, 자외선을 발생시키기 위해 질화갈륨(GaN)/알루미늄질화갈륨(AlGaN), 인듐알루미늄질화갈륨(InAlGaN)/인듐알루미늄질화갈륨(InAlGaN), 인듐질화갈륨(InGaN)/알루미늄질화갈륨(AlGaN) 등으로 이루어진 다중 양자우물 구조로 형성될 수 있다. 이때, 인듐(In) 또는 알루미늄(Al)의 조성비율을 변화시킴으로써 활성층 내에서 발생되는 광의 파장을 조절하거나, 활성층 내의 양자우물의 깊이, 활성층의 수, 두께를 변화시킴으로써 LED의 내부 양자효율을 향상시킬 수 있다.The first and second
상기 제1 P형 반도체층(120)은 상기 제1 활성층(110) 상에 형성되고, 상기 제2 P형 반도체층(220)은 상기 제1 활성층(210) 상에 형성된다. 상기 제1 및 제2 P형 반도체층들(120, 220)은 서로 동일한 질화갈륨 계열의 화합물 반도체로 이루어질 수 있고, 예를 들어 P형 불순물이 함유된 질화갈륨(P-GaN)으로 이루어질 수 있다. 이때, 상기 P형 불순물로는 예를 들어, 아연(Zn), 카드늄(Cd), 베륨(Be), 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba) 등을 포함하는 재료가 사용될 수도 있다.The first P-
상기 제1 투명 전극층(130)은 상기 제1 P형 반도체층(120) 상에 형성되고, 상기 제2 투명 전극층(230)은 상기 제2 P형 반도체층(220) 상에 형성된다. 상기 제1 및 제2 투명 전극층들(130, 230)은 광이 투과될 수 있는 도전성 물질로서, 예를 들어 산화인듐주석(ITO, Indium Tin Oxide) 또는 니켈(Ni)/금(Au)으로 형성될 수 있다.The first
상기 제1 P형전극(140)은 상기 제1 투명 전극층(130)의 일부 영역 상에 형성되고, 상기 제2 P형전극(240)은 상기 제2 투명 전극층(230)의 일부 영역 상에 형성된다. 상기 제1 및 제2 P형전극들(140, 240)은 서로 동일한 불투명한 도전성 물질로 이루어질 수 있으며, 예를 들어 티타늄(Ti)/알루미늄(Al)으로 이루어질 수 있다.The first P-
상기 N형전극(30)은 상기 제1 및 제2 발광부들(100, 200)에 의해 덮혀지지 않은 상기 N형 반도체층(20)의 제3 영역 상에 형성되어, 상기 제1 및 제2 발광부들(100, 200)을 서로 이격시킨다. 상기 N형전극(30)은 상기 제1 및 제2 P형전극들(140, 240)과 동일한 불투명한 도전성 물질로 이루어질 수 있으며, 예를 들어 티타늄(Ti)/알루미늄(Al)으로 이루어질 수 있다.The N-
한편, 본 실시예에 의한 발광소자의 제조방법을 간단하게 예를 들어 설명하면 다음과 같다.In the meantime, a method of manufacturing the light emitting device according to the present embodiment will be described in brief as follows.
우선, 금속유기화학증착법(MOCVD, metal organic chemical vapor deposition) 또는 분자빔적층성장법(MBE, molecular beam epitaxy) 기술을 이용하 여 상기 기판(10) 상에 상기 버퍼층 및 상기 N형 반도체층(20)을 형성한 후, 그 위에 활성층 및 P형 반도체층을 순차적으로 형성한다. 이어서, 상기 P형 반도체층 상에 스퍼터링(sputtering) 등의 방법에 의해 투명 전극층을 형성한 후, 상기 투명 전극층에서부터 상기 N형 반도체층(20)의 일부분까지 건식 식각 등의 에칭방법을 사용하여 에칭한다. 그 결과, 상기 활성층은 상기 제1 및 제2 활성층들(110, 210)로 분할되고, 상기 P형 반도체층은 상기 제1 및 제2 P형 반도체층들(120, 220)로 분할되며, 상기 투명 전극층은 상기 제1 및 제2 투명 전극층들(130, 230)로 분할된다. 또한, 상기 N형 반도체층(20)의 일부 영역, 즉 상기 N형 반도체층(20)의 제3 영역이 외부로 노출된다. 이어서, 상기 에칭된 상부표면 상에 스퍼터링(sputtering) 등의 방법을 통해 전극 금속층을 형성한 후, 리프트 오프 기술 등의 방법을 사용하여 상기 제1 및 제2 P형전극들(140, 240) 및 상기 N형전극(30)을 형성한다.First, the buffer layer and the N-
이하, 상기 제1 발광부(100), 상기 제2 발광부(200) 및 상기 N형전극(30)의 평면 배치 또는 평면형상에 대한 설계원칙을 설명하고자 한다.Hereinafter, design principles for the planar arrangement or planar shape of the first
상기 제1 및 제2 발광부들(100, 200)은 상기 N형 반도체층(20)의 중심을 기준으로 서로 대칭이 되는 평면형상을 갖는다. 즉, 상기 제1 활성층(110), 상기 제1 P형 반도체층(120), 제1 투명 전극층(130) 및 상기 제1 P형전극(140)은 상기 제2 활성층(210), 상기 제2 P형 반도체층(220), 제2 투명 전극층(230) 및 상기 제2 P형전극(240)과 각각 상기 N형 반도체층(20)의 중심을 기준으로 대칭이 되는 평면형상을 갖는다. 이와 다르게, 상기 제1 및 제2 발광부들(100, 200)은 상기 N형 반도체 층(20)의 중심을 상기 제2 방향(D2)으로 지나는 중심선(이하, 'N형 반도체층(20)의 수직 중심선'이라함)을 기준으로 서로 대칭이 되는 평면형상을 가질 수 있다.The first and second
상기 N형전극(30)은 음의 전압을 인가하기 위한 음전압 인가선(40)이 와이어 본딩되는 N형전극 패드부(32), 상기 N형전극 패드부(32)로부터 상기 제1 발광부(100) 측으로 연장된 제1 N형전극 연장부(34), 및 상기 N형전극 패드부(32)로부터 상기 제2 발광부(200) 측으로 연장된 제2 N형전극 연장부(36)를 포함할 수 있다. 한편, 도면에서는 와이어 본딩이 이루어지는 지점이 원형의 점선으로 표시되었다.The N-
상기 제1 및 제2 N형전극 연장부들(34, 36)은 상기 N형 반도체층의 중심 또는 상기 N형 반도체층(20)의 수직 중심선을 기준으로 서로 대칭이 되는 평면형상을 갖는다. 더 나아가, 상기 N형전극(30)의 전체가 상기 N형 반도체층의 중심 또는 상기 N형 반도체층(20)의 수직 중심선을 기준으로 대칭이 되는 평면형상을 가질 수 있다.The first and second N-
상기 제1 N형전극 연장부(34)로부터 상기 제1 발광부(100)까지의 거리는 상기 N형전극 패드부(32)로부터 상기 제1 발광부(100)까지의 거리보다 짧을 수 있고, 상기 제2 N형전극 연장부(36)로부터 상기 제2 발광부(200)까지의 거리는 상기 N형전극 패드부(32)로부터 상기 제2 발광부(200)까지의 거리보다 짧을 수 있다. 이때, 상기 제1 N형전극 연장부(34)로부터 상기 제1 발광부(100)까지의 거리는 상기 제2 N형전극 연장부(36)로부터 상기 제2 발광부(200)까지의 거리와 실질적으로 동일하다. 또한, 상기 N형전극 패드부(32)로부터 상기 제2 발광부(200)까지의 거리 는 상기 N형전극 패드부(32)로부터 상기 제2 발광부(200)까지의 거리와 실질적으로 동일하다.The distance from the first N-type
상기 제1 및 제2 N형전극 연장부들(34, 36)은 상기 N형전극 패드부(32)로부터 멀어질수록 상기 N형 반도체층(20)과의 면저항이 작아지는 구조를 가질 수 있다. 그로 인해, 상기 N형전극 패드부(32)로 인가된 전하가 상기 제1 및 제2 N형전극 연장부들(34, 36)의 처음부터 끝단부까지 균일하게 제공될 수 있다. 예를 들어, 상기 제1 및 제2 N형전극 연장부들(34, 36)은 상기 N형전극 패드부(32)로부터 멀어질수록 폭이 넓어지는 평면형상을 가질 수 있다.The first and second N-
한편, 상기 제1 P형전극(140)은 양의 전압을 인가하기 위한 제1 양전압 인가선(50)이 와이어 본딩되는 제1 P형전극 패드부(142), 및 상기 제1 P형전극 패드부(142)로부터 상기 N형전극(30) 측으로 연장된 제1 P형전극 연장부(144)를 포함할 수 있다. 또한, 상기 제2 P형전극(240)은 상기 양의 전압을 인가하기 위한 제2 양전압 인가선(60)이 와이어 본딩되는 제2 P형전극 패드부(242), 및 상기 제2 P형전극 패드부(242)로부터 상기 N형전극(30) 측으로 연장된 제2 P형전극 연장부(244)를 포함할 수 있다.Meanwhile, the first P-
상기 제1 P형전극 연장부(144)는 상기 제1 N형전극 연장부(34)와 대응되는 평면형상을 갖고, 상기 제2 P형전극 연장부(244)는 상기 제2 N형전극 연장부(36)와 대응되는 평면형상을 가질 수 있다. 또한, 상기 제1 P형전극 연장부(144)는 상기 제1 N형전극 연장부(34)와 실질적으로 동일한 길이를 가질 수 있고, 상기 제2 P형전극 연장부(244)는 상기 제2 N형전극 연장부(36)와 실질적으로 동일한 길이를 가 질 수 있다.The first P-
상기 제1 P형전극(140)은 상기 제1 투명 전극층(130)의 가장자리 중 상기 N형전극(30)의 반대측 상에 배치될 수 있고, 상기 제2 P형전극(240)은 상기 제2 투명 전극층(230)의 가장자리 중 상기 N형전극(30)의 반대측 상에 배치될 수 있다. 이때, 상기 제1 투명 전극층(130)에는 상기 N형전극(30)과 상기 제1 P형전극(140) 사이에서 전류의 흐름을 균일화하기 위한 적어도 하나의 제1 전류흐름 방해홈(132)이 형성될 수 있고, 상기 제2 투명 전극층(230)에는 상기 N형전극(30)과 상기 제2 P형전극(240) 사이에서 전류의 흐름을 균일화하기 위한 적어도 하나의 제2 전류흐름 방해홈(242)이 형성될 수 있다.The first P-
상기 제1 전류흐름 방해홈(132)은 상기 제1 P형전극(140) 및 상기 N형전극(30) 간의 거리가 최단이 되는 지점을 따라 연속적으로 또는 불연속적으로 형성될 수 있고, 상기 제2 전류흐름 방해홈(232)은 상기 제2 P형전극(240) 및 상기 N형전극(30) 간의 거리가 최단이 되는 지점을 따라 연속적으로 또는 불연속적으로 형성될 수 있다. 한편, 본 실시예에서의 상기 제1 및 제2 전류흐름 방해홈들(132, 232)은 상기 제1 및 제2 투명 전극층들(130, 230)의 일부가 패인 홈(groove)과, 상기 제1 및 제2 P형 반도체층들(120, 220)을 노출시키기 위해 상기 제1 및 제2 투명 전극층들(130, 230)의 일부가 관통하여 형성된 홀(hole)을 포함하는 개념이다.The first current
이하, 도 1을 참조하여 상기 제1 발광부(100), 상기 제2 발광부(200) 및 상기 N형전극(30)의 구체적인 평면 배치 또는 평면형상에 대해 설명하고자 한다.Hereinafter, a detailed planar arrangement or planar shape of the first
우선, 상기 N형전극(30)에 대해 설명하면 다음과 같다. 상기 N형전극 패드 부(32)는 상기 N형 반도체층(20)의 수직 중심선을 따라 연장된 평면형상을 갖는다. 상기 제1 N형전극 연장부(34)는 상기 N형전극 패드부(32) 중 상기 제2 방향(D2)으로의 일단부로부터 상기 제1 P측전극(140) 측으로 상기 제1 방향(D1)을 따라 연장된다. 상기 제2 N형전극 연장부(36)는 상기 N형전극 패드부(32) 중 상기 제2 방향(D2)으로의 타단부로부터 상기 제2 P측전극(240) 측으로 상기 제1 방향(D1)을 따라 연장된다.First, the N-
상기 제1 N형전극 연장부(34)는 상기 제2 N형전극 연장부(36)와 실질적으로 동일한 길이와 폭을 갖는다. 상기 N형전극 패드부(32)의 폭은 상기 제1 N형전극 연장부(34) 또는 상기 제1 N형전극 연장부(36)의 폭보다 넓다. 이와 같이, 상기 N형전극(30)은 상기 N형 반도체층(20)의 중심을 기준으로 실질적으로 대칭이 되는 평면형상을 갖는다. 한편, 상기 제1 및 제2 N형전극 연장부들(34, 36)은 도 1과 같이 동일한 폭을 가지며 연장되는 구조를 가질 수도 있지만, 도 1과 달리 상기 N형전극 패드부(32)로부터 멀어질수록 폭이 증가하는 구조를 가질 수 있다.The first N-type
이어서, 상기 제1 및 제2 발광부들(100, 200)에 대해 설명하면 다음과 같다. 상기 제1 및 제2 발광부들(100, 200)은 상기 N형전극(30)을 중심으로 상기 제1 방향(D1)으로의 양측에 배치된다. 이때, 상기 제1 및 제2 발광부들(100, 200)은 상기 N형 반도체층(20)의 중심을 기준으로 실질적으로 대칭이 되는 평면형상을 갖는다. 즉, 상기 제1 활성층(110)은 상기 제2 활성층(210)과 대칭이 되고, 상기 제1 P형 반도체층(120)은 상기 제2 P형 반도체층(220)과 대칭이 되며, 상기 제1 투명 전극층(130)은 상기 제2 투명 전극층(230)과 대칭이 되고, 상기 제1 P형전극(140) 은 상기 제2 P형전극(240)과 대칭이 된다. 이하, 상기 제1 및 제2 P형전극들(140, 240)과 상기 제1 및 제2 투명 전극층들(130, 230)에 대해 보다 구체적으로 자세하게 설명하겠다.Next, the first and second
상기 제1 P형전극 패드부(142)는 상기 N형 반도체층(20)의 상기 제1 방향(D1)으로의 일단부에 상기 제2 방향(D2)을 따라 연장된 평면형상을 갖고, 상기 제2 P형전극 패드부(242)는 상기 N형 반도체층(20)의 상기 제1 방향(D1)으로의 타단부에 상기 제2 방향(D2)을 따라 연장된 평면형상을 갖는다. 상기 제1 P형전극 연장부(144)는 상기 제1 P형전극 패드부(142)의 상기 제2 방향(D2)으로의 일단부로부터 상기 N형전극(30) 측으로 상기 제1 방향(D1)을 따라 연장되고, 상기 제2 P형전극 연장부(244)는 상기 제2 P형전극 패드부(242)의 상기 제2 방향(D2)으로의 일단부로부터 상기 N형전극(30) 측으로 상기 제1 방향(D1)을 따라 연장된다. 여기서, 상기 제2 P형전극 패드부(242)의 상기 제2 방향(D2)으로의 일단부는 상기 제1 P형전극 패드부(142)의 상기 제2 방향(D2)으로의 일단부와 상기 N형 반도체층(20)의 중심에 대하여 대칭이 되는 위치에 배치된다.The first P-type
상기 제1 P형전극 패드부(142)는 상기 제2 P형전극 패드부(242)와 실질적으로 동일한 길이와 폭을 갖고, 상기 제1 P형전극 연장부(144)는 상기 제2 P형전극 연장부(244)와 실질적으로 동일한 길이와 폭을 갖는다. 상기 제1 P형전극 패드부(142)의 폭은 상기 제1 P형전극 연장부(144)의 폭보다 넓고, 상기 제2 P형전극 패드부(242)의 폭은 상기 제2 P형전극 연장부(244)의 폭보다 넓다. 이와 같이, 상기 제1 및 제2 P형전극들(140, 240)은 상기 N형 반도체층(20)의 중심을 기준으로 실질적으로 서로 대칭이 되는 평면형상을 갖는다.The first P-type
상기 N형전극 패드부(32) 및 상기 제1 발광부(100) 간의 거리와 상기 N형전극 패드부(32) 및 상기 제2 발광부(200) 간의 거리는 실질적으로 동일하고, 상기 제1 N형전극 연장부(34) 및 상기 제1 발광부(100) 간의 거리와 상기 제2 N형전극 연장부(34) 및 상기 제2 발광부(200) 간의 거리도 실질적으로 동일하다. 이때, 상기 제1 N형전극 연장부(34) 및 상기 제1 발광부(100) 간의 거리는 상기 N형전극 패드부(32) 및 상기 제1 발광부(100) 간의 거리보다 짧을 수 있고, 상기 제2 N형전극 연장부(36) 및 상기 제2 발광부(200) 간의 거리는 상기 N형전극 패드부(32) 및 상기 제2 발광부(200) 간의 거리보다 짧을 수 있다. 또한, 상기 제1 P형전극 연장부(144) 및 상기 제1 N형전극 연장부(34) 사이의 거리는 상기 제2 P형전극 연장부(244) 및 상기 제2 N형전극 연장부(36) 사이의 거리와 실질적으로 동일하다.The distance between the N-type
한편, 상기 제1 투명 전극층(130)에는 적어도 하나의 상기 제1 전류흐름 방해홈(132)이 형성되고, 상기 제2 투명 전극층(230)에는 적어도 하나의 상기 제2 전류흐름 방해홈(242)이 형성된다. 그러나, 경우에 따라서 상기 제1 및 제2 전류흐름 방해홈들(142, 242)은 생략될 수 있다. 상기 제1 전류흐름 방해홈(132)은 상기 제1 P형전극(140) 및 상기 N형전극(30) 간의 거리가 최단이 되는 지점을 따라 연속적으로 또는 불연속적으로 형성될 수 있고, 상기 제2 전류흐름 방해홈(232)은 상기 제2 P형전극(240) 및 상기 N형전극(30) 간의 거리가 최단이 되는 지점을 따라 연속적으로 또는 불연속적으로 형성될 수 있다.Meanwhile, at least one first current
상기 제1 전류흐름 방해홈(132)은 상기 제1 P형전극 연장부(144) 및 상기 제 1 N형전극 연장부(34)가 상기 제1 방향(D1)을 따라 중첩되는 영역 내에 형성되고, 예를 들어, 상기 제1 P형전극 연장부(144) 및 상기 제1 N형전극 연장부(34) 사이의 중간지점에 상기 제1 방향(D1)을 따라 연속적 또는 불연속적으로 형성될 수 있다. 또한, 상기 제2 전류흐름 방해홈(232)은 상기 제2 P형전극 연장부(244) 및 상기 제2 N형전극 연장부(36)가 상기 제1 방향(D1)을 따라 중첩되는 영역 내에 형성되고, 예를 들어, 상기 제2 P형전극 연장부(244) 및 상기 제2 N형전극 연장부(36) 사이의 중간지점에 상기 제1 방향(D1)을 따라 연속적 또는 불연속적으로 형성될 수 있다. 이때, 상기 제1 및 제2 전류흐름 방해홈들(132, 232)은 상기 N형 반도체층(20)의 중심을 기준으로 실질적으로 서로 대칭이 되는 평면형상을 갖는다.The first current
<발광소자의 실시예 2><Example 2 of Light-Emitting Element>
도 3은 본 발명의 제2 실시예에 따른 발광소자를 도시한 평면도이다.3 is a plan view illustrating a light emitting device according to a second exemplary embodiment of the present invention.
본 실시예에 의한 발광소자는 제1 발광부(100), 제2 발광부(200) 및 N형전극(30)의 평면 배치 또는 평면형상을 제외하면, 도 1 및 도 2를 통해 설명한 제1 실시예에 의한 발광소자와 실질적으로 동일하므로, 상기 제1 실시예와 동일한 내용에 대해서는 자세한 설명을 생략하고, 상기 제1 실시예와 동일한 구성요소에 대해서는 동일한 참조부호를 부여하겠다.In the light emitting device according to the present exemplary embodiment, except for the planar arrangement or the planar shape of the first
도 3을 참조하면, 상기 N형전극(30)은 N형전극 패드부(32), 제1 N형전극 연장부(34) 및 제2 N형전극 연장부(36)를 포함한다.Referring to FIG. 3, the N-
상기 N형전극 패드부(32)는 상기 N형 반도체층(20)의 수직 중심선을 따라 연 장된 평면형상을 갖는다. 상기 제1 N형전극 연장부(34)는 상기 N형전극 패드부(32) 중 상기 제2 방향(D2)으로의 일단부로부터 상기 제1 발광부(100) 측으로 상기 제1 방향(D1)을 따라 연장된다. 상기 제2 N형전극 연장부(36)는 상기 N형전극 패드부(32) 중 상기 제2 방향(D2)으로의 타단부로부터 상기 제2 발광부(200) 측으로 상기 제1 방향(D1)을 따라 연장된다.The N-type
상기 제1 N형전극 연장부(34)는 상기 제2 N형전극 연장부(36)와 실질적으로 동일한 길이와 폭을 갖는다. 상기 N형전극 패드부(32)의 폭은 상기 제1 N형전극 연장부(34) 또는 상기 제1 N형전극 연장부(36)의 폭보다 넓다. 이와 같이, 상기 N형전극(30)은 상기 N형 반도체층(20)의 중심을 기준으로 실질적으로 대칭이 되는 평면형상을 갖는다. 한편, 상기 제1 및 제2 N형전극 연장부들(34, 36)은 도 3과 같이 동일한 폭을 가지며 연장되는 구조를 가질 수 있으나, 도 3과 달리 상기 N형전극 패드부(32)로부터 멀어질수록 폭이 증가하는 구조를 가질 수 있다.The first N-type
상기 제1 발광부(100)는 제1 활성층(110), 제1 P형 반도체층(120), 제1 투명 전극층(130) 및 제1 P형전극(140)을 포함하고, 상기 제2 발광부(200)는 제2 활성층(210), 제2 P형 반도체층(220), 제2 투명 전극층(230) 및 제2 P형전극(240)을 포함한다.The first
상기 제1 및 제2 발광부들(100, 200)은 상기 N형전극(30)을 중심으로 상기 제1 방향(D1)으로의 양측에 배치된다. 이때, 상기 제1 및 제2 발광부들(100, 200)은 상기 N형 반도체층(20)의 중심을 기준으로 실질적으로 대칭이 되는 평면형상을 갖는다. 즉, 상기 제1 활성층(110)은 상기 제2 활성층(210)과 대칭이 되고, 상기 제1 P형 반도체층(120)은 상기 제2 P형 반도체층(220)과 대칭이 되며, 상기 제1 투명 전극층(130)은 상기 제2 투명 전극층(230)과 대칭이 되고, 상기 제1 P형전극(140)은 상기 제2 P형전극(240)과 대칭이 된다. 이하, 상기 제1 및 제2 P형전극들(140, 240)과 상기 제1 및 제2 투명 전극층들(130, 230)에 대해 보다 구체적으로 자세하게 설명하겠다.The first and second
상기 제1 P형전극(140)은 상기 N형 반도체층(20)의 제1 방향(D1)으로의 일단부로부터 상기 N형전극(30) 측으로 상기 제1 방향(D1)을 따라 연장되고, 상기 제1 N형전극 연장부(34)의 반대측에 배치된다. 또한, 상기 제2 P형전극(240)은 상기 N형 반도체층(20)의 제1 방향(D1)으로의 타단부로부터 상기 N형전극(30) 측으로 상기 제1 방향(D1)을 따라 연장되고, 상기 제2 N형전극 연장부(36)의 반대측에 배치된다. 여기서, 상기 제1 및 제2 P형전극들(140, 240) 각각은 상기 제1 및 제2 N형전극 연장부들(34, 36) 각각과 상기 제1 방향(D1)으로 중접되지 않거나 최소한의 일부 영역에서만 중첩되도록 연장될 수 있다. 한편, 상기 제1 및 제2 P형전극들(140, 240)은 실질적으로 동일한 길이와 폭을 갖는다. 이와 같이, 상기 제1 및 제2 P형전극들(140, 240)은 상기 N형 반도체층(20)의 중심을 기준으로 실질적으로 서로 대칭이 되는 평면형상을 갖는다.The first P-
상기 N형전극 패드부(32) 및 상기 제1 발광부(100) 간의 거리와 상기 N형전극 패드부(32) 및 상기 제2 발광부(200) 간의 거리는 실질적으로 동일하고, 상기 제1 N형전극 연장부(34) 및 상기 제1 발광부(100) 간의 거리와 상기 제2 N형전극 연장부(34) 및 상기 제2 발광부(200) 간의 거리도 실질적으로 동일하다. 이때, 상 기 제1 N형전극 연장부(34) 및 상기 제1 발광부(100) 간의 거리는 상기 N형전극 패드부(32) 및 상기 제1 발광부(100) 간의 거리보다 짧을 수 있고, 상기 제2 N형전극 연장부(36) 및 상기 제2 발광부(200) 간의 거리는 상기 N형전극 패드부(32) 및 상기 제2 발광부(200) 간의 거리보다 짧을 수 있다.The distance between the N-type
한편, 상기 제1 투명 전극층(130)에는 적어도 하나의 상기 제1 전류흐름 방해홈(132)이 형성되고, 상기 제2 투명 전극층(230)에는 적어도 하나의 상기 제2 전류흐름 방해홈(242)이 형성된다. 이때, 상기 제1 및 제2 전류흐름 방해홈들(132, 232)은 상기 N형 반도체층(20)의 중심을 기준으로 실질적으로 서로 대칭이 되는 평면형상을 갖는다. 한편, 경우에 따라서 상기 제1 및 제2 전류흐름 방해홈들(142, 242)은 생략될 수 있다.Meanwhile, at least one first current
상기 제1 전류흐름 방해홈(132)은 상기 제1 P형전극(140) 및 상기 N형전극(30) 간의 거리가 최단이 되는 지점을 따라 연속적으로 또는 불연속적으로 형성될 수 있다. 구체적으로, 상기 제1 전류흐름 방해홈(132)은 상기 제1 P형전극 연장부(144) 및 상기 제1 N형전극 연장부(34)가 상기 제1 방향(D1)을 따라 중첩되는 영역 내에 형성되고, 예를 들어, 상기 제1 P형전극 연장부(144) 및 상기 제1 N형전극 연장부(34) 사이의 중간지점에 상기 제1 방향(D1)을 따라 연속적 또는 불연속적으로 형성될 수 있다.The first current
또한, 상기 제2 전류흐름 방해홈(232)은 상기 제2 P형전극(240) 및 상기 N형전극(30) 간의 거리가 최단이 되는 지점을 따라 연속적으로 또는 불연속적으로 형성될 수 있다. 구체적으로, 상기 제2 전류흐름 방해홈(232)은 상기 제2 P형전극 연장부(244) 및 상기 제2 N형전극 연장부(36)가 상기 제1 방향(D1)을 따라 중첩되는 영역 내에 형성되고, 예를 들어, 상기 제2 P형전극 연장부(244) 및 상기 제2 N형전극 연장부(36) 사이의 중간지점에 상기 제1 방향(D1)을 따라 연속적 또는 불연속적으로 형성될 수 있다.In addition, the second current
<발광소자의 실시예 3><Example 3 of Light-Emitting Element>
도 4는 본 발명의 제3 실시예에 따른 발광소자를 도시한 평면도이다.4 is a plan view illustrating a light emitting device according to a third exemplary embodiment of the present invention.
본 실시예에 의한 발광소자는 제1 발광부(100), 제2 발광부(200) 및 N형전극(30)의 평면 배치 또는 평면형상을 제외하면, 도 1 및 도 2를 통해 설명한 제1 실시예에 의한 발광소자와 실질적으로 동일하므로, 상기 제1 실시예와 동일한 내용에 대해서는 자세한 설명을 생략하고, 상기 제1 실시예와 동일한 구성요소에 대해서는 동일한 참조부호를 부여하겠다.In the light emitting device according to the present exemplary embodiment, except for the planar arrangement or the planar shape of the first
도 4를 참조하면, 상기 N형전극(30)은 N형전극 패드부(32), 제1 N형전극 연장부(34) 및 제2 N형전극 연장부(36)를 포함한다.Referring to FIG. 4, the N-
상기 N형전극 패드부(32)는 상기 N형 반도체층(20)의 수직 중심선을 따라 연장된 평면형상을 갖는다. 상기 제1 및 제2 N형전극 연장부들(34)은 상기 N형전극 패드부(32) 중 상기 제2 방향(D2)으로의 일단부로부터 상기 제1 및 제2 발광부들(100, 200) 측으로 각각 상기 제1 방향(D1)을 따라 연장된다. 이와 같이, 상기 N형전극(30)은 상기 N형 반도체층(20)의 수직 중심선을 기준으로 대칭이 되는 평면형상, 예를 들어 T-자의 평면형상을 갖는다.The N-type
상기 제1 N형전극 연장부(34)는 상기 제2 N형전극 연장부(36)와 실질적으로 동일한 길이와 폭을 갖는다. 상기 N형전극 패드부(32)의 폭은 상기 제1 N형전극 연장부(34) 또는 상기 제1 N형전극 연장부(36)의 폭보다 넓을 수 있다. 한편, 상기 제1 및 제2 N형전극 연장부들(34, 36) 각각의 길이는 도 4와 같이 상기 N형전극 패드부(32)의 길이보다 짧을 수 있지만, 이와 다르게 길게 형성될 수도 있다. 또한, 상기 제1 및 제2 N형전극 연장부들(34, 36)은 도 4와 같이 동일한 폭을 가지며 연장되는 구조를 가질 수도 있으나, 이와 다르게 상기 N형전극 패드부(32)로부터 멀어질수록 폭이 증가하는 구조를 가질 수도 있다.The first N-type
상기 제1 발광부(100)는 제1 활성층(110), 제1 P형 반도체층(120), 제1 투명 전극층(130) 및 제1 P형전극(140)을 포함하고, 상기 제2 발광부(200)는 제2 활성층(210), 제2 P형 반도체층(220), 제2 투명 전극층(230) 및 제2 P형전극(240)을 포함한다.The first
상기 제1 및 제2 발광부들(100, 200)은 상기 N형전극(30)을 중심으로 상기 제1 방향(D1)으로의 양측에 배치된다. 이때, 상기 제1 및 제2 발광부들(100, 200)은 상기 N형 반도체층(20)의 수직 중심선을 기준으로 실질적으로 대칭이 되는 평면형상을 갖는다. 즉, 상기 제1 활성층(110)은 상기 제2 활성층(210)과 대칭이 되고, 상기 제1 P형 반도체층(120)은 상기 제2 P형 반도체층(220)과 대칭이 되며, 상기 제1 투명 전극층(130)은 상기 제2 투명 전극층(230)과 대칭이 되고, 상기 제1 P형전극(140)은 상기 제2 P형전극(240)과 대칭이 된다. 이하, 상기 제1 및 제2 P형전극들(140, 240)과 상기 제1 및 제2 투명 전극층들(130, 230)에 대해 보다 구체적 으로 자세하게 설명하겠다.The first and second
상기 제1 P형전극(140)은 제1 P형전극 패드부(142) 및 제1 P형전극 연장부(144)를 포함하고, 상기 제2 P형전극(240)은 제2 P형전극 패드부(242) 및 제2 P형전극 연장부(244)를 포함한다.The first P-
상기 제1 P형전극 패드부(142)는 상기 N형 반도체층(20)의 상기 제1 방향(D1)으로의 일단부에 상기 제2 방향(D2)을 따라 연장된 평면형상을 갖고, 상기 제2 P형전극 패드부(242)는 상기 N형 반도체층(20)의 상기 제1 방향(D1)으로의 타단부에 상기 제2 방향(D2)을 따라 연장된 평면형상을 갖는다. 상기 제1 P형전극 연장부(144)는 상기 제1 P형전극 패드부(142)의 상기 제2 방향(D2)으로의 일단부로부터 상기 N형전극(30) 측으로 상기 제1 방향(D1)을 따라 연장되고, 상기 제2 P형전극 연장부(244)는 상기 제2 P형전극 패드부(242)의 상기 제2 방향(D2)으로의 일단부로부터 상기 N형전극(30) 측으로 상기 제1 방향(D1)을 따라 연장된다. 여기서, 상기 제2 P형전극 패드부(242)의 상기 제2 방향(D2)으로의 일단부는 상기 제1 P형전극 패드부(142)의 상기 제2 방향(D2)으로의 일단부와 상기 N형 반도체층(20)의 수직 중심선에 대하여 대칭이 되는 위치에 배치된다. 이와 같이, 상기 제1 및 제2 P형전극들(140, 240)은 상기 N형 반도체층(20)의 수직 중심선을 기준으로 실질적으로 서로 대칭이 되는 평면형상을 갖고, 예를 들어 L-자의 평면형상을 가질 수 있다.The first P-type
상기 제1 P형전극 패드부(142)는 상기 제2 P형전극 패드부(242)와 실질적으로 동일한 길이와 폭을 갖고, 상기 제1 P형전극 연장부(144)는 상기 제2 P형전극 연장부(244)와 실질적으로 동일한 길이와 폭을 갖는다. 상기 제1 P형전극 패드부(142)의 폭은 상기 제1 P형전극 연장부(144)의 폭보다 넓고, 상기 제2 P형전극 패드부(242)의 폭은 상기 제2 P형전극 연장부(244)의 폭보다 넓다.The first P-type
상기 N형전극 패드부(32) 및 상기 제1 발광부(100) 간의 거리와 상기 N형전극 패드부(32) 및 상기 제2 발광부(200) 간의 거리는 실질적으로 동일하고, 상기 제1 N형전극 연장부(34) 및 상기 제1 발광부(100) 간의 거리와 상기 제2 N형전극 연장부(34) 및 상기 제2 발광부(200) 간의 거리도 실질적으로 동일하다. 이때, 상기 제1 N형전극 연장부(34) 및 상기 제1 발광부(100) 간의 거리는 상기 N형전극 패드부(32) 및 상기 제1 발광부(100) 간의 거리보다 짧을 수 있고, 상기 제2 N형전극 연장부(36) 및 상기 제2 발광부(200) 간의 거리는 상기 N형전극 패드부(32) 및 상기 제2 발광부(200) 간의 거리보다 짧을 수 있다. 또한, 상기 제1 P형전극 연장부(144) 및 상기 제1 N형전극 연장부(34) 사이의 거리는 상기 제2 P형전극 연장부(244) 및 상기 제2 N형전극 연장부(36) 사이의 거리와 실질적으로 동일하다.The distance between the N-type
한편, 상기 제1 투명 전극층(130)에는 적어도 하나의 상기 제1 전류흐름 방해홈(132)이 형성되고, 상기 제2 투명 전극층(230)에는 적어도 하나의 상기 제2 전류흐름 방해홈(242)이 형성된다. 그러나, 경우에 따라서 상기 제1 및 제2 전류흐름 방해홈들(142, 242)은 생략될 수 있다.Meanwhile, at least one first current
상기 제1 전류흐름 방해홈(132)은 상기 제1 P형전극(140) 및 상기 N형전극(30) 간의 거리가 최단이 되는 지점을 따라 연속적으로 또는 불연속적으로 형성될 수 있고, 상기 제2 전류흐름 방해홈(232)은 상기 제2 P형전극(240) 및 상기 N형 전극(30) 간의 거리가 최단이 되는 지점을 따라 연속적으로 또는 불연속적으로 형성될 수 있다. 이때, 상기 제1 및 제2 전류흐름 방해홈들(132, 232)은 상기 N형 반도체층(20)의 수직 중심선을 기준으로 실질적으로 서로 대칭이 되는 평면형상을 갖는다. 구체적으로, 상기 제1 및 제2 전류흐름 방해홈들(132, 232)은 상기 제1 및 제2 P형전극 연장부들(144, 244) 각각의 단부를 감싸는 형상, 예를 들어 L-자의 평면형상을 가질 수 있다.The first current
<발광소자의 실시예 4><Example 4 of light emitting element>
도 5는 본 발명의 제4 실시예에 따른 발광소자를 도시한 평면도이다.5 is a plan view illustrating a light emitting device according to a fourth exemplary embodiment of the present invention.
본 실시예에 의한 발광소자는 제1 발광부(100), 제2 발광부(200) 및 N형전극(30)의 평면 배치 또는 평면형상을 제외하면, 도 1 및 도 2를 통해 설명한 제1 실시예에 의한 발광소자와 실질적으로 동일하므로, 상기 제1 실시예와 동일한 내용에 대해서는 자세한 설명을 생략하고, 상기 제1 실시예와 동일한 구성요소에 대해서는 동일한 참조부호를 부여하겠다.In the light emitting device according to the present exemplary embodiment, except for the planar arrangement or the planar shape of the first
도 5를 참조하면, 상기 N형전극(30)은 상기 N형 반도체층(20)의 제2 방향(D2)으로의 일단부에 상기 제1 방향(D1)을 따라 연장된 형상을 갖고, 상기 N형 반도체층(20)의 수직 중심선을 기준으로 대칭이 되는 평면형상을 갖는다. 한편, 상기 N형전극(30)은 도 5와 같이 동일한 폭을 가지며 연장되는 구조를 가질 수도 있으나, 이와 다르게 상기 N형 반도체층(20)의 수직 중심선으로부터 멀어질수록 폭이 증가하는 구조를 가질 수도 있다.Referring to FIG. 5, the N-
상기 제1 발광부(100)는 제1 활성층(110), 제1 P형 반도체층(120), 제1 투명 전극층(130) 및 제1 P형전극(140)을 포함하고, 상기 제2 발광부(200)는 제2 활성층(210), 제2 P형 반도체층(220), 제2 투명 전극층(230) 및 제2 P형전극(240)을 포함한다.The first
상기 제1 및 제2 발광부들(100, 200)은 상기 N형전극(30)을 중심으로 상기 제1 방향(D1)으로의 양측에 배치된다. 이때, 상기 제1 및 제2 발광부들(100, 200)은 상기 N형 반도체층(20)의 수직 중심선을 기준으로 실질적으로 대칭이 되는 평면형상을 갖는다. 즉, 상기 제1 활성층(110)은 상기 제2 활성층(210)과 대칭이 되고, 상기 제1 P형 반도체층(120)은 상기 제2 P형 반도체층(220)과 대칭이 되며, 상기 제1 투명 전극층(130)은 상기 제2 투명 전극층(230)과 대칭이 되고, 상기 제1 P형전극(140)은 상기 제2 P형전극(240)과 대칭이 된다. 한편, 상기 N형전극(30) 및 상기 제1 발광부(100) 간의 거리와 상기 N형전극(30) 및 상기 제2 발광부(200) 간의 거리는 실질적으로 동일하다.The first and second
이하, 상기 제1 및 제2 P형전극들(140, 240)과 상기 제1 및 제2 투명 전극층들(130, 230)에 대해 보다 구체적으로 자세하게 설명하겠다.Hereinafter, the first and second P-
상기 제1 및 제2 P형전극들(140, 240)은 상기 N형 반도체층(20) 중 상기 N형전극(30)과 가장 멀리 위치하는 양 모서리로부터 서로 마주보는 방향으로, 즉 상기 N형 반도체층(20)의 수직 중심선을 향하여 상기 제1 방향(D1)과 평행하게 연장된다. 이와 같이, 상기 제1 및 제2 P형전극들(140, 240)은 상기 N형 반도체층(20)의 수직 중심선을 기준으로 실질적으로 서로 대칭이 되는 평면형상을 갖는다.The first and second P-
상기 제1 투명 전극층(130)에는 적어도 하나의 상기 제1 전류흐름 방해홈(132)이 형성되고, 상기 제2 투명 전극층(230)에는 적어도 하나의 상기 제2 전류흐름 방해홈(242)이 형성된다. 그러나, 경우에 따라서 상기 제1 및 제2 전류흐름 방해홈들(142, 242)은 생략될 수 있다.At least one first current
상기 제1 전류흐름 방해홈(132)은 상기 제1 P형전극(140) 및 상기 N형전극(30) 간의 거리가 최단이 되는 지점을 따라 연속적으로 또는 불연속적으로 형성될 수 있고, 상기 제2 전류흐름 방해홈(232)은 상기 제2 P형전극(240) 및 상기 N형전극(30) 간의 거리가 최단이 되는 지점을 따라 연속적으로 또는 불연속적으로 형성될 수 있다.The first current
상기 제1 및 제2 전류흐름 방해홈들(132, 232)은 상기 N형 반도체층(20)의 수직 중심선을 기준으로 실질적으로 서로 대칭이 되는 평면형상을 갖는다. 구체적으로, 상기 제1 및 제2 전류흐름 방해홈들(132, 232)은 도 5와 같이, 상기 N형전극(30)의 상기 제1 방향(D1)의 양단부를 각각 감싸는 형상, 예를 들어 L-자의 평면형상을 가질 수 있다. 이와 다르게, 상기 제1 및 제2 전류흐름 방해홈들(132, 232)은 상기 제1 및 제2 P형전극들(140, 240)의 서로 마주보는 양단부 각각을 감싸는 형상, 예를 들어 L-자의 평면형상을 가질 수 있다.The first and second current
<발광소자의 실시예 5><Example 5 of Light-Emitting Element>
도 6은 본 발명의 제5 실시예에 따른 발광소자를 도시한 평면도이다.6 is a plan view illustrating a light emitting device according to a fifth embodiment of the present invention.
본 실시예에 의한 발광소자는 제1 발광부(100), 제2 발광부(200) 및 N형전 극(30)의 평면 배치 또는 평면형상을 제외하면, 도 1 및 도 2를 통해 설명한 제1 실시예에 의한 발광소자와 실질적으로 동일하므로, 상기 제1 실시예와 동일한 내용에 대해서는 자세한 설명을 생략하고, 상기 제1 실시예와 동일한 구성요소에 대해서는 동일한 참조부호를 부여하겠다.In the light emitting device according to the present exemplary embodiment, except for the planar arrangement or the planar shape of the first
도 6을 참조하면, 상기 N형전극(30)은 N형전극 패드부(32), 제1 N형전극 연장부(34) 및 제2 N형전극 연장부(36)를 포함한다.Referring to FIG. 6, the N-
상기 N형전극 패드부(32)는 상기 N형 반도체층(20)의 중심에서 상기 제1 방향(D1)으로의 양측으로 연장된 평면형상을 갖는다. 상기 제1 N형전극 연장부(34)는 상기 N형전극 패드부(32) 중 상기 제1 방향(D1)으로의 일단부로부터 ㄱ-자 형상으로 연장되고, 상기 제2 N형전극 연장부(36)는 상기 N형전극 패드부(32) 중 상기 제1 방향(D1)으로의 타단부로부터 ㄴ-자 형상으로 연장된다. 이와 같이, 상기 N형전극(30)의 전체는 상기 N형 반도체층(20)의 중심을 기준으로 실질적으로 대칭이 되는 평면형상을 갖는다.The N-type
상기 제1 N형전극 연장부(34)는 상기 제2 N형전극 연장부(36)와 실질적으로 동일한 길이와 폭을 갖는다. 상기 N형전극 패드부(32)의 폭은 상기 제1 N형전극 연장부(34) 또는 상기 제1 N형전극 연장부(36)의 폭보다 넓다. 한편, 상기 제1 및 제2 N형전극 연장부들(34, 36)은 도 6과 같이 동일한 폭을 가지며 연장되는 구조를 가질 수 있으나, 도 6과 달리 상기 N형전극 패드부(32)로부터 멀어질수록 폭이 증가하는 구조를 가질 수 있다.The first N-type
상기 제1 발광부(100)는 제1 활성층(110), 제1 P형 반도체층(120), 제1 투명 전극층(130) 및 제1 P형전극(140)을 포함하고, 상기 제2 발광부(200)는 제2 활성층(210), 제2 P형 반도체층(220), 제2 투명 전극층(230) 및 제2 P형전극(240)을 포함한다.The first
상기 제1 및 제2 발광부들(100, 200)은 상기 N형전극(30)을 중심으로 상기 제1 방향(D1)으로의 양측에 배치된다. 이때, 상기 제1 및 제2 발광부들(100, 200)은 상기 N형 반도체층(20)의 중심을 기준으로 실질적으로 대칭이 되는 평면형상을 갖는다. 즉, 상기 제1 활성층(110)은 상기 제2 활성층(210)과 대칭이 되고, 상기 제1 P형 반도체층(120)은 상기 제2 P형 반도체층(220)과 대칭이 되며, 상기 제1 투명 전극층(130)은 상기 제2 투명 전극층(230)과 대칭이 되고, 상기 제1 P형전극(140)은 상기 제2 P형전극(240)과 대칭이 된다. 이하, 상기 제1 및 제2 P형전극들(140, 240)과 상기 제1 및 제2 투명 전극층들(130, 230)에 대해 보다 구체적으로 자세하게 설명하겠다.The first and second
상기 제1 P형전극(140)은 제1 P형전극 패드부(142) 및 제1 P형전극 연장부(144)를 포함하고, 상기 제2 P형전극(240)은 제2 P형전극 패드부(242) 및 제2 P형전극 연장부(244)를 포함한다.The first P-
상기 제1 P형전극 패드부(142)는 상기 N형 반도체층(20)의 상기 제1 방향(D1)으로의 일단부에 상기 제2 방향(D2)을 따라 연장된 평면형상을 갖고, 상기 제2 P형전극 패드부(242)는 상기 N형 반도체층(20)의 상기 제1 방향(D1)으로의 타단부에 상기 제2 방향(D2)을 따라 연장된 평면형상을 갖는다. 상기 제1 P형전극 연장부(144)는 상기 제1 N형전극 연장부(34)의 반대측인 상기 제1 P형전극 패드 부(142)의 일단부로부터 상기 N형전극(30) 측으로 상기 제1 방향(D1)을 따라 연장되고, 상기 제2 P형전극 연장부(244)는 상기 제2 N형전극 연장부(36)의 반대측인 상기 제2 P형전극 패드부(242)의 상기 제2 방향(D2)으로의 일단부로부터 상기 N형전극(30) 측으로 상기 제1 방향(D1)을 따라 연장된다. 이와 같이, 상기 제1 및 제2 P형전극들(140, 240)은 상기 N형 반도체층(20)의 중심을 기준으로 실질적으로 서로 대칭이 되는 평면형상을 갖고, 예를 들어 L-자의 평면형상을 가질 수 있다.The first P-type
상기 제1 P형전극 패드부(142)는 상기 제2 P형전극 패드부(242)와 실질적으로 동일한 길이와 폭을 갖고, 상기 제1 P형전극 연장부(144)는 상기 제2 P형전극 연장부(244)와 실질적으로 동일한 길이와 폭을 갖는다. 상기 제1 P형전극 패드부(142)의 폭은 상기 제1 P형전극 연장부(144)의 폭보다 넓고, 상기 제2 P형전극 패드부(242)의 폭은 상기 제2 P형전극 연장부(244)의 폭보다 넓다.The first P-type
상기 N형전극 패드부(32) 및 상기 제1 발광부(100) 간의 거리와 상기 N형전극 패드부(32) 및 상기 제2 발광부(200) 간의 거리는 실질적으로 동일하고, 상기 제1 N형전극 연장부(34) 및 상기 제1 발광부(100) 간의 거리와 상기 제2 N형전극 연장부(34) 및 상기 제2 발광부(200) 간의 거리도 실질적으로 동일하다. 이때, 상기 제1 N형전극 연장부(34) 및 상기 제1 발광부(100) 간의 거리는 상기 N형전극 패드부(32) 및 상기 제1 발광부(100) 간의 거리보다 짧을 수 있고, 상기 제2 N형전극 연장부(36) 및 상기 제2 발광부(200) 간의 거리는 상기 N형전극 패드부(32) 및 상기 제2 발광부(200) 간의 거리보다 짧을 수 있다. 또한, 상기 제1 P형전극 연장부(144) 및 상기 제1 N형전극 연장부(34) 사이의 거리는 상기 제2 P형전극 연장 부(244) 및 상기 제2 N형전극 연장부(36) 사이의 거리와 실질적으로 동일하다.The distance between the N-type
한편, 상기 제1 투명 전극층(130)에는 적어도 하나의 상기 제1 전류흐름 방해홈(132)이 형성되고, 상기 제2 투명 전극층(230)에는 적어도 하나의 상기 제2 전류흐름 방해홈(242)이 형성된다. 그러나, 경우에 따라서 상기 제1 및 제2 전류흐름 방해홈들(142, 242)은 생략될 수 있다.Meanwhile, at least one first current
상기 제1 전류흐름 방해홈(132)은 상기 제1 P형전극(140) 및 상기 N형전극(30) 간의 거리가 최단이 되는 지점을 따라 연속적으로 또는 불연속적으로 형성될 수 있고, 상기 제2 전류흐름 방해홈(232)은 상기 제2 P형전극(240) 및 상기 N형전극(30) 간의 거리가 최단이 되는 지점을 따라 연속적으로 또는 불연속적으로 형성될 수 있다. 구체적으로, 상기 제1 전류흐름 방해홈(132)은 서로 마주하는 상기 제1 P형전극 패드부(142)의 일단과 상기 제1 N형전극 연장부(34)의 일단 사이에 사선 방향으로 형성되고, 상기 제2 전류흐름 방해홈(232)은 서로 마주하는 상기 제2 P형전극 패드부(242)의 일단과 상기 제2 N형전극 연장부(36)의 일단 사이에 사선방향으로 형성될 수 있다. 이때, 상기 제1 및 제2 전류흐름 방해홈들(132, 232)은 상기 N형 반도체층(20)의 중심을 기준으로 실질적으로 서로 대칭이 되는 평면형상을 갖는다.The first current
<발광소자의 실시예 6><Example 6 of Light-Emitting Element>
도 7은 본 발명의 제6 실시예에 따른 발광소자를 도시한 평면도이다.7 is a plan view illustrating a light emitting device according to a sixth embodiment of the present invention.
본 실시예에 의한 발광소자는 제1 발광부(100), 제2 발광부(200) 및 N형전 극(30)의 평면 배치 또는 평면형상을 제외하면, 도 1 및 도 2를 통해 설명한 제1 실시예에 의한 발광소자와 실질적으로 동일하므로, 상기 제1 실시예와 동일한 내용에 대해서는 자세한 설명을 생략하고, 상기 제1 실시예와 동일한 구성요소에 대해서는 동일한 참조부호를 부여하겠다.In the light emitting device according to the present exemplary embodiment, except for the planar arrangement or the planar shape of the first
도 7을 참조하면, 상기 N형전극(30)은 N형전극 패드부(32), 제1 N형전극 연장부(34) 및 제2 N형전극 연장부(36)를 포함한다.Referring to FIG. 7, the N-
상기 N형전극 패드부(32)는 상기 N형 반도체층(20)의 중심에서 상기 제1 방향(D1)의 양측으로 연장된 평면형상을 갖는다. 상기 제1 N형전극 연장부(34)는 상기 N형전극 패드부(32) 중 상기 제1 방향(D1)으로의 일단부로부터 상기 제2 방향(D1)의 일측 방향으로 연장되고, 상기 제2 N형전극 연장부(36)는 상기 N형전극 패드부(32) 중 상기 제1 방향(D1)으로의 타단부로부터 상기 제2 방향(D1)의 타측 방향으로 연장된다. 그 결과, 상기 N형전극(30)의 전체는 상기 N형 반도체층(20)의 중심을 기준으로 실질적으로 대칭이 되는 평면형상을 갖는다.The N-type
상기 제1 N형전극 연장부(34)는 상기 제2 N형전극 연장부(36)와 실질적으로 동일한 길이와 폭을 갖는다. 상기 N형전극 패드부(32)의 폭은 상기 제1 N형전극 연장부(34) 또는 상기 제1 N형전극 연장부(36)의 폭보다 넓다. 상기 제1 N형전극 연장부(34)의 길이 또는 상기 제1 N형전극 연장부(36)의 길이는 도 7과 같이, 상기 N형전극 패드부(32)의 길이보다 짧을 수 있지만, 경우에 따라서 길게 형성될 수도 있다.The first N-type
상기 제1 발광부(100)는 제1 활성층(110), 제1 P형 반도체층(120), 제1 투명 전극층(130) 및 제1 P형전극(140)을 포함하고, 상기 제2 발광부(200)는 제2 활성층(210), 제2 P형 반도체층(220), 제2 투명 전극층(230) 및 제2 P형전극(240)을 포함한다.The first
상기 제1 및 제2 발광부들(100, 200)은 상기 N형전극(30)을 중심으로 상기 제1 방향(D1)으로의 양측에 배치된다. 이때, 상기 제1 및 제2 발광부들(100, 200)은 상기 N형 반도체층(20)의 중심을 기준으로 실질적으로 대칭이 되는 평면형상을 갖는다. 즉, 상기 제1 활성층(110)은 상기 제2 활성층(210)과 대칭이 되고, 상기 제1 P형 반도체층(120)은 상기 제2 P형 반도체층(220)과 대칭이 되며, 상기 제1 투명 전극층(130)은 상기 제2 투명 전극층(230)과 대칭이 되고, 상기 제1 P형전극(140)은 상기 제2 P형전극(240)과 대칭이 된다. 이하, 상기 제1 및 제2 P형전극들(140, 240)과 상기 제1 및 제2 투명 전극층들(130, 230)에 대해 보다 구체적으로 자세하게 설명하겠다.The first and second
상기 제1 P형전극(140)은 상기 제1 N형전극 연장부(34)와 마주하는 상기 N형 반도체층(20)의 모서리 부분에 배치되고, 상기 제2 P형전극(240)은 상기 제2 N형전극 연장부(36)와 마주하는 상기 N형 반도체층(20)의 모서리 부분에 배치된다. 상기 제1 P형전극(140)은 상기 제1 N형전극 연장부(34)의 길이보다 짧거나 동일한 폭과 길이를 가질 수 있고, 상기 제2 P형전극(240)은 상기 제2 N형전극 연장부(36)의 길이보다 짧거나 동일한 폭과 길이를 가질 수 있다. 한편, 상기 제1 및 제2 P형전극들(140, 240)의 평면형상은 상기 제1 및 제2 N형전극 연장부들(34, 36)과 각각 마주보는 부분에 라운드지도록 홈이 형성될 수 있다. 이와 같이, 상기 제1 및 제2 P형전극들(140, 240)은 상기 N형 반도체층(20)의 중심을 기준으로 실질적으로 서로 대칭이 되는 평면형상을 갖는다.The first P-
상기 N형전극 패드부(32) 및 상기 제1 발광부(100) 간의 거리와 상기 N형전극 패드부(32) 및 상기 제2 발광부(200) 간의 거리는 실질적으로 동일하고, 상기 제1 N형전극 연장부(34) 및 상기 제1 발광부(100) 간의 거리와 상기 제2 N형전극 연장부(34) 및 상기 제2 발광부(200) 간의 거리도 실질적으로 동일하다. 이때, 상기 제1 N형전극 연장부(34) 및 상기 제1 발광부(100) 간의 거리는 상기 N형전극 패드부(32) 및 상기 제1 발광부(100) 간의 거리보다 짧을 수 있고, 상기 제2 N형전극 연장부(36) 및 상기 제2 발광부(200) 간의 거리는 상기 N형전극 패드부(32) 및 상기 제2 발광부(200) 간의 거리보다 짧을 수 있다.The distance between the N-type
한편, 상기 제1 투명 전극층(130)에는 적어도 하나의 상기 제1 전류흐름 방해홈(132)이 형성되고, 상기 제2 투명 전극층(230)에는 적어도 하나의 상기 제2 전류흐름 방해홈(242)이 형성된다. 한편, 경우에 따라서 상기 제1 및 제2 전류흐름 방해홈들(142, 242)은 생략될 수 있다.Meanwhile, at least one first current
상기 제1 전류흐름 방해홈(132)은 상기 제1 P형전극(140) 및 상기 N형전극(30) 간의 거리가 최단이 되는 지점을 따라 연속적으로 또는 불연속적으로 형성될 수 있고, 상기 제2 전류흐름 방해홈(232)은 상기 제2 P형전극(240) 및 상기 N형전극(30) 간의 거리가 최단이 되는 지점을 따라 연속적으로 또는 불연속적으로 형성될 수 있다. 구체적으로, 상기 제1 전류흐름 방해홈(132)은 상기 제1 N형전극 연장부(34)와 평행하게 형성되고, 예를 들어 상기 제1 N형전극 연장부(34)와 인접 하게 배치될 수 있고, 상기 제2 전류흐름 방해홈(232)은 상기 제2 N형전극 연장부(36)와 평행하게 형성되고, 예를 들어 상기 제2 N형전극 연장부(36)와 인접하게 배치될 수 있다. 이와 같이, 상기 제1 및 제2 전류흐름 방해홈들(132, 232)은 상기 N형 반도체층(20)의 중심을 기준으로 실질적으로 서로 대칭이 되는 평면형상을 갖는다.The first current
<발광소자의 실시예 7><Example 7 of Light-Emitting Element>
도 8은 본 발명의 제7 실시예에 따른 발광소자를 도시한 평면도이다.8 is a plan view illustrating a light emitting device according to a seventh embodiment of the present invention.
본 실시예에 의한 발광소자는 제1 발광부(100), 제2 발광부(200) 및 N형전극(30)의 평면 배치 또는 평면형상을 제외하면, 도 1 및 도 2를 통해 설명한 제1 실시예에 의한 발광소자와 실질적으로 동일하므로, 상기 제1 실시예와 동일한 내용에 대해서는 자세한 설명을 생략하고, 상기 제1 실시예와 동일한 구성요소에 대해서는 동일한 참조부호를 부여하겠다.In the light emitting device according to the present exemplary embodiment, except for the planar arrangement or the planar shape of the first
도 8을 참조하면, 상기 N형전극(30)은 상기 N형 반도체층(20)의 중심에서 상기 제1 방향(D1)의 양측으로 연장된 평면형상을 갖는다. 즉, 상기 N형전극(30)은 상기 N형 반도체층(20)의 중심을 기준으로 실질적으로 대칭이 되는 평면형상을 갖는다.Referring to FIG. 8, the N-
상기 제1 발광부(100)는 제1 활성층(110), 제1 P형 반도체층(120), 제1 투명 전극층(130) 및 제1 P형전극(140)을 포함하고, 상기 제2 발광부(200)는 제2 활성층(210), 제2 P형 반도체층(220), 제2 투명 전극층(230) 및 제2 P형전극(240)을 포 함한다.The first
상기 제1 및 제2 발광부들(100, 200)은 상기 N형전극(30)을 중심으로 상기 제1 방향(D1)으로의 양측에 배치된다. 이때, 상기 제1 및 제2 발광부들(100, 200)은 상기 N형 반도체층(20)의 중심을 기준으로 실질적으로 대칭이 되는 평면형상을 갖는다. 즉, 상기 제1 활성층(110)은 상기 제2 활성층(210)과 대칭이 되고, 상기 제1 P형 반도체층(120)은 상기 제2 P형 반도체층(220)과 대칭이 되며, 상기 제1 투명 전극층(130)은 상기 제2 투명 전극층(230)과 대칭이 되고, 상기 제1 P형전극(140)은 상기 제2 P형전극(240)과 대칭이 된다. 이하, 상기 제1 및 제2 P형전극들(140, 240)과 상기 제1 및 제2 투명 전극층들(130, 230)에 대해 보다 구체적으로 자세하게 설명하겠다.The first and second
상기 제1 P형전극(140)은 제1 P형전극 패드부(142) 및 제1 P형전극 연장부(144)를 포함하고, 상기 제2 P형전극(240)은 제2 P형전극 패드부(242) 및 제2 P형전극 연장부(244)를 포함한다.The first P-
상기 제1 P형전극 패드부(142)는 상기 N형 반도체층(20)의 일측 모서리로부터 상기 제2 방향(D2)을 따라 연장된 평면형상을 갖고, 상기 제2 P형전극 패드부(242)는 상기 N형 반도체층(20)의 타측 모서리로부터 상기 제2 방향(D2)을 따라 연장된 평면형상을 갖는다. 이때, 상기 N형 반도체층(20)의 타측 모서리는 상기 N형 반도체층(20)의 일측 모서리의 반대측에 배치된다.The first P-type
상기 제1 P형전극 연장부(144)는 상기 제1 P형전극 패드부(142)와 연결되어 상기 N형 반도체층(20)의 일측 모서리로부터 상기 제1 방향(D1)을 따라 연장되고, 상기 제2 P형전극 연장부(244)는 상기 제2 P형전극 패드부(242)와 연결되어 상기 N형 반도체층(20)의 타측 모서리로부터 상기 제1 방향(D1)을 따라 연장된다. 이와 같이, 상기 제1 및 제2 P형전극들(140, 240)은 상기 N형 반도체층(20)의 중심을 기준으로 실질적으로 서로 대칭이 되는 평면형상을 갖고, 예를 들어 L-자의 평면형상을 가질 수 있다.The first P-type
상기 제1 P형전극 패드부(142)는 상기 제2 P형전극 패드부(242)와 실질적으로 동일한 길이와 폭을 갖고, 상기 제1 P형전극 연장부(144)는 상기 제2 P형전극 연장부(244)와 실질적으로 동일한 길이와 폭을 갖는다. 상기 제1 P형전극 패드부(142)의 폭은 상기 제1 P형전극 연장부(144)의 폭보다 넓고, 상기 제2 P형전극 패드부(242)의 폭은 상기 제2 P형전극 연장부(244)의 폭보다 넓다. 한편, 도 8에서와 같이, 상기 제1 P형전극 연장부(144)는 상기 N형전극(30)의 상기 제1 방향(D1)으로의 일단까지 연장될 수 있고, 상기 제2 P형전극 연장부(244)는 상기 N형전극(30)의 상기 제1 방향(D1)으로의 타단까지 연장될 수 있다.The first P-type
한편, 상기 제1 투명 전극층(130)에는 적어도 하나의 상기 제1 전류흐름 방해홈(132)이 형성되고, 상기 제2 투명 전극층(230)에는 적어도 하나의 상기 제2 전류흐름 방해홈(242)이 형성된다. 그러나, 경우에 따라서 상기 제1 및 제2 전류흐름 방해홈들(142, 242)은 생략될 수 있다.Meanwhile, at least one first current
상기 제1 전류흐름 방해홈(132)은 상기 제1 P형전극(140) 및 상기 N형전극(30) 간의 거리가 최단이 되는 지점을 따라 연속적으로 또는 불연속적으로 형성될 수 있고, 상기 제2 전류흐름 방해홈(232)은 상기 제2 P형전극(240) 및 상기 N형 전극(30) 간의 거리가 최단이 되는 지점을 따라 연속적으로 또는 불연속적으로 형성될 수 있다. 구체적으로, 상기 제1 전류흐름 방해홈(132)은 서로 마주하는 상기 제1 P형전극 연장부(144)의 일단과 상기 N형전극(30)의 일단 사이에 상기 제1 방향(D1)으로 형성될 수 있고, 상기 제2 전류흐름 방해홈(232)은 서로 마주하는 상기 제2 P형전극 연장부(244)의 일단과 상기 N형전극(30)의 타단 사이에 상기 제1 방향(D1)으로 형성될 수 있다. 이때, 상기 제1 및 제2 전류흐름 방해홈들(132, 232)은 상기 N형 반도체층(20)의 중심을 기준으로 실질적으로 서로 대칭이 되는 평면형상을 갖는다.The first current
<발광소자의 실시예 8><Example 8 of Light-Emitting Element>
도 9는 본 발명의 제8 실시예에 따른 발광소자를 도시한 평면도이다.9 is a plan view illustrating a light emitting device according to an eighth embodiment of the present invention.
본 실시예에 의한 발광소자는 제1 발광부(100), 제2 발광부(200) 및 N형전극(30)의 평면 배치 또는 평면형상을 제외하면, 도 1 및 도 2를 통해 설명한 제1 실시예에 의한 발광소자와 실질적으로 동일하므로, 상기 제1 실시예와 동일한 내용에 대해서는 자세한 설명을 생략하고, 상기 제1 실시예와 동일한 구성요소에 대해서는 동일한 참조부호를 부여하겠다.In the light emitting device according to the present exemplary embodiment, except for the planar arrangement or the planar shape of the first
도 9를 참조하면, 상기 N형전극(30)은 N형전극 패드부(32), 제1 N형전극 연장부(34) 및 제2 N형전극 연장부(36)를 포함한다.Referring to FIG. 9, the N-
상기 N형전극 패드부(32)는 상기 N형 반도체층(20)의 수직 중심선을 따라 연장된 평면형상을 갖는다. 상기 제1 N형전극 연장부(34)는 상기 N형전극 패드 부(32) 중 상기 제2 방향(D2)으로의 일단부로부터 상기 제1 발광부(100) 측으로 상기 제1 방향(D1)을 따라 연장된다. 상기 제2 N형전극 연장부(36)는 상기 N형전극 패드부(32) 중 상기 제2 방향(D2)으로의 타단부로부터 상기 제2 발광부(200) 측으로 상기 제1 방향(D1)을 따라 연장된다. 이와 같이, 상기 N형전극(30)은 상기 N형 반도체층(20)의 중심을 기준으로 실질적으로 대칭이 되는 평면형상을 갖는다.The N-type
상기 제1 N형전극 연장부(34)는 상기 제2 N형전극 연장부(36)와 실질적으로 동일한 길이와 폭을 갖는다. 상기 N형전극 패드부(32)의 폭은 상기 제1 N형전극 연장부(34) 또는 상기 제1 N형전극 연장부(36)의 폭보다 넓거나 동일할 수 있다. 상기 제1 및 제2 N형전극 연장부들(34, 36)은 도 9와 같이 동일한 폭을 가지며 연장되는 구조를 가질 수 있으나, 도 9와 달리 상기 N형전극 패드부(32)로부터 멀어질수록 폭이 증가하는 구조를 가질 수도 있다.The first N-type
한편, 상기 N형전극 패드부(32)의 길이는 상대적으로 짧게 형성되고, 상기 제1 및 제2 N형전극 연장부들(34, 36)은 상대적으로 길게 형성될 수 있다. 그 결과, 상기 제1 및 제2 N형전극 연장부들(34, 36)은 상기 N형 반도체층(20)의 중심을 상기 제1 방향(D1)을 따라 지나는 중심선(이하, 'N형 반도체층(20)의 수평 중심선'이라함)을 중심으로 인접하게 배치될 수 있다.Meanwhile, the length of the N-type
상기 제1 발광부(100)는 제1 활성층(110), 제1 P형 반도체층(120), 제1 투명 전극층(130) 및 제1 P형전극(140)을 포함하고, 상기 제2 발광부(200)는 제2 활성층(210), 제2 P형 반도체층(220), 제2 투명 전극층(230) 및 제2 P형전극(240)을 포함한다.The first
상기 제1 및 제2 발광부들(100, 200)은 상기 N형전극(30)을 중심으로 상기 제1 방향(D1)으로의 양측에 배치된다. 이때, 상기 제1 및 제2 발광부들(100, 200)은 상기 N형 반도체층(20)의 중심을 기준으로 실질적으로 대칭이 되는 평면형상을 갖는다. 즉, 상기 제1 활성층(110)은 상기 제2 활성층(210)과 대칭이 되고, 상기 제1 P형 반도체층(120)은 상기 제2 P형 반도체층(220)과 대칭이 되며, 상기 제1 투명 전극층(130)은 상기 제2 투명 전극층(230)과 대칭이 되고, 상기 제1 P형전극(140)은 상기 제2 P형전극(240)과 대칭이 된다. 이하, 상기 제1 및 제2 P형전극들(140, 240)과 상기 제1 및 제2 투명 전극층들(130, 230)에 대해 보다 구체적으로 자세하게 설명하겠다.The first and second
상기 제1 P형전극(140)은 상기 제1 N형전극 연장부(34)의 반대측인 상기 N형 반도체층(20)의 일측 모서리로부터 상기 제2 방향(D2)을 따라 연장되고, 상기 제2 P형전극(240)은 상기 제2 N형전극 연장부(36)의 반대측인 상기 N형 반도체층(20)의 타측 모서리로부터 상기 제2 방향(D2)을 따라 연장된다. 이때, 상기 N형 반도체층(20)의 타측 모서리는 상기 N형 반도체층(20)의 일측 모서리의 반대측에 배치된다. 그 결과, 상기 제1 및 제2 P형전극들(140, 240)은 상기 N형 반도체층(20)의 중심을 기준으로 실질적으로 서로 대칭이 되는 평면형상을 갖는다.The first P-
상기 제1 P형전극(140)은 상기 제2 방향(D2)으로 상기 제1 N형전극 연장부(34)까지 연장되거나 상기 N형 반도체층(20)의 수평 중심선까지 연장될 수 있고, 상기 제2 P형전극(240)은 상기 제2 방향(D2)으로 상기 제2 N형전극 연장부(36)까지 연장되거나 상기 N형 반도체층(20)의 수평 중심선까지 연장될 수 있다. 이와 다르 게, 상기 제1 P형전극(140)은 상기 제1 N형전극 연장부(34)를 넘어서까지 연장될 수도 있고, 상기 제2 P형전극(240)은 상기 제2 N형전극 연장부(36)를 넘어서까지 연장될 수 있다.The first P-
한편, 상기 제1 투명 전극층(130)에는 적어도 하나의 상기 제1 전류흐름 방해홈(132)이 형성되고, 상기 제2 투명 전극층(230)에는 적어도 하나의 상기 제2 전류흐름 방해홈(242)이 형성된다. 그러나, 경우에 따라서 상기 제1 및 제2 전류흐름 방해홈들(142, 242)은 생략될 수 있다.Meanwhile, at least one first current
상기 제1 전류흐름 방해홈(132)은 상기 제1 P형전극(140) 및 상기 N형전극(30) 간의 거리가 최단이 되는 지점을 따라 연속적으로 또는 불연속적으로 형성될 수 있고, 상기 제2 전류흐름 방해홈(232)은 상기 제2 P형전극(240) 및 상기 N형전극(30) 간의 거리가 최단이 되는 지점을 따라 연속적으로 또는 불연속적으로 형성될 수 있다.The first current
구체적으로, 상기 제1 전류흐름 방해홈(132)은 서로 마주하는 상기 제1 P형전극(140)의 일단과 상기 제1 N형전극 연장부(34)의 일단 사이에 형성되고, 상기 제2 전류흐름 방해홈(232)은 서로 마주하는 상기 제2 P형전극(240)의 일단과 상기 제2 N형전극 연장부(36)의 일단 사이에 형성될 수 있다. 예를 들어, 상기 제1 및 제2 전류흐름 방해홈들(132, 232)은 도 9와 같이 상기 제1 및 제2 N형전극 연장부들(34, 36) 각각의 일단부를 감싸도록 형성되거나, 도 9와 달리 상기 제1 및 제2 P형전극들(140, 240) 각각의 일단부를 감싸도록 형성될 수 있다. 그 결과, 상기 제1 및 제2 전류흐름 방해홈들(132, 232)은 상기 N형 반도체층(20)의 중심을 기준으 로 실질적으로 서로 대칭이 되는 평면형상, 예를 들어 L-자의 평면형상을 가질 수 있다.Specifically, the first current
<발광소자의 실시예 9><Example 9 of Light-Emitting Element>
도 10은 본 발명의 제9 실시예에 따른 발광소자를 도시한 평면도이다.10 is a plan view illustrating a light emitting device according to a ninth embodiment of the present invention.
본 실시예에 의한 발광소자는 제1 발광부(100), 제2 발광부(200) 및 N형전극(30)의 평면 배치 또는 평면형상을 제외하면, 도 1 및 도 2를 통해 설명한 제1 실시예에 의한 발광소자와 실질적으로 동일하므로, 상기 제1 실시예와 동일한 내용에 대해서는 자세한 설명을 생략하고, 상기 제1 실시예와 동일한 구성요소에 대해서는 동일한 참조부호를 부여하겠다.In the light emitting device according to the present exemplary embodiment, except for the planar arrangement or the planar shape of the first
도 10을 참조하면, 상기 N형전극(30)은 N형전극 패드부(32), 제1 N형전극 연장부(34) 및 제2 N형전극 연장부(36)를 포함한다.Referring to FIG. 10, the N-
상기 N형전극 패드부(32)는 상기 N형 반도체층(20)의 수직 중심선을 따라 연장된 평면형상을 갖는다. 상기 제1 N형전극 연장부(34)는 상기 N형전극 패드부(32) 중 상기 제2 방향(D2)으로의 일단부로부터 상기 제1 발광부(100) 측으로 상기 제1 방향(D1)을 따라 연장된다. 상기 제2 N형전극 연장부(36)는 상기 N형전극 패드부(32) 중 상기 제2 방향(D2)으로의 타단부로부터 상기 제2 발광부(200) 측으로 상기 제1 방향(D1)을 따라 연장된다. 그 결과, 상기 N형전극(30)은 상기 N형 반도체층(20)의 중심을 기준으로 실질적으로 대칭이 되는 평면형상을 갖는다.The N-type
상기 제1 N형전극 연장부(34)는 상기 제2 N형전극 연장부(36)와 실질적으로 동일한 길이와 폭을 갖는다. 상기 N형전극 패드부(32)의 폭은 상기 제1 N형전극 연장부(34) 또는 상기 제1 N형전극 연장부(36)의 폭보다 넓을 수 있다. 한편, 상기 제1 및 제2 N형전극 연장부들(34, 36)은 도 10과 같이 동일한 폭을 가지며 연장되는 구조를 가질 수도 있지만, 도 10과 달리 상기 N형전극 패드부(32)로부터 멀어질수록 폭이 증가하는 구조를 가질 수 있다.The first N-type
상기 제1 및 제2 발광부들(100, 200)은 상기 N형전극(30)을 중심으로 상기 제1 방향(D1)으로의 양측에 배치된다. 이때, 상기 제1 및 제2 발광부들(100, 200)은 상기 N형 반도체층(20)의 중심을 기준으로 실질적으로 대칭이 되는 평면형상을 갖는다. 즉, 상기 제1 활성층(110)은 상기 제2 활성층(210)과 대칭이 되고, 상기 제1 P형 반도체층(120)은 상기 제2 P형 반도체층(220)과 대칭이 되며, 상기 제1 투명 전극층(130)은 상기 제2 투명 전극층(230)과 대칭이 되고, 상기 제1 P형전극(140)은 상기 제2 P형전극(240)과 대칭이 된다. 이하, 상기 제1 및 제2 P형전극들(140, 240)과 상기 제1 및 제2 투명 전극층들(130, 230)에 대해 보다 구체적으로 자세하게 설명하겠다.The first and second
상기 제1 P형전극(140)은 제1 P형전극 패드부(142) 및 제1 P형전극 연장부(144)를 포함하고, 상기 제2 P형전극(240)은 제2 P형전극 패드부(242) 및 제2 P형전극 연장부(244)를 포함한다.The first P-
상기 제1 P형전극 패드부(142)는 상기 제1 N형전극 연장부(34)의 반대측인 상기 N형 반도체층(20)의 일측 모서리로부터 상기 제2 방향(D2)을 따라 연장된 평면형상을 갖고, 상기 제2 P형전극 패드부(242)는 상기 제2 N형전극 연장부(36)의 반대측인 상기 N형 반도체층(20)의 타측 모서리로부터 상기 제2 방향(D2)을 따라 연장된 평면형상을 갖는다. 이때, 상기 N형 반도체층(20)의 타측 모서리는 상기 N형 반도체층(20)의 일측 모서리의 반대측에 배치된다.The first P-type
상기 제1 P형전극 연장부(144)는 상기 제1 P형전극 패드부(142)와 연결되어 상기 N형 반도체층(20)의 일측 모서리로부터 상기 제1 방향(D1)을 따라 연장되고, 상기 제2 P형전극 연장부(244)는 상기 제2 P형전극 패드부(242)와 연결되어 상기 N형 반도체층(20)의 타측 모서리로부터 상기 제1 방향(D1)을 따라 연장된다. 이와 같이, 상기 제1 및 제2 P형전극들(140, 240)은 상기 N형 반도체층(20)의 중심을 기준으로 실질적으로 서로 대칭이 되는 평면형상을 갖고, 예를 들어 L-자의 평면형상을 가질 수 있다.The first P-type
상기 제1 P형전극 패드부(142)는 상기 제2 P형전극 패드부(242)와 실질적으로 동일한 길이와 폭을 갖고, 상기 제1 P형전극 연장부(144)는 상기 제2 P형전극 연장부(244)와 실질적으로 동일한 길이와 폭을 갖는다. 상기 제1 P형전극 패드부(142)의 폭은 상기 제1 P형전극 연장부(144)의 폭보다 넓을 수 있고, 상기 제2 P형전극 패드부(242)의 폭은 상기 제2 P형전극 연장부(244)의 폭보다 넓을 수 있다.The first P-type
본 실시예에서는 도 8과 같이, 상기 제1 P형전극 패드부(142)는 상기 N형 반도체층(20)의 일측 모서리에서 반대측 모서리까지 또는 상기 제1 N형전극 연장부(34)까지 연장될 수 있고, 상기 제2 P형전극 패드부(242)는 상기 N형 반도체층(20)의 타측 모서리에서 반대측 모서리까지 또는 상기 제2 N형전극 연장부(36)까지 연장될 수 있다. 또한, 본 실시예에서는 도 8과 같이, 상기 제1 P형전극 연장 부(144)는 상기 제1 N형전극 연장부(34)와 중첩되지 않도록 상기 제1 N형전극 연장부(34)까지 연장될 수 있고, 상기 제2 P형전극 연장부(244)는 상기 제2 N형전극 연장부(36)와 중첩되지 않도록 상기 제2 N형전극 연장부(36)까지 연장될 수 있다.In the present embodiment, as shown in FIG. 8, the first P-type
한편, 상기 제1 투명 전극층(130)에는 적어도 하나의 상기 제1 전류흐름 방해홈(132)이 형성되고, 상기 제2 투명 전극층(230)에는 적어도 하나의 상기 제2 전류흐름 방해홈(242)이 형성된다. 그러나, 경우에 따라서 상기 제1 및 제2 전류흐름 방해홈들(142, 242)은 생략될 수 있다.Meanwhile, at least one first current
상기 제1 전류흐름 방해홈(132)은 상기 제1 P형전극(140) 및 상기 N형전극(30) 간의 거리가 최단이 되는 지점을 따라 연속적으로 또는 불연속적으로 형성될 수 있고, 상기 제2 전류흐름 방해홈(232)은 상기 제2 P형전극(240) 및 상기 N형전극(30) 간의 거리가 최단이 되는 지점을 따라 연속적으로 또는 불연속적으로 형성될 수 있다. 구체적으로, 상기 제1 전류흐름 방해홈(132)은 서로 마주하는 상기 제1 P형전극 연장부(144)의 일단과 상기 제1 N형전극 연장부(34)의 일단 사이에 형성될 수 있고, 상기 제2 전류흐름 방해홈(232)은 서로 마주하는 상기 제2 P형전극 연장부(244)의 일단과 상기 제2 N형전극 연장부(36)의 일단 사이에 형성될 수 있다. 이때, 상기 제1 및 제2 전류흐름 방해홈들(132, 232)은 상기 N형 반도체층(20)의 중심을 기준으로 실질적으로 서로 대칭이 되는 평면형상을 가질 수 있다.The first current
이와 같이 본 발명의 실시예들에 따르면, 상기 N형전극(30)이 상기 제1 및 제2 발광부들(100, 200) 사이에 배치되어 상기 제1 및 제2 발광부들(100, 200) 각 각으로 전하, 즉 전자를 제공함에 따라, 종래와 같이 두 개로 분리된 전극에 각각 와이어 본딩을 수행하는 것이 아니라 상기 N형전극(30) 하나에 와이어 본딩을 수행할 수 있다. 그로 인해 와이어 본딩하는 공정이 단축될 수 있고, 상기 기판(10) 상에 발광 다이오드 칩을 실장할 때 공간사용을 효율적으로 할 수 있다.As described above, according to the exemplary embodiments of the present invention, the N-
또한, 상기 N형전극(30)보다 상대적으로 높은 저항을 갖는 P형전극이 2 개로 나누어 상기 제1 및 제2 P형전극들(140, 240)을 형성됨에 따라, 상기 발광소자에서의 열을 효과적으로 방출할 수 있다.In addition, since the first and second P-
또한, 상기 제1 N형전극 연장부(34) 및 상기 제1 P형전극 연장부(144)가 서로 대응되는 평면형상을 갖고, 상기 제2 N형전극 연장부(36) 및 상기 제2 P형전극 연장부(244)가 서로 대응되는 평면형상을 가짐에 따라, 상기 제1 및 제2 발광부들(100, 200) 각각에서 균일한 전류 스프레딩을 형성할 수 있다.In addition, the first N-type
또한, 상기 제1 및 제2 발광부들(100, 200)이 상기 N형 반도체층(20)의 중심 또는 상기 N형 반도체층(20)의 수직 중심선을 기준으로 서로 대칭이 되는 평면형상을 가짐에 따라, 종래와 같이 어느 하나의 발광 다이오드 칩으로 전류가 쏠리는 현상을 감소시킬 수 있다.In addition, the first and second
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.In the detailed description of the present invention described above with reference to the preferred embodiments of the present invention, those skilled in the art or those skilled in the art having ordinary skill in the art will be described in the claims to be described later It will be understood that various modifications and variations can be made in the present invention without departing from the scope of the present invention.
도 1은 본 발명의 제1 실시예에 따른 발광소자를 도시한 평면도이다.1 is a plan view showing a light emitting device according to a first embodiment of the present invention.
도 2는 도 1의 I-I'선을 따라 절단한 단면도이다.FIG. 2 is a cross-sectional view taken along line II ′ of FIG. 1.
도 3은 본 발명의 제2 실시예에 따른 발광소자를 도시한 평면도이다.3 is a plan view illustrating a light emitting device according to a second exemplary embodiment of the present invention.
도 4는 본 발명의 제3 실시예에 따른 발광소자를 도시한 평면도이다.4 is a plan view illustrating a light emitting device according to a third exemplary embodiment of the present invention.
도 5는 본 발명의 제4 실시예에 따른 발광소자를 도시한 평면도이다.5 is a plan view illustrating a light emitting device according to a fourth exemplary embodiment of the present invention.
도 6은 본 발명의 제5 실시예에 따른 발광소자를 도시한 평면도이다.6 is a plan view illustrating a light emitting device according to a fifth embodiment of the present invention.
도 7은 본 발명의 제6 실시예에 따른 발광소자를 도시한 평면도이다.7 is a plan view illustrating a light emitting device according to a sixth embodiment of the present invention.
도 8은 본 발명의 제7 실시예에 따른 발광소자를 도시한 평면도이다.8 is a plan view illustrating a light emitting device according to a seventh embodiment of the present invention.
도 9는 본 발명의 제8 실시예에 따른 발광소자를 도시한 평면도이다.9 is a plan view illustrating a light emitting device according to an eighth embodiment of the present invention.
도 10은 본 발명의 제9 실시예에 따른 발광소자를 도시한 평면도이다.10 is a plan view illustrating a light emitting device according to a ninth embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10 : 기판 20 : N형 반도체층10: substrate 20: N-type semiconductor layer
100 : 제1 발광부 110 : 제1 활성층100: first light emitting unit 110: first active layer
120 : 제1 P형 반도체층 130 : 제1 투명 전극층120: first P-type semiconductor layer 130: first transparent electrode layer
132 : 제1 전류흐름 방해홈 140 : 제1 P형전극132: first current flow obstruction groove 140: first P-type electrode
142 : 제1 P형전극 패드부 144 : 제1 P형전극 연장부142: first P-type electrode pad portion 144: first P-type electrode extension portion
200 : 제2 발광부 210 : 제2 활성층200: second light emitting part 210: second active layer
220 : 제2 P형 반도체층 230 : 제2 투명 전극층220: second P-type semiconductor layer 230: second transparent electrode layer
232 : 제2 전류흐름 방해홈 240 : 제2 P형전극232: second current flow obstruction groove 240: second P-type electrode
242 : 제1 P형전극 패드부 244 : 제2 P형전극 연장부242: first P-type electrode pad part 244: second P-type electrode extension part
30 : N형전극 32 : N형전극 패드부30: N-type electrode 32: N-type electrode pad portion
34 : 제1 N형전극 연장부 36 : 제2 N형전극 연장부34: first N-type electrode extension 36: second N-type electrode extension
40 : 음전압 인가선 50 : 제1 양전압 인가선40: negative voltage applying line 50: first positive voltage applying line
60 : 제2 양전압 인가선60: second positive voltage applying line
Claims (15)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020090120971A KR20110064388A (en) | 2009-12-08 | 2009-12-08 | Lighting device |
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---|---|---|---|
KR1020090120971A KR20110064388A (en) | 2009-12-08 | 2009-12-08 | Lighting device |
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Family Applications (1)
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2009
- 2009-12-08 KR KR1020090120971A patent/KR20110064388A/en not_active Application Discontinuation
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Legal Events
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WITN | Withdrawal due to no request for examination |