KR20110061280A - 에스-박스를 구현한 암호화 장치 - Google Patents

에스-박스를 구현한 암호화 장치 Download PDF

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Abstract

본 발명은 다대일 이진 함수를 사용하는 암호화 알고리즘의 S-BOX를 하드웨어로 구현하되, 복수의 로직 게이트들의 어레이들 각각으로부터 출력되는 신호가 오직 하나의 액티브 비트를 포함하도록 함으로써 항상 동일한 전류가 소모되도록 한다. 그러므로 내부 데이터가 해커에게 노출되는 것을 방지할 수 있는 암호화 장치가 제공된다.

Description

에스-박스를 구현한 암호화 장치{CRYPTOGRAPHIC DEVICE FOR IMPLEMENTING S-BOX}
본 발명은 암호화 장치에 관한 것이다.
최근 스마트 카드, IC(integrated circuit) 카드 등을 통한 통신이나, 인터넷 통신, 무선 랜(LAN) 통신, 인터넷 뱅킹 등에서 사용자가 전송하는 정보에는 보안이 유지되어야 하는 비밀 정보가 많이 있다. 사용자의 비밀 정보가 해킹에 의하여 유출되는 것을 방지하기 위하여, 서명이나 인증 절차를 밟아 전송되는 비밀 정보를 암호문으로 만들어서 전송하는 하드웨어 암호화/복호화 장치가 필요하다.
암호화(encrytion) 연산은 일반적으로 속도가 느리기 때문에 스마트 카드와 같은 장치에 적용하기 위해서 하드웨어로 구현되는 경우가 많다. DES(Data Encryption Standard)는 블록 암호화 알고리즘의 일종으로 56비트의 키를 사용하는 대칭키 암호 방식이다. DES에서 사용되는 S-BOX(Substitution-box)는 m비트 입력을 n비트 출력으로 변환하는 치환(substitution) 연산을 수행한다.
DES를 하드웨어로 구현시 S-BOX는 룩업 테이블(look-up table)을 이용하여 설계되는데, 하드웨어 설계 기술에 따라서 S-BOX의 데이터 값이 해커에게 노출될 수 있다. 그러므로, 해커에 의해서 공격되더라도 내부 데이터의 노출을 방지할 수 있도록 S-BOX에 대한 하드웨어 설계가 요구된다.
따라서 본 발명은 S-BOX 연산을 하드웨어로 구현시 해커에 의한 공격에 안전한 암호화 장치를 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 특징에 의하면, 암호화 장치는: 각각이 N비트 신호 중 2비트 신호를 입력받는 I개의 제1 로직 게이트들을 포함하는 복수의 제1 로직 게이트들의 어레이들과, 상기 복수의 제1 로직 게이트들의 어레이들로부터 출력되는 상기 I비트 신호들 중 대응하는 J비트 신호를 각각 입력받는 2N개의 제2 로직 게이트들과, 상기 제2 로직 게이트들로부터 출력되는 2N비트 신호 중 K비트 신호를 각각 입력받는 L개의 제3 로직 게이트들을 포함한다. 상기 복수의 제1 로직 게이트들의 어레이들, 상기 제2 로직 게이트들, 그리고 상기 제3 로직 게이트들 각각으로부터 출력되는 상기 I비트 신호들, 상기 2N비트 신호, 그리고 L비트 신호는 각각 오직 하나의 액티브 비트를 가지며, 상기 N비트 신호와 상기 제3 로직 게이트들 각각으로 입력되는 상기 K비트 신호는 다대일 대응 관계를 가지며, 상기 N, I, J, K, L은 각각 양의 정수이다.
이 실시예에 있어서, 상기 제1 로직 게이트들의 어레이들 각각은 상기 N비트 신호 중 서로 다른 2비트 신호를 입력받는다.
이 실시예에 있어서, 상기 복수의 제1 로직 게이트들의 어레이들 각각은, 제1 앤드 게이트들을 포함하고, 상기 N비트 신호 중 입력된 2비트 신호를 앤드 연산하여 상기 I비트 신호를 출력한다.
이 실시예에 있어서, 상기 제2 로직 게이트들은, 제2 앤드 게이트들을 포함하고, 상기 복수의 제1 로직 게이트들의 어레이들로부터의 상기 I비트 신호들 중 대응하는 상기 J비트 신호를 앤드 연산하여 상기 2N비트 신호를 출력한다.
이 실시예에 있어서, 상기 복수의 제1 로직 게이트들의 어레이들은 J 개이고, 상기 제2 로직 게이트들은 상기 복수의 제1 로직 게이트들의 어레이들 각각으로부터 출력되는 상기 I비트 신호 중 각각 1비트씩 상기 J비트 신호를 앤드 연산하여 상기 2N비트 신호를 출력한다.
이 실시예에 있어서, 상기 제3 로직 게이트들은, 오아 게이트들을 포함하고, 상기 제2 로직 게이트들로부터 출력되는 2N비트 신호 중 K비트 신호를 각각 오아 연산하여 상기 L비트 신호를 출력한다.
이 실시예에 있어서, 상기 제1 앤드 게이트들 각각은 클럭 신호를 더 입력받는다.
이 실시예에 있어서, 상기 N비트 신호와 상기 제3 로직 게이트들로 입력되는 상기 K비트 신호 사이의 상기 다대일 대응 관계는 DES(data encryption standard) 암호화 알고리즘의 S-BOX 내 다대일 이진 함수에 근거한다.
이 실시예에 있어서, 상기 복수의 제1 로직 게이트들의 어레이들 각각은, 제1 오아 게이트들을 포함하고, 상기 N비트 신호 중 입력된 2비트 신호를 오아 연산하여 상기 I비트 신호를 출력한다.
이 실시예에 있어서, 상기 제2 로직 게이트들은, 제2 오아 게이트들을 포함하고, 상기 복수의 제1 로직 게이트들의 어레이들로부터의 상기 I비트 신호들 중 대응하는 상기 J비트 신호를 오아 연산하여 상기 2N비트 신호를 출력한다.
이 실시예에 있어서, 상기 제3 로직 게이트들은, 앤드 게이트들을 포함하고, 상기 제2 로직 게이트들로부터 출력되는 2N비트 신호 중 K비트 신호를 각각 앤드 연산하여 상기 L비트 신호를 출력한다.
본 발명의 다른 특징에 따른 암호화 장치는: 6비트 신호 중 제1의 2비트 신호를 입력받고, 제1의 4비트 신호를 출력하는 제1 로직 게이트들의 어레이와, 상기 6비트 신호 중 제2의 2비트 신호를 입력받고, 제2의 4비트 신호를 출력하는 제2 로직 게이트들의 어레이와, 상기 6비트 신호 중 제3의 2비트 신호를 입력받고, 제3의 4비트 신호를 출력하는 제3 로직 게이트들의 어레이와, 상기 제1, 제2 및 제3 로직 게이트들의 어레이들로부터 출력되는 상기 4비트 신호들 중 대응하는 3비트 신호를 각각 입력받는 64개의 제4 로직 게이트들과, 상기 제4 로직 게이트들로부터 출력되는 64비트 신호 중 4비트 신호를 각각 입력받는 16개의 제5 로직 게이트들을 포함한다. 상기 제1, 제2 및 제3 로직 게이트들의 어레이들, 상기 제4 로직 게이트들, 그리고 상기 제5 로직 게이트들 각각으로부터 출력되는 상기 4비트 신호들, 상기 64비트 신호, 그리고 16비트 신호는 각각 오직 하나의 액티브 비트를 갖는다. 상기 6비트 신호와 상기 제5 로직 게이트들 각각으로 입력되는 상기 4비트 신호는 다대일 대응 관계를 갖는다.
이 실시예에 있어서, 상기 복수의 제1, 제2 및 제3 로직 게이트들의 어레이들 각각은, 4개의 제1 앤드 게이트들을 포함하고, 상기 6비트 신호 중 입력된 2비트 신호를 앤드 연산하여 상기 4비트 신호를 출력한다.
이 실시예에 있어서, 상기 제4 로직 게이트들 각각은, 제2 앤드 게이트로 구성되고, 상기 제1, 제2 및 제3 로직 게이트들의 어레이들로부터의 상기 4비트 신호들 중 대응하는 상기 3비트 신호를 앤드 연산한다.
이 실시예에 있어서, 상기 제5 로직 게이트들 각각은, 오아 게이트로 구성되고, 상기 제4 로직 게이트들로부터 출력되는 64비트 신호 중 4비트 신호를 각각 오아 연산한다.
이 실시예에 있어서, 상기 제1 앤드 게이트들 각각은 클럭 신호를 더 입력받는다.
이 실시예에 있어서, 상기 6비트 신호와 상기 제5 로직 게이트들로 입력되는 상기 4비트 신호 사이의 상기 다대일 대응 관계는 DES(data encryption standard) 암호화 알고리즘의 S-BOX 내 다대일 이진 함수에 근거한다.
이 실시예에 있어서, 상기 제1, 제2 및 제3 로직 게이트들의 어레이들 각각은, 제1 오아 게이트들을 포함하고, 상기 6비트 신호 중 입력된 2비트 신호를 오아 연산하여 상기 4비트 신호를 출력한다.
이 실시예에 있어서, 상기 제4 로직 게이트들 각각은, 제2 오아 게이트로 구성되고, 상기 제1, 제2 및 제3 로직 게이트들의 어레이들로부터의 상기 4비트 신호들 중 대응하는 상기 3비트 신호를 오아 연산한다.
이 실시예에 있어서, 상기 제5 로직 게이트들 각각은, 앤드 게이트로 구성되고, 상기 제4 로직 게이트들로부터 출력되는 64비트 신호 중 4비트 신호를 각각 앤드 연산한다.
이와 같은 본 발명에 의하면 S-BOX 연산을 수행할 때 항상 동일한 전류가 소모됨으로써 내부 데이터가 해커에게 노출되는 것을 방지할 수 있다.
이하 본 발명의 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 암호화 장치를 보여주는 도면이다.
도 1을 참조하면, 암호화 장치(100)는 제1 디코더(110), 제2 디코더(120) 그리고 인코더(130)를 포함한다. 제1 디코더(110)는 6비트 신호인 입력 신호(IN)를 입력받아서 64비트 신호를 출력한다. 제1 디코더(110)로부터 출력되는 64비트 신호는 6비트의 입력 신호(IN)에 따라서 64비트 중 오직 하나의 액티브 비트를 갖는다.
제2 디코더(120)는 제1 디코더(110)로부터의 64비트 신호를 16비트 신호로 디코딩한다. 여기서 6비트 입력 신호(IN)의 값과 무관하게 제1 및 제2 디코더들(110, 120) 내부에서 소모되는 전력을 일정하게 유지해야 한다. 그 결과 해커에 의해서 암호화 장치(100)가 DPA(differential power attack) 및 EM(electromagnetic) 검출에 의한 공격에서 보호될 수 있다.
인코더(130)는 제2 디코더(120)로부터 출력되는 16비트 신호를 4비트 신호로 인코딩해서 출력 신호(OUT)를 출력한다. 도 1에 도시된 암호화 장치(100)는 S-BOX 다대일 이진 함수에 따라서 6비트 입력 신호(IN)를 4비트 출력 신호(OUT)로 변환할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 암호화 장치를 보여주는 도면이다.
도 2를 참조하면, 암호화 장치(200)는 제1 로직 게이트들의 어레이들(211, 212, 213), 제2 로직 게이트들의 어레이(220) 그리고 제3 로직 게이트의 어레이(230) 그리고 인코더(240)를 포함한다. 제1 로직 게이트들의 어레이(211)는 입력 신호(IN) 중 2비트 신호(A0, A1)를 입력받고, 4비트 신호(B0, B1, B2, B3)를 출력한다. 제1 로직 게이트들의 어레이(211)는 복수의 로직 게이트들(미 도시됨)을 포함하며, 복수의 로직 게이트들 각각은 2비트 신호(A0, A1)를 입력받는다. 제2 및 제3 로직 게이트들의 어레이들(212, 213)은 제1 로직 게이트들의 어레이(211)와 동일한 회로 구성을 가지고 동일하게 동작한다. 제1 로직 게이트들의 어레이들(211, 212, 213) 각각은 입력 신호(IN)의 서로 다른 2비트 신호를 입력받고, 4비트씩 총 12비트 신호(B0-B11)를 출력한다.
제2 로직 게이트들의 어레이(220)는 제1 로직 게이트들의 어레이들(211, 212, 213)로부터의 12비트 신호를 입력받고, 64비트 신호(C0-C63)를 출력한다. 제2 로직 게이트들의 어레이(220)는 복수의 로직 게이들(미 도시됨)을 포함하며, 로 직 게이트들 각각은 제1 로직 게이트들의 어레이들(211, 212, 213) 각각으로부터 1비트씩 3비트 신호를 입력받는다.
제3 로직 게이트들의 어레이(230)는 제2 로직 게이트들의 어레이(220)로부터의 64비트 신호(C0-C63)를 입력받고, 64비트 신호(C0-C63)에 대응하는 16비트 신호(D0-D15)를 출력한다. 제3 로직 게이트들의 어레이(230)는 복수의 로직 게이트들(미 도시됨)을 포함하며, 복수의 로직 게이트들 각각은 제2 로직 게이트들의 어레이(220)로부터 출력되는 64비트 신호(C0-C64)중 4비트 신호를 입력받는다. 6비트 입력 신호(IN)와 제3 로직 게이트들의 어레이(230) 내 로직 게이트들 각각으로 입력되는 K비트 신호는 S-BOX 이진 함수에 따른 다대일 대응 관계를 갖는다.
인코더(240)는 제3 로직 게이트들의 어레이(230)로부터 출력되는 16비트 신호(D0-D15)를 4비트 신호(OUT)로 출력한다. 인코더(240)는 16비트 신호(D0-D15)를 4비트 신호(OUT)로 인코딩하되, 16비트 신호(D0-D15)가 어떤 값을 갖더라도 항상 동일한 전류를 소모하도록 설계될 수 있다. 그러므로, 도 2에 도시된 암호화 장치(200)는 S-BOX 이진 함수에 따라서 6비트 입력 신호(IN)를 4비트 출력 신호(OUT)로 치환할 수 있다.
상기 제1 로직 게이트들의 어레이들(211, 212, 213), 제2 로직 게이트들의 어레이(220) 그리고 제3 로직 게이트들의 어레이(230) 각각은 입력 신호(IN)가 어떤 값을 갖더라도 내부에 구성된 로직 게이트들 중 오직 하나씩 총 5 개의 로직 게이트들만이 액티브 비트(또는 비액티브 비트)를 출력한다. 그러므로 입력 신호(IN)와 무관한게 일정한 전력이 소모된다.
도 3은 도 2에 도시된 로직 게이트들의 어레이들의 회로 구성을 구체적으로 보여주는 도면이다.
도 3을 참조하면, 제1 로직 게이트들의 어레이(211)는 2개의 인버터들(301, 302)과 4 개의 앤드 게이트들(303-306)을 포함한다. 인버터(301)는 입력 신호(A0)를 입력받고, 인버터(302)는 입력 신호(A1)를 입력받는다. 앤드(AND) 게이트(303)는 입력 신호들(A0, A1)을 입력받는다. 앤드 게이트(304)는 입력 신호(A0)와 인버터(302)의 출력을 입력받는다. 앤드 게이트(305)는 인버터(301)의 출력과 입력 신호(A1)를 입력받는다. 앤드 게이트(306)는 인버터들(301, 302)의 출력들을 입력받는다. 제1 로직 게이트들의 어레이(211)는 2비트 입력 신호(A0, A1)를 입력받고, 앤드 게이트들(303-306)을 통해서 4비트 신호를 출력한다. 다른 제1 로직 게이트들의 어레이들(212, 213)은 제1 로직 게이트들의 어레이(212)와 동일한 회로 구성을 갖는다. 다만, 제1 로직 게이트들의 어레이(212)는 입력 신호(A2, A3)를 입력받고, 제1 로직 게이트들의 어레이(213)는 입력 신호(A4, A5)를 입력받는다.
제1 로직 게이트들의 어레이(211)는 입력 신호들(A0, A1)에 따라서 4개의 앤드 게이트들(303-306) 중 오직 하나의 앤드 게이트만이 토글된다. 즉, 4개의 앤드 게이트들(303-306)로부터 출력되는 4비트 신호(B0-B3) 중 1비트만 하이 레벨인 액티브 비트이다. 제1 로직 게이트들의 어레이(211)는 입력 신호들(A0, A1)의 모든 경우에 대해서 항상 하나의 액티브 비트를 출력하므로 제1 로직 게이트들의 어레이(211)에서 소모되는 전류는 일정하다. 제1 로직 게이트들의 어레이들(212, 213) 각각은 제1 로직 게이트들의 어레이(212)와 마찬가지로 입력 신호에 따라서 오직 하나의 액티브 비트를 출력한다.
제2 로직 게이트들의 어레이(220)는 64개의 앤드 게이트들(311)을 포함한다. 앤드 게이트들(311) 각각은 3개의 입력 단자와 1개의 출력단자를 갖는다. 앤드 게이트들(311) 각각은 3 개의 제1 로직 게이트들의 어레이들(211, 212, 213) 각각으로부터 1비트씩 총 3비트 신호를 입력받는다. 구체적으로, 제2 로직 게이트들의 어레이(220) 내 앤드 게이트들(311) 각각은 제1 로직 게이트들의 어레이(211)로부터 출력되는 4비트 신호(B0-B3) 중 1비트 신호, 제2 로직 게이트들의 어레이(212)로부터 출력되는 4비트 신호(B4-B7) 중 1비트 신호, 그리고 제3 로직 게이트들의 어레이(213)로부터 출력되는 4비트 신호(B9-B11) 중 1비트 신호를 입력받는다. 제2 로직 게이트들의 어레이(220)로부터 출력되는 64비트 신호(C0-C63)는 6비트 입력 신호(A0, A1, A2, A3, A4, A5)의 26 가지 경우의 수에 따른 디코딩 신호이다. 제1 로직 게이트들의 어레이들(211-213)로부터 출력되는 12비트 신호(B0-B11)에 따라서 제2 로직 게이트들의 어레이(220) 내 64개의 앤드 게이트들(311) 중 오직 하나만 토클된다. 즉, 제2 로직 게이트들의 어레이(220)의 64개의 앤드 게이트들(311)로부터 출력되는 64비트 신호(C0-C63) 중 오직 한 비트만 액티브 비트이다.
제3 로직 게이트들의 어레이(230)는 16 개의 오아(OR) 게이트들(321)을 포함한다. 오아 게이트들(321) 각각은 4개의 입력 단자와 1개의 입력 단자를 갖는다. 오아 게이트들(321) 각각은 제2 로직 게이트들의 어레이(230)로부터 출력되는 64비트 신호(C0-C63) 중 4비트 신호를 입력받는다. 오아 게이트들(321) 각각으로 입력 되는 4비트 신호는 S-BOX 룩업 테이블에 따라서 결정된다.
도 4는 S-BOX 룩업 테이블을 예시적으로 보여주는 도면이다.
DES 알고리즘은 총 8 개의 S-BOX를 사용하나, 도 4는 일 예로 하나의 S-BOX를 보여준다. 도 4를 참조하면, 룩업 테이블은 6비트 입력 신호(A0-A5)에 대한 4비트 출력 신호를 보여준다. 6비트 입력 신호(A0-A5) 중 2비트 신호(A0, A6)는 룩업 테이블의 행을 지정하고, 4비트 신호(A1, A2, A3, A4)는 룩업 테이블의 열을 지정한다. 예컨대, 입력 신호(A0-A5)가 "110110"이면, 2비트 신호(A0, A5)가 지정하는 "10"행의 "1011" 열이 지정하는 위치의 "0111"이 출력 신호로 선택된다. 이 때, 출력 신호 "0111"은 "10"행, "1011"열 뿐만 아니라 "00"행 "1111"열, "01"행, "0010"열 그리고 "11"행, "0111"열도 동일한 출력 신호"0111"을 지정한다. 이것은 S-BOX가 다대일 이진 함수를 사용하기 때문이다.
다시 도 3을 참조하면, 제3 로직 게이트들의 어레이(230)는, 도 4에 도시된 룩업 테이블에 따라서, 6비트 입력 신호(A0-A5)의 4가지 값에 대해서 항상 동일한 4비트 출력 신호를 출력하게 된다. 그러므로, 제3 로직 게이트들의 어레이(230) 내 오아 게이트들(321) 각각은 제2 로직 게이트들의 어레이(220) 내 앤드 게이트들(311)로부터 출력되는 64비트 신호(C0-C63) 4비트 신호를 입력받는다. 예컨대, 6비트 입력 신호(A0-A5)가 "011110", "000101", "110110" 그리고 "101111"일 때 출력 신호는 "0111"이다. 그러므로 제3 로직 게이트들의 어레이(230) 내 "0111"에 대응하는 오아 게이트는 제2 로직 게이트들의 어레이(220) 내 "011110", "000101", "110110" 그리고 "101111"에 대응하는 앤드 게이트로부터의 출력 신호들을 입력받도록 연결 된다. 이와 같이 제3 로직 게이트들의 어레이(230) 내 오아 게이트들(321)의 입력 단자들은 도 4에 도시된 룩업 테이블에 따라서 제2 로직 게이트들의 어레이(220) 내 앤드 게이트들(311)의 출력 신호와 연결된다. 제3 로직 게이트들의 어레이(230)로부터 출력되는 16비트 신호(D0-D15)는 도 2에 도시된 인코더(240)로 제공된다.
도 3에서 알 수 있는 바와 같이, 제1 로직 게이트들의 어레이들(211, 212, 213) 그리고 제2 로직 게이트들의 어레이(220) 내 앤드 게이트들은 하나씩만 토글된다. 또한, 제3 로직 게이트들의 어레이(230) 내 오아 게이트들 중 어느 하나만 토글된다. 그러므로 입력 신호(A0-A5)가 어떤 값을 갖던지 제1 내지 제3 로직 게이트들의 어레이들(211, 212, 213, 220, 230)에서 총 5개의 로직 게이트만이 토글된다. 따라서 제1 내지 제3 로직 게이트들의 어레이들(211, 212, 213, 220, 230)에서 소모되는 전류량은 입력 신호(A0-A6)의 값과 무관하게 항상 일정하다. 특히 간단한 회로 구성을 가지고 DES 알고리즘을 위한 S-BOX를 하드웨어로 구현하되, 해커에 의한 공격에 안전한 암호화 장치를 구현할 수 있다.
도 3에 도시된 암호화 장치(200)는 1개의 S-BOX를 구현한 것으로, 8개의 S-BOX를 구현하기 위해서는 도 3에 도시된 암호화 장치(200)를 8개 구비하면 된다. 이 때 S-BOX의 입력 신호와 출력 신호의 다대일 대응 관계에 따라서 제2 로직 게이트들의 어레이(220) 내 앤드 게이트들(311)과 제3 로직 게이트들의 어레이(230) 내 오아 게이트들(321)을 연결하면 된다.
이 실시예에서는 입력 신호(IN)가 6비트 신호이고, 출력 신호(OUT)가 4비트 신호인 것을 일 예로 설명하나, 입력 신호(IN)와 출력 신호(OUT)의 비트 폭은 다양하게 변경될 수 있다. 입력 신호(IN)와 출력 신호(OUT)의 비트 폭이 변경됨에 따라서 제1 로직 게이트들의 어레이들(211, 212, 213)의 수, 제2 로직 게이트들의 어레이(220) 내 앤드 게이트들(311)의 수 그리고 제3 로직 게이트들 내 오아 게이트들(230)의 수가 변경되어야 한다. 단 입력 신호(IN)와 출력 신호(OUT) 사이의 다대일 대응 관계가 성립되어야 한다.
도 5는 리셋 기능을 갖는 암호화 장치를 예시적으로 보여주는 도면이다.
도 5에 도시된 암호화 장치(500)는 도 3에 도시된 암호화 장치(300)와 달리 제1 로직 게이트들의 어레이들(511-513) 내 앤드 게이트들에 클럭 신호(CK)를 더 입력한다. 클럭 신호(CK)의 로우 레벨에서 앤드 게이트들은 이전 출력 신호가 논리 '1'이었다면 논리 '0'으로 반전시킨다. 이때에도 오직 1비트만 비액티브 상태로 천이하므로, 전류 소모량은 변화가 없다. 또한 클럭 신호(CK)의 이전 사이클과 현재 사이클에서 입력 신호(A0-A5)가 동일한 값을 갖는 경우 제1 로직 게이트들의 어레이들(511-513)의 출력 신호가 액티브/인액티브 비트로 변화하지 않는 문제를 해결할 수 있다.
도 6은 도 2에 도시된 로직 게이트들의 어레이들의 다른 실시예에 따른 회로 구성을 보여주는 도면이다.
도 6을 참조하면, 제1 로직 게이트들의 어레이들(611-613)은 도 3과 달리 오아 게이트들(603-606)을 포함한다. 제2 로직 게이트들의 어레이(620)는 오아 게이트들(621)을 포함한다. 제3 로직 게이트들의 어레이(630)는 앤드 게이트들(631)을 포함한다.
도 3에서와 동일하게 입력 신호(A0-A5)가 어떤 값을 갖더라도 도 6에 도시된 제1 내지 제3 로직 게이트들의 어레이들(611, 612, 613, 620, 630)에서 5 개의 로직 게이트만이 토글된다. 다만, 제1 내지 제3 로직 게이트들의 어레이들(611, 612, 613, 620, 630)에서 출력되는 신호들은 5 개의 비액티브 비트들을 포함하고 나머지 비트들은 액티브 비트들이다. 이와 같이, 도 3에 도시된 제1 내지 제3 로직 게이트들의 어레이들(211, 212, 213, 220, 230)을 제1 내지 제3 로직 게이트들의 어레이들(611, 612, 613, 620, 630)로 변경해서 구성하더라도 제1 내지 제3 로직 게이트들의 어레이들(611, 612, 613, 620, 630)에서 소모되는 전류량은 입력 신호(A0-A6)의 값과 무관하게 항상 일정하다.
예시적인 바람직한 실시예들을 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들이 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 암호화 장치를 보여주는 도면이다.
도 2는 본 발명의 다른 실시예에 따른 암호화 장치를 보여주는 도면이다.
도 3은 도 2에 도시된 로직 게이트들의 어레이들의 회로 구성을 구체적으로 보여주는 도면이다.
도 4는 S-BOX 룩업 테이블을 예시적으로 보여주는 도면이다.
도 5는 리셋 기능을 갖는 암호화 장치를 예시적으로 보여주는 도면이다.
도 6은 도 2에 도시된 로직 게이트들의 어레이들의 다른 실시예에 따른 회로 구성을 보여주는 도면이다.

Claims (10)

  1. 각각이 N비트 신호 중 2비트 신호를 입력받는 I개의 제1 로직 게이트들을 포함하는 복수의 제1 로직 게이트들의 어레이들과;
    상기 복수의 제1 로직 게이트들의 어레이들로부터 출력되는 상기 I비트 신호들 중 대응하는 J비트 신호를 각각 입력받는 2N개의 제2 로직 게이트들과;
    상기 제2 로직 게이트들로부터 출력되는 2N비트 신호 중 K비트 신호를 각각 입력받는 L개의 제3 로직 게이트들을 포함하되;
    상기 복수의 제1 로직 게이트들의 어레이들, 상기 제2 로직 게이트들, 그리고 상기 제3 로직 게이트들 각각으로부터 출력되는 상기 I비트 신호들, 상기 2N비트 신호, 그리고 L비트 신호는 각각 오직 하나의 액티브 비트를 가지며,
    상기 N비트 신호와 상기 제3 로직 게이트들 각각으로 입력되는 상기 K비트 신호는 다대일 대응 관계를 가지며, 상기 N, I, J, K, L은 각각 양의 정수인 것을 특징으로 하는 암호화 장치.
  2. 제 1 항에 있어서,
    상기 제1 로직 게이트들의 어레이들 각각은 상기 N비트 신호 중 서로 다른 2비트 신호를 입력받는 것을 특징으로 하는 암호화 장치.
  3. 제 1 항에 있어서,
    상기 복수의 제1 로직 게이트들의 어레이들 각각은,
    제1 앤드 게이트들을 포함하고, 상기 N비트 신호 중 입력된 2비트 신호를 앤드 연산하여 상기 I비트 신호를 출력하는 것을 특징으로 하는 암호화 장치.
  4. 제 3 항에 있어서,
    상기 제2 로직 게이트들은,
    제2 앤드 게이트들을 포함하고, 상기 복수의 제1 로직 게이트들의 어레이들로부터의 상기 I비트 신호들 중 대응하는 상기 J비트 신호를 앤드 연산하여 상기 2N비트 신호를 출력하는 것을 특징으로 하는 암호화 장치.
  5. 제 4 항에 있어서,
    상기 복수의 제1 로직 게이트들의 어레이들은 J 개이고,
    상기 제2 로직 게이트들은 상기 복수의 제1 로직 게이트들의 어레이들 각각으로부터 출력되는 상기 I비트 신호 중 각각 1비트씩 상기 J비트 신호를 앤드 연산하여 상기 2N비트 신호를 출력하는 것을 특징으로 하는 암호화 장치.
  6. 제 3 항에 있어서,
    상기 제3 로직 게이트들은,
    오아 게이트들을 포함하고, 상기 제2 로직 게이트들로부터 출력되는 2N비트 신호 중 K비트 신호를 각각 오아 연산하여 상기 L비트 신호를 출력하는 것을 특징으로 하는 암호화 장치.
  7. 제 3 항에 있어서,
    상기 제1 앤드 게이트들 각각은 클럭 신호를 더 입력받는 것을 특징으로 하는 암호화 장치.
  8. 제 1 항에 있어서,
    상기 N비트 신호와 상기 제3 로직 게이트들로 입력되는 상기 K비트 신호 사이의 상기 다대일 대응 관계는 DES(data encryption standard) 암호화 알고리즘의 S-BOX 내 다대일 이진 함수에 근거한 것을 특징으로 하는 암호화 장치.
  9. 6비트 신호 중 제1의 2비트 신호를 입력받고, 제1의 4비트 신호를 출력하는 제1 로직 게이트들의 어레이와;
    상기 6비트 신호 중 제2의 2비트 신호를 입력받고, 제2의 4비트 신호를 출력하는 제2 로직 게이트들의 어레이와;
    상기 6비트 신호 중 제3의 2비트 신호를 입력받고, 제3의 4비트 신호를 출력하는 제3 로직 게이트들의 어레이와;
    상기 제1, 제2 및 제3 로직 게이트들의 어레이들로부터 출력되는 상기 4비트 신호들 중 대응하는 3비트 신호를 각각 입력받는 64개의 제4 로직 게이트들과;
    상기 제4 로직 게이트들로부터 출력되는 64비트 신호 중 4비트 신호를 각각 입력받는 16개의 제5 로직 게이트들을 포함하되;
    상기 제1, 제2 및 제3 로직 게이트들의 어레이들, 상기 제4 로직 게이트들, 그리고 상기 제5 로직 게이트들 각각으로부터 출력되는 상기 4비트 신호들, 상기 64비트 신호, 그리고 16비트 신호는 각각 오직 하나의 액티브 비트를 가지며,
    상기 6비트 신호와 상기 제5 로직 게이트들 각각으로 입력되는 상기 4비트 신호는 다대일 대응 관계를 갖는 것을 특징으로 하는 암호화 장치.
  10. 제 9 항에 있어서,
    상기 6비트 신호와 상기 제5 로직 게이트들로 입력되는 상기 4비트 신호 사이의 상기 다대일 대응 관계는 DES(data encryption standard) 암호화 알고리즘의 S-BOX 내 다대일 이진 함수에 근거한 것을 특징으로 하는 암호화 장치.
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