KR20110060080A - Random number generator - Google Patents

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KR20110060080A
KR20110060080A KR1020090116560A KR20090116560A KR20110060080A KR 20110060080 A KR20110060080 A KR 20110060080A KR 1020090116560 A KR1020090116560 A KR 1020090116560A KR 20090116560 A KR20090116560 A KR 20090116560A KR 20110060080 A KR20110060080 A KR 20110060080A
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    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/58—Random or pseudo-random number generators
    • G06F7/588—Random number generators, i.e. based on natural stochastic processes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/84—Generating pulses having a predetermined statistical distribution of a parameter, e.g. random pulse generators

Abstract

PURPOSE: A random number generator is provided to reduce the influence by a mismatch of transistors by using one active element. CONSTITUTION: An output signal offer part(200) provides an output signal by including one active element which is operated as an entropy source. A sampler(400) samples an output signal which is oscillated to a second control clock signal and provides the signal to a random bit. A control clock generator(100) creates the first and the second control clock signal.

Description

난수 발생기{Random number generator}Random number generator}

본 발명은 보안 분야에 관한 것으로, 보다 상세하게는 난수 발생기에 관한 것이다.The present invention relates to the field of security, and more particularly to a random number generator.

정보 통신 기술의 발전에 따라서, 정보의 암호화 및 복호화 기술은 해당 정보의 보안 유지를 위하여 매우 중요시되고 있다. 난수(random number)는 보안 시스템(security system)의 비밀키(secret key)를 비롯한 여러 곳에서 사용된다. 따라서, 보안이 중요시되는 시스템은 난수 발생기(random number generator)가 구비되며, 상기 난수 발생기는 예측 불가능한 값을 갖는 난수를 발생시켜야만 한다. 보안이 중요시되는 시스템에 있어서, 난수는 주기성과 규칙성을 가져서는 안 된다. 즉, 보안 시스템에서는 예측이 불가능하고 어떠한 주기성도 갖지 않는 완전한 난수를 발생시킬 필요가 있는 것이다. 참 난수(true random number, 이하 'TRN')는 물리적 노이즈 원(physical noise source)으로부터 생성되며, 예측 불가능하고 어떠한 주기성도 갖지 않는다. 이러한 참 난수를 발생시키기 위하여, 기존의 난수 발생 장치는 노이즈 원으로써 열적 노이즈(thermal noise) 또는 샷 노이즈(shot noise)를 이용하였다. 또는 링 오실레이터를 이용하여 불규칙한 주기를 갖는 클럭 신호를 발생 시켜 이용하였다. 하지만 기존의 난수 발생 장치에서는 난수 발생 장치에 포함되는 소자들의 공정 변화에 의한 미스매치로 인하여 난수 발생 장치의 성능이 저하되는 문제점이 발생하였다.With the development of information and communication technology, technology for encrypting and decrypting information is very important for maintaining the security of the information. Random numbers are used in many places, including the secret keys of a security system. Therefore, security-critical systems are equipped with a random number generator, which must generate random numbers with unpredictable values. In security-critical systems, random numbers should not have periodicity and regularity. In other words, a security system needs to generate complete random numbers that are unpredictable and have no periodicity. True random numbers (hereinafter 'TRN') are generated from physical noise sources, are unpredictable and have no periodicity. In order to generate such a true random number, a conventional random number generator uses thermal noise or shot noise as a noise source. Alternatively, a ring oscillator was used to generate clock signals with irregular periods. However, in the existing random number generator, there is a problem in that the performance of the random number generator is degraded due to mismatches caused by process changes of elements included in the random number generator.

이에 따라 본 발명의 일 목적은 공정 변화에 따른 미스매치의 영향을 최소화할 수 있는 난수 발생기를 제공하는데 있다.Accordingly, an object of the present invention is to provide a random number generator that can minimize the influence of mismatch due to process changes.

본 발명의 일 목적은 공정 변화에 따른 미스매치의 영향을 최소화할 수 있는 복합형 난수 발생기를 제공하는데 있다.One object of the present invention is to provide a hybrid random number generator capable of minimizing the effects of mismatches due to process changes.

상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 난수 발생기는 출력 신호 제공부, 샘플링부 및 클럭 생성부를 포함한다. 상기 출력 신호 제공부는 엔트로피(entropy) 소스(source)로서 동작하는 하나의 능동소자를 포함하여, 제1 제어 클럭 신호의 제1 레벨에서는 메타스테이블(meta-stable) 상태로 수렴하고, 상기 제1 제어 클럭 신호의 제2 레벨에서는 발진하는 출력 신호를 제공한다. 상기 샘플링부는 제2 제어 클럭 신호에 동기되어 상기 발진하는 출력신호를 샘플링하여 랜덤 비트로 제공한다. 상기 제어 클럭 생성부는 상기 제1 제어 클럭 신호와 상기 제2 제어 클럭 신호를 생성한다.In order to achieve the above object of the present invention, a random number generator according to an embodiment of the present invention includes an output signal providing unit, a sampling unit and a clock generator. The output signal providing unit includes one active element that operates as an entropy source, and converges to a meta-stable state at a first level of the first control clock signal. The second level of the control clock signal provides an oscillating output signal. The sampling unit samples the oscillating output signal in synchronization with a second control clock signal and provides a random bit. The control clock generator generates the first control clock signal and the second control clock signal.

상기 출력 신호 제공부는 상기 제1 제어 클럭 신호의 논리 레벨이 따라 상기 하나의 능동 소자의 입력을 수렴 경로 또는 발진 경로 중 하나로 연결하는 스위칭 소자; 및 상기 하나의 능동 소자의 출력과 연결되고, 캐스케이드 연결되는 복수의 수동 지연 소자들을 구비하는 수동 지연부를 포함할 수 있다.The output signal providing unit may include a switching element connecting an input of the one active element to one of a convergence path and an oscillation path according to a logic level of the first control clock signal; And a passive delay unit connected to an output of the one active element and having a plurality of passive delay elements cascaded.

상기 스위칭 소자는 상기 제1 제어 클럭 신호의 제1 레벨에서는 상기 하나의 능동 소자가 피드백 루프를 구성하여 상기 메타 스테이블 상태로 수렴하는 출력 신호를 제공하도록 하고, 상기 제1 제어 클럭 신호의 제2 레벨에서는 상기 하나의 능동 소자와 상기 수동 지연부가 링 오실레이터를 구성하여 상기 메타 스테이블 상태의 전압에 대하여 발진 동작을 수행하여 상기 발진하는 출력 신호를 제공하도록 할 수 있다.The switching element causes the one active element to form an feedback loop at the first level of the first control clock signal to provide an output signal that converges to the metastable state, and the second of the first control clock signal. At the level, the one active element and the passive delay unit may constitute a ring oscillator to perform an oscillation operation on the voltage in the metastable state to provide the oscillating output signal.

상기 하나의 능동 소자는 인버터, 낸드 게이트, 노어 게이트 중 하나일 수 있다.The one active element may be one of an inverter, a NAND gate, and a NOR gate.

상기 스위칭 소자는 3단자 스위치 또는 상기 제1 제어 클럭 신호를 제어 단자로 수신하는 멀티플렉서일 수 있다.The switching element may be a three-terminal switch or a multiplexer for receiving the first control clock signal to a control terminal.

상기 복수의 수동 지연 소자들 각각은 전원 전압과 연결되는 피모스 커패시터; 및 접지 전압과 연결되고 연결노드에서 상기 피모스 커패시터에 연결되는 엔모스 커패시터를 포함할 수 있다.Each of the plurality of passive delay elements may include a PMOS capacitor connected to a power supply voltage; And an NMOS capacitor connected to the ground voltage and connected to the PMOS capacitor at a connection node.

상기 복수의 수동 지연 소자들 각각은 상기 연결노드에서 상기 피모스 커패시터와 상기 엔모스 커패시터에 연결되는 트랜스미션 게이트를 더 포함할 수 있다.Each of the plurality of passive delay elements may further include a transmission gate connected to the PMOS capacitor and the NMOS capacitor at the connection node.

상기 복수의 수동 지연 소자들 각각은 상기 연결노드에서 상기 피모스 커패시터와 상기 엔모스 커패시터에 연결되고, 두 입력 단자에 동일한 입력이 인가되는 멀티플렉서를 더 포함할 수 있다.Each of the plurality of passive delay elements may further include a multiplexer connected to the PMOS capacitor and the NMOS capacitor at the connection node and having the same input applied to two input terminals.

상기 복수의 수동 지연 소자들 각각은 두 입력 단자에 동일한 입력이 인가되 는 멀티플렉서를 포함할 수 있다.Each of the plurality of passive delay elements may include a multiplexer to which the same input is applied to two input terminals.

상기 복수의 수동 지연 소자들 각각은 상기 멀티플렉서의 출력과 접지 전압 사이에 연결되는 커패시터를 더 포함할 수 있다.Each of the plurality of passive delay elements may further include a capacitor connected between an output of the multiplexer and a ground voltage.

상기 제어 클럭 생성부는 상기 제1 제어 클럭 신호를 생성하는 클럭 생성기; 및 상기 제1 제어 클럭 신호를 지연시켜 상기 제2 제어 클럭 신호로 제공하는 지연 소자를 포함할 수 있다.The control clock generator comprises a clock generator for generating the first control clock signal; And a delay device delaying the first control clock signal and providing the second control clock signal as the second control clock signal.

상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 난수 발생기는 출력 신호 제공부, 지연 제어부, 샘플링부 및 제어 클럭 생성기를 포함한다. 상기 출력 신호 제공부는 엔트로피(entropy) 소스(source)로서 동작하는 하나의 능동소자를 포함하여, 제어 클럭 신호의 제1 레벨에서는 메타스테이블(meta-stable) 상태로 수렴하고, 상기 제어 클럭 신호의 제2 레벨에서는 지연 제어 신호에 의하여 주파수가 가변되는 발진하는 출력 신호를 제공한다. 상기 지연 제어부는 상기 제어 클럭 신호에 기초하여 상기 지연 제어 신호를 제공한다. 상기 샘플링부는 상기 제어 클럭 신호에 응답하여 상기 발진하는 출력신호를 샘플링하여 랜덤 비트로 제공한다. 상기 제어 클럭 생성기는 상기 제어 클럭 신호를 생성한다.In order to achieve the above object of the present invention, a random number generator according to an embodiment of the present invention includes an output signal providing unit, a delay control unit, a sampling unit and a control clock generator. The output signal providing unit includes one active element that operates as an entropy source, converges to a meta-stable state at a first level of the control clock signal, and The second level provides an oscillating output signal whose frequency is varied by the delay control signal. The delay controller provides the delay control signal based on the control clock signal. The sampling unit samples the oscillating output signal in response to the control clock signal and provides a random bit. The control clock generator generates the control clock signal.

상기 출력 신호 제공부는 상기 제1 제어 클럭 신호의 제1 레벨에서는 상기 하나의 능동 소자의 입력을 수렴 경로로 연결하고 상기 제1 제어 클럭 신호의 제2 레벨에서는 상기 하나의 능동 소자의 입력을 발진 경로로 연결하는 스위칭 소자; 및 상기 제1 제어 클럭 신호의 제2 레벨에서 상기 지연 제어 신호에 응답하여 상기 발진하는 출력 신호의 주파수를 결정하는 복수의 수동 지연 소자들을 구비하는 가 변 수동 지연부를 더 포함할 수 있다.The output signal providing unit may connect an input of the one active element to a convergence path at a first level of the first control clock signal, and an oscillation path of input of the one active element at a second level of the first control clock signal. Switching elements connected to each other; And a variable passive delay unit including a plurality of passive delay elements configured to determine a frequency of the oscillating output signal in response to the delay control signal at a second level of the first control clock signal.

상기 지연 제어부는 상기 제어 클럭을 분주하는 분주기; 상기 분주된 제어 클럭 신호를 카운팅하는 카운터; 및 상기 카운터의 출력을 디코딩하여 상기 분주 제어 신호로서 상기 출력 신호 제공부에 제공하는 디코더를 포함할 수 있다.The delay controller divides the control clock; A counter counting the divided control clock signal; And a decoder which decodes the output of the counter and provides the output signal providing unit as the division control signal.

상기 지연 제어부는 상기 제어 클럭을 분주하는 분주기; 상기 분주된 제어 클럭 신호에 대하여 선형 피드백 시프팅 동작을 수행하는 선형 피드백 시프트 레지스터(linear feedback shift register, LFSR); 및 상기 선형 피드백 시프트 레지스터의 출력을 디코딩하여 상기 분주 제어 신호로서 상기 출력 신호 제공부에 제공하는 디코더를 포함할 수 있다.The delay controller divides the control clock; A linear feedback shift register (LFSR) for performing a linear feedback shifting operation on the divided control clock signal; And a decoder which decodes the output of the linear feedback shift register and provides the output signal providing unit as the division control signal.

상기 샘플링부는 상기 제어 클럭을 분주하는 분주기; 상기 분주된 클럭 신호에 동기되어 상기 발진하는 출력 신호를 지연시키는 디-플립플롭; 상기 분주된 클럭 신호에 동기되어 상기 디-플립플롭의 출력을 순차적으로 저장하고 출력하는 시프트 레지스터; 및 상기 시프트 레지스터의 출력을 배타적 논리합 연산하여 상기 랜덤 비트로 제공하는 배타적 논리합 게이트를 포함할 수 있다.The sampling unit divides the control clock; A de-flip-flop for delaying the oscillating output signal in synchronization with the divided clock signal; A shift register configured to sequentially store and output an output of the de-flip flop in synchronization with the divided clock signal; And an exclusive-OR gate that performs an exclusive-OR operation on the output of the shift register and provides the random-OR gate.

상기한 본 발명의 일 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 복합형 난수 발생기는 복수의 난수 발생부들, 배타적 논리합 게이트, 샘플링부를 포함한다. 상기 난수 발생부들은 클럭 신호에 응답하여 랜덤 신호들을 각각 생성한다. 배타적 논리합 게이트는 상기 랜덤 신호들을 배타적 논리합 연산한다. 상기 샘플링부는 샘플링 클럭 신호에 응답하여 상기 배타적 논리합 게이트의 출력을 샘플링하여 랜덤 비트로 제공한다. 상기 난수 발생부들 각각은 엔트로피(entropy) 소 스(source)로서 동작하는 하나의 능동소자를 포함하여, 상기 클럭 신호에 기초한 제1 제어 클럭 신호의 제1 레벨에서는 메타스테이블(meta-stable) 상태로 수렴하고, 상기 제1 제어 클럭 신호의 제2 레벨에서는 발진하는 출력 신호를 제공하는 출력 신호 제공부; 상기 클럭 신호에 기초한 제2 제어 클럭 신호에 동기되어 상기 발진하는 출력신호를 샘플링하여 랜덤 신호로 제공하는 샘플링부; 및 상기 제1 제어 클럭 신호와 상기 제2 제어 클럭 신호를 생성하는 제어 클럭 생성부를 포함한다.In order to achieve the above object of the present invention, a hybrid random number generator according to an embodiment of the present invention includes a plurality of random number generators, an exclusive OR gate, and a sampling unit. The random number generators generate random signals in response to a clock signal. An exclusive OR gate performs an exclusive OR operation on the random signals. The sampling unit samples the output of the exclusive OR gate in response to a sampling clock signal and provides the random bits. Each of the random number generators includes one active element that operates as an entropy source, and has a meta-stable state at a first level of the first control clock signal based on the clock signal. An output signal providing unit which converges to and provides an output signal oscillating at a second level of the first control clock signal; A sampling unit for sampling the oscillating output signal in synchronization with a second control clock signal based on the clock signal and providing the random signal as a random signal; And a control clock generator configured to generate the first control clock signal and the second control clock signal.

상기 난수 발생부들 각각은 서로 다른 시점에서 인에블될 수 있다.Each of the random number generators may be enabled at different times.

상기 난수 발생부들 각각은 서로 동시에 인에이블되고 상기 각각의 랜덤 신호들이 서로 다른 시점에서 상기 배타적 논리합 게이트에 제공될 수 있다.Each of the random number generators may be enabled at the same time and the respective random signals may be provided to the exclusive OR gate at different times.

본 발명에 실시예들에 따르면, 난수 발생기는 엔트로피 소스로서 동작하는 하나의 능동 소자만을 포함하여 구성되므로 공정 변화에 따른 트랜지스터들의 미스매치에 따른 영향을 감소시킬 수 있다.According to embodiments of the present invention, since the random number generator includes only one active element operating as an entropy source, it is possible to reduce the influence of mismatches of transistors due to process changes.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.With respect to the embodiments of the present invention disclosed in the text, specific structural to functional descriptions are merely illustrated for the purpose of describing embodiments of the present invention, embodiments of the present invention may be implemented in various forms and It should not be construed as limited to the embodiments described in.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.As the inventive concept allows for various changes and numerous embodiments, particular embodiments will be illustrated in the drawings and described in detail in the text. However, this is not intended to limit the present invention to the specific disclosed form, it should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention. In describing the drawings, similar reference numerals are used for the components.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.Terms such as first and second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as the second component, and similarly, the second component may also be referred to as the first component.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.When a component is referred to as being "connected" or "connected" to another component, it may be directly connected to or connected to that other component, but it may be understood that other components may be present in between. Should be. On the other hand, when a component is said to be "directly connected" or "directly connected" to another component, it should be understood that there is no other component in between. Other expressions describing the relationship between components, such as "between" and "immediately between," or "neighboring to," and "directly neighboring to" should be interpreted as well.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "having" are intended to indicate that there is a feature, number, step, action, component, part, or combination thereof that is described, and that one or more other features or numbers are present. It should be understood that it does not exclude in advance the possibility of the presence or addition of steps, actions, components, parts or combinations thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms such as those defined in the commonly used dictionaries should be construed as having meanings consistent with the meanings in the context of the related art and shall not be construed in ideal or excessively formal meanings unless expressly defined in this application. Do not.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.Hereinafter, with reference to the accompanying drawings, it will be described in detail a preferred embodiment of the present invention. The same reference numerals are used for the same constituent elements in the drawings and redundant explanations for the same constituent elements are omitted.

도 1은 본 발명의 일 실시예에 따른 난수 발생기를 나타내는 블록도이다.1 is a block diagram illustrating a random number generator according to an exemplary embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 난수 발생기(10)는 제어 클럭 생성부(100), 출력 신호 제공부(200) 및 샘플링부(400)를 포함한다.Referring to FIG. 1, the random number generator 10 according to an exemplary embodiment of the present invention includes a control clock generator 100, an output signal provider 200, and a sampling unit 400.

제어 클럭 신호 생성부(100)는 클럭 생성기(110) 및 지연부(120)를 포함한다. 클럭 생성기(110)는 제1 제어 클럭 신호(CCLK1)를 생성하고, 지연부(120)는 제1 제어 클럭 신호(CCLK1)를 지연시켜 제2 제어 클럭 신호(CCLK2)로 제공한다.The control clock signal generator 100 includes a clock generator 110 and a delay unit 120. The clock generator 110 generates the first control clock signal CCLK1, and the delay unit 120 delays the first control clock signal CCLK1 and provides the second control clock signal CCLK2.

출력 신호 제공부(200)는 엔트로피(entropy) 소스(source)로서 동작하는 하나의 능동소자(220)를 포함하여 제1 제어 클럭 신호(CCLK1)의 제1 레벨에서는 엔트 로피가 축적되어 메타스테이블(meta-stable) 상태로 수렴하고, 제1 제어 클럭 신호(CCLK1)의 제2 레벨에서는 발진하는 출력 신호(OUT)를 제공한다. 보다 구체적으로 출력 신호 제공부(200)는 스위칭 소자(210), 엔트로피(entropy) 소스(source)로서 동작하는 하나의 능동소자(220) 및 수동 지연부(300)를 포함하여 구성될 수 있다.The output signal providing unit 200 includes one active element 220 that operates as an entropy source, and entropy is accumulated at the first level of the first control clock signal CCLK1 to generate a metastable. It converges to the (meta-stable) state and provides an oscillating output signal OUT at the second level of the first control clock signal CCLK1. More specifically, the output signal providing unit 200 may include a switching element 210, one active element 220 that operates as an entropy source and a passive delay unit 300.

스위칭 소자(210)는 제1 제어 클럭 신호(CCLK1)의 제1 레벨에서는 능동소자(220)의 입력을 수렴 경로(S1)에 연결하고, 제1 제어 클럭 신호(CCLK1)의 제2 레벨에서는 능동소자(220)의 입력을 발진 경로(S2)로 연결한다. 후술하겠지만 제1 제어 클럭 신호(CCLK1)의 제1 레벨에서는 능동소자(220)의 입력과 출력이 서로 연결되어 능동소자(220)는 피드백 연결된다. 제1 제어 클럭 신호(CCLK1)의 제2 레벨에서는 능동소자(220)의 입력은 수동 지연부(300)의 출력과 연결되어 출력 신호 제공부(200)는 링 발진기로서 발진 동작을 수행하게 된다.The switching element 210 connects the input of the active element 220 to the convergence path S1 at the first level of the first control clock signal CCLK1 and is active at the second level of the first control clock signal CCLK1. The input of the device 220 is connected to the oscillation path S2. As will be described later, at the first level of the first control clock signal CCLK1, an input and an output of the active element 220 are connected to each other, and the active element 220 is feedback-connected. At the second level of the first control clock signal CCLK1, the input of the active element 220 is connected to the output of the passive delay unit 300 so that the output signal providing unit 200 performs an oscillation operation as a ring oscillator.

샘플링부(400)는 제2 제어 클럭 신호(CCLK2)에 동기되어 출력 신호(OUT)를 샘플링하여 랜덤 비트(RB)로 제공한다.The sampling unit 400 samples the output signal OUT in synchronization with the second control clock signal CCLK2 and provides the random signal RB.

도 2는 본 발명의 일 실시예에 따른 도 1의 난수 발생기를 나타내는 회로도이다.2 is a circuit diagram illustrating the random number generator of FIG. 1 in accordance with an embodiment of the present invention.

도 2를 참조하면, 난수 발생기(11)는 제어 클럭 생성부(100), 출력 신호 제공부(201) 및 샘플링부(410)를 포함하여 구성된다.Referring to FIG. 2, the random number generator 11 includes a control clock generator 100, an output signal provider 201, and a sampling unit 410.

출력 신호 제공부(201)는 엔트로피(entropy) 소스(source)로서 동작하는 하나의 인버터(221)를 포함하여 제1 제어 클럭 신호(CCLK1)의 제1 레벨에서는 메타스 테이블(meta-stable) 상태로 수렴하고, 제1 제어 클럭 신호(CCLK1)의 제2 레벨에서는 발진하는 출력 신호(OUT)를 제공한다. 보다 구체적으로 출력 신호 제공부(201)는 3단자 스위치(211), 엔트로피(entropy) 소스(source)로서 동작하는 하나의 인버터(221) 및 수동 지연부(301)를 포함하여 구성될 수 있다. 즉 도 2의 실시예에서는 도 1의 스위칭 소자(210)가 3단자 스위치(211)로 구현되고, 엔트로피(entropy) 소스(source)로서 동작하는 하나의 능동 소자(220)가 인버터(221)로 구성된다.The output signal providing unit 201 includes a single inverter 221 operating as an entropy source, and has a meta-stable state at a first level of the first control clock signal CCLK1. Converges and provides an oscillating output signal OUT at the second level of the first control clock signal CCLK1. More specifically, the output signal providing unit 201 may include a three-terminal switch 211, one inverter 221 operating as an entropy source, and a passive delay unit 301. That is, in the embodiment of FIG. 2, the switching element 210 of FIG. 1 is implemented as a three-terminal switch 211, and one active element 220 operating as an entropy source is an inverter 221. It is composed.

수동 지연부(301)는 캐스케이드 연결되는 복수의 수동 지연 소자들(311, 312, 313)을 포함할 수 있다. 수동 지연 소자(311)는 트랜스미션 게이트(3111), 피모스 커패시터(3112) 및 엔모스 커패시터(3113)를 포함하여 구성된다. 여기서 트랜스미션 게이트(3111)는 엔모스 트랜지스터와 피모스 트랜지스터로 구성될 수 있고, 피모스 커패시터(3112)는 전원전압(VDD)에 연결되고, 연결 노드(N1)에서 트랜스미션 게이트(3111)와 연결된다. 또한 엔모스 커패시터(3113)는 접지전압에 연결되고, 연결 노드(N1)에서 트랜스미션 게이트(3111)와 연결된다. 수동 지연 소자(312)는 트랜스미션 게이트(3121), 피모스 커패시터(3122) 및 엔모스 커패시터(3123)를 포함하여 구성된다. 여기서 트랜스미션 게이트(3121)는 엔모스 트랜지스터와 피모스 트랜지스터로 구성될 수 있고, 피모스 커패시터(3122)는 전원전압(VDD)에 연결되고, 연결 노드(N2)에서 트랜스미션 게이트(3121)와 연결된다. 또한 엔모스 커패시터(3123)는 접지전압에 연결되고, 연결 노드(N2)에서 트랜스미션 게이트(3121)와 연결된다. 수동 지연 소자(313)는 트랜스미션 게이트(3131), 피모스 커패시터(3132) 및 엔모스 커패시터(3133)를 포함하여 구성된다. 여기서 트랜스미션 게이 트(3131)는 엔모스 트랜지스터와 피모스 트랜지스터로 구성될 수 있고, 피모스 커패시터(3132)는 전원전압(VDD)에 연결되고, 연결 노드(N3)에서 트랜스미션 게이트(3131)와 연결된다. 또한 엔모스 커패시터(3133)는 접지전압에 연결되고, 연결 노드(N3)에서 트랜스미션 게이트(3131)와 연결된다. 수동 지연부(301)를 구성하는 트랜지스터들은 모두 표준 CMOS 공정에 의해 제조되며 수동 소자들이다. 즉 출력 전압 제공부(201)는 하나의 능동 소자(여기서는 인버터(221))만을 포함하여 구성된다.The passive delay unit 301 may include a plurality of passive delay elements 311, 312, and 313 cascaded. The passive delay element 311 includes a transmission gate 3111, a PMOS capacitor 3112, and an NMOS capacitor 3113. Here, the transmission gate 3111 may be composed of an NMOS transistor and a PMOS transistor, and the PMOS capacitor 3112 is connected to the power supply voltage VDD and is connected to the transmission gate 3111 at the connection node N1. . In addition, the NMOS capacitor 3113 is connected to the ground voltage and is connected to the transmission gate 3111 at the connection node N1. The passive delay element 312 includes a transmission gate 3121, a PMOS capacitor 3122, and an NMOS capacitor 3123. Here, the transmission gate 3121 may be composed of an NMOS transistor and a PMOS transistor, and the PMOS capacitor 3122 is connected to the power supply voltage VDD and is connected to the transmission gate 3121 at the connection node N2. . In addition, the NMOS capacitor 3123 is connected to the ground voltage and is connected to the transmission gate 3121 at the connection node N2. The passive delay element 313 includes a transmission gate 3131, a PMOS capacitor 3132, and an NMOS capacitor 3133. Here, the transmission gate 3131 may be composed of an NMOS transistor and a PMOS transistor, and the PMOS capacitor 3132 is connected to the power supply voltage VDD, and is connected to the transmission gate 3131 at the connection node N3. do. In addition, the NMOS capacitor 3133 is connected to the ground voltage and is connected to the transmission gate 3131 at the connection node N3. The transistors constituting the passive delay unit 301 are all manufactured by a standard CMOS process and are passive devices. That is, the output voltage providing unit 201 includes only one active element (here, the inverter 221).

샘플링부(410)는 디플립플롭으로 구성되어 제2 제어 클럭 신호(CCLK2)에 동기되어 출력 신호(OUT)를 샘플링하여 랜덤 비트(RB)로 제공한다.The sampling unit 410 is configured as a flip-flop and is synchronized with the second control clock signal CCLK2 to sample the output signal OUT and provide it as a random bit RB.

도 3은 본 발명의 다른 실시예에 따른 도 1의 난수 발생기를 나타내는 회로도이다.3 is a circuit diagram illustrating the random number generator of FIG. 1 in accordance with another embodiment of the present invention.

도 3을 참조하면, 난수 발생기(12)는 제어 클럭 생성부(100), 출력 신호 제공부(202) 및 샘플링부(410)를 포함하여 구성된다.Referring to FIG. 3, the random number generator 12 includes a control clock generator 100, an output signal provider 202, and a sampling unit 410.

도 3의 난수 발생기(12)가 도 2의 난수 발생기(11)와 차이가 나는 점은 출력 신호 제공부(202)를 구성하는 스위칭 소자가 도 2와는 달리 멀티플렉서(212)로 구현된다는 점이다. 다른 구성요소들은 도 2의 난수 발생기(11)와 동일하므로 다른 구성요소들에 대한 상세한 설명은 생략한다. 도 3의 난수 발생기(12)에서 스위칭 소자로 동작하는 멀티플렉서(212)는 제어 단자에 제1 제어 클럭 신호(CCLK1)가 인가되어 제1 제어 클럭 신호(CCLK1)의 제1 레벨에서는 능동소자(220)의 입력을 수렴 경로(S1)에 연결하고, 제1 제어 클럭 신호(CCLK1)의 제1 레벨에서는 능동소자(220) 의 입력을 발진 경로(S2)로 연결한다.The random number generator 12 of FIG. 3 differs from the random number generator 11 of FIG. 2 in that a switching element constituting the output signal providing unit 202 is implemented as a multiplexer 212 unlike FIG. Other components are the same as the random number generator 11 of FIG. 2, and thus, detailed descriptions of the other components will be omitted. In the multiplexer 212 operating as a switching device in the random number generator 12 of FIG. 3, the first control clock signal CCLK1 is applied to a control terminal, and the active device 220 is operated at the first level of the first control clock signal CCLK1. ) Is connected to the convergence path S1, and at the first level of the first control clock signal CCLK1, the input of the active element 220 is connected to the oscillation path S2.

도 4는 제1 제어 클럭 신호가 제1 레벨일 때 인버터의 연결관계를 나타낸다.4 illustrates a connection relationship between inverters when the first control clock signal is at a first level.

도 4를 참조하면, 제1 제어 클럭 신호(CCLK1)가 제1 레벨일 때, 엔트로피 소스로서 동작하는 인버터(221)는 입력과 출력이 연결되어 피드백 루프를 구성한다. 여기서 인버터(221) 자체의 딜레이가 인버터(221)의 출력으로부터 인버터(221)의 입력까지의 피드백 루프의 딜레이보다 크면, 인버터(221)의 출력은 메타스테이블(meta-stable; 준안정) 상태를 유지하게 된다. 인버터(221)의 출력이 메타스테이블 상태를 유지하는 동안은 인버터(221)의 출력은 논리 하이나 논리 로우로 해석되지 않는다. 제1 제어 클럭 신호(CCLK1)가 제1 레벨일 때, 인버터(221)의 출력은 도 3의 수동 지연부(301)의 수동 지연 소자들(311, 312, 313)에 연결된다. 여기서 제1 제어 클럭 신호(CCLK1)가 제1 레벨일 때, 인버터(221)의 출력은 논리 하이나 논리 로우로 해석되지 않으므로 출력 신호(OUT)도 메타스테이블 상태가 된다.Referring to FIG. 4, when the first control clock signal CCLK1 is at the first level, the inverter 221 operating as an entropy source has an input and an output connected to form a feedback loop. Here, if the delay of the inverter 221 itself is greater than the delay of the feedback loop from the output of the inverter 221 to the input of the inverter 221, the output of the inverter 221 is meta-stable (meta-stable) state. Will be maintained. While the output of the inverter 221 maintains the metastable state, the output of the inverter 221 is logic high but is not interpreted as logic low. When the first control clock signal CCLK1 is at the first level, the output of the inverter 221 is connected to the passive delay elements 311, 312, and 313 of the passive delay unit 301 of FIG. 3. Here, when the first control clock signal CCLK1 is at the first level, the output of the inverter 221 is not interpreted as logic high or logic low, so the output signal OUT is also in the metastable state.

도 5는 도 3의 난수 발생기에서 입출력되는 신호들을 나타낸다.5 illustrates signals input and output from the random number generator of FIG. 3.

도 6은 도 3의 난수 발생기에서 제공되는 출력 신호를 설명하기 위한 도면이다.FIG. 6 is a diagram for describing an output signal provided by the random number generator of FIG. 3.

도 5를 참조하면, 도 3의 난수 발생기(12)의 제어 클럭 신호 생성부(100)에서는 일정한 주기를 갖는 제1 제어 클럭 신호(CCLK1)를 생성한다. 본 발명의 실시예에 따른 난수 발생기(12)의 동작은 크게 두 가지의 동작 모드로 나누어진다. 첫 번째 동작 모드는 제1 제어 클럭 신호(CCLK1)가 제1 레벨(예를 들어, 로우 레벨)일 때의 동작모드이다. 두 번째 동작 모드는 제1 제어 클럭 신호(CCLK1)가 제2 레벨 (예를 들어 하이 레벨)일 때의 동작모드이다.Referring to FIG. 5, the control clock signal generator 100 of the random number generator 12 of FIG. 3 generates the first control clock signal CCLK1 having a predetermined period. Operation of the random number generator 12 according to the embodiment of the present invention is largely divided into two modes of operation. The first operation mode is an operation mode when the first control clock signal CCLK1 is at a first level (eg, a low level). The second operation mode is an operation mode when the first control clock signal CCLK1 is at a second level (for example, a high level).

제1 동작 모드는 참조번호(23)에서 'MS'로 표시되는 모드로 스위칭 소자(도1의 210)가 S1(수렴 경로)에 연결되거나 또는 도 3의 멀티플렉서(212)가 S1(수렴 경로)을 선택하는 모드이다. 도 3의 멀티플렉서(212)가 S1(수렴 경로)을 선택함으로써 인버터(221)는 입력과 출력이 연결되는 피드백 루프를 구성한다. 따라서 제1 동작 모드에서는 상술한 바와 같이 메타스테이블한 상태의 전압이 출력 전압(OUT)으로 제공된다.The first operation mode is a mode denoted by 'MS' at reference numeral 23, and the switching element 210 of FIG. 1 is connected to S1 (convergence path) or the multiplexer 212 of FIG. 3 is S1 (convergence path). This mode selects. As the multiplexer 212 of FIG. 3 selects S1 (convergence path), the inverter 221 forms a feedback loop to which an input and an output are connected. Therefore, in the first operation mode, the metastable voltage is provided as the output voltage OUT as described above.

제2 동작 모드는 참조 번호(23)에서 'Gener.'로 표시되는 모드로서, 스위칭 단자(도1의 210)가 S2(수렴 경로)에 연결되거나 또는 도 3의 멀티플렉서(212)가 S2(수렴 경로)를 선택하는 모드이다. 멀티플렉서(212)가 S2(수렴 경로)를 선택함으로써 인버터(221)와 수동 지연부(301)의 수동 지연 소자들(311, 312, 313)은 링 발진기를 형성하게 되어 메타스테이블한 전압에 대하여 발진 증폭 동작을 수행하여 발진하는 출력 신호(OUT)를 제공한다. 제2 동작 모드에서 인버터(211) 자체의 지연은 수동 지연부(301)의 수동 지연 소자들(311, 312, 313)의 지연보다 작으면 풀 레인지(full-range)의 발진이 발생하게 된다.The second operation mode is a mode indicated by 'Gener.' In reference numeral 23, and the switching terminal 210 of FIG. 1 is connected to S2 (convergence path) or the multiplexer 212 of FIG. 3 is converged to S2 (convergence). Mode). When the multiplexer 212 selects S2 (convergence path), the passive delay elements 311, 312, and 313 of the inverter 221 and the passive delay unit 301 form a ring oscillator for metastable voltages. The oscillation amplification operation is performed to provide an output signal OUT for oscillation. When the delay of the inverter 211 itself is smaller than the delay of the passive delay elements 311, 312, 313 of the passive delay unit 301 in the second operation mode, full-range oscillation occurs.

또한 제1 동작 모드에서 인버터(211)의 게인과 수동 지연부(301)의 수동 지연 소자들(311, 312, 313)의 전달함수의 게인의 곱이 1보다 크게 되면, 풀 레인지(full-range)의 발진이 더 잘 발생하게 된다. 여기서 수동 지연부(301)의 수동 지연 소자들(311, 312, 313)은 수동(passive)이기 때문에 수동 지연부(301)의 전달함수의 게인은 1보다 작은 양의 실수가 된다. 따라서 제1 동작 모드에서 인버 터(211)의 게인은 1보다 훨씬 커야 한다. 또한 제1 동작 모드에서 인버터(211)의 출력 신호의 페이즈와 레벨은 인버터(211) 자체의 내부 노이즈(열적 노이즈)에 의하여 결정되므로 인버터(211)는 엔트로피원으로서의 역할을 잘 수행할 수 있다. 인버터(211)는 엔트로피원으로서의 역할을 잘 수행하면, 제2 동작 모드에서 발진하는 출력 신호(OUT)는 랜덤하게되고 예측할 수 없게 되어 랜덤 비트(RB)의 무작위성은 증가하게 되어 난수 발생기(12)의 성능은 향상되게 된다. 또한 여기서 인버터(211)만이 능동 소자로 구성되기 때문에 인버터(211)와 수동 지연부(301)을 구성하는 트랜지스터들의 미스매치는 제1 동작 모드에서 메타스테이블한 상태의 출력신호(OUT)에 영향을 미치지 않는다. 또한 인버터(211)의 문턱값이 변하더라도 인버터(211)의 출력의 메타스테이블한 상태는 인버터(211)의 문턱값을 따라 변화하므로 인버터(211)의 출력은 인버터(211)의 문턱값에 수렴하게 된다.In addition, when the product of the gain of the inverter 211 and the gain of the transfer function of the passive delay elements 311, 312, 313 of the passive delay unit 301 in the first operating mode is greater than 1, full-range Is more likely to occur. Since the passive delay elements 311, 312, and 313 of the passive delay unit 301 are passive, the gain of the transfer function of the passive delay unit 301 becomes a real number less than one. Therefore, the gain of the inverter 211 in the first operating mode should be much greater than one. In addition, since the phase and level of the output signal of the inverter 211 in the first operation mode is determined by the internal noise (thermal noise) of the inverter 211 itself, the inverter 211 may serve as an entropy source. When the inverter 211 performs well as an entropy source, the output signal OUT oscillating in the second operation mode becomes random and unpredictable, thereby increasing randomness of the random bit RB, thereby causing the random number generator 12 The performance of the will be improved. In addition, since only the inverter 211 is configured as an active element, mismatches of transistors constituting the inverter 211 and the passive delay unit 301 affect the output signal OUT in a metastable state in the first operation mode. Does not have In addition, even if the threshold value of the inverter 211 changes, the metastable state of the output of the inverter 211 changes according to the threshold value of the inverter 211, so that the output of the inverter 211 depends on the threshold value of the inverter 211. Converge.

도 2와 도 3에서는 도 1의 능동 소자(220)로서 인버터를 예를 들어 설명하였으나, 도 1의 능동 소자(220)는 낸드 게이트 또는 노어 게이트 등을 이용할 수 있다. 도 1의 능동 소자(220)는 낸드 게이트 또는 노어 게이트 등으로 구현되는 경우에는 두 개의 입력단자는 하나의 입력 신호(인버터의 입력으로 입력되는 신호와 대응)를 공통으로 입력받는다.2 and 3 illustrate the inverter as the active element 220 of FIG. 1, but the active element 220 of FIG. 1 may use a NAND gate or a NOR gate. When the active element 220 of FIG. 1 is implemented as a NAND gate or a NOR gate, two input terminals receive one input signal (corresponding to a signal input to an input of an inverter) in common.

도 6은 출력 신호 제공부에서 출력되는 출력 신호를 나타낸다.6 illustrates an output signal output from the output signal providing unit.

도 6을 참조하면, 구간(t0)에서 제1 제어 클럭 신호(CCLK1)가 제1 레벨인 제1 동작모드에서는 능동 소자, 즉 인버터(221)에서 출력되는 메타스테이블 상태의 전압이 출력 신호(OUT)로 제공된다. 인버터(221)에서 출력되는 메타스테이블 상태 의 전압은 참조번호들(31, 32)로 도시되었다. 제1 제어 클럭 신호(CCLK1)가 제2 레벨인 제2 동작 모드에서는 인버터(221)와 수동 지연부(301)의 수동 지연 소자들(311, 312, 313)은 링 발진기를 형성하게 되어 발진하는 출력 신호(OUT)가 출력 신호 제공부(301)에서 제공된다. 제2 동작 모드에서 발진하는 출력 신호(OUT)는 곡선들(33, 34)로 도시되었다.Referring to FIG. 6, in the first operation mode in which the first control clock signal CCLK1 is at the first level in the period t0, the voltage of the metastable state output from the active element, that is, the inverter 221 is output. OUT). The metastable voltage output from the inverter 221 is shown by reference numerals 31 and 32. In the second operation mode in which the first control clock signal CCLK1 is the second level, the passive delay elements 311, 312, and 313 of the inverter 221 and the passive delay unit 301 form a oscillator to oscillate. The output signal OUT is provided by the output signal providing unit 301. The output signal OUT oscillating in the second mode of operation is shown by curves 33 and 34.

인버터(221)에서는 회로 동작에 의하여 열 등이 발생하게 된다. 여기서 발생하는 열은 비가역성을 가지는 노이즈 원이 된다. 즉 인버터의 자체의 열적 노이즈(thermal noise)를 가진다. 제1 동작모드(t0 구간)에서는 메타 스테이블한 상태의 전압이 출력된다. 이러한 열적 노이즈는 불규칙한 것으로 제2 동작모드에서 위쪽 또는 아래쪽으로 발진 동작을 시작하게 된다. 위쪽 또는 아래쪽으로의 발진 동작은 랜덤하게 시작되므로 이를 기초로한 랜덤 비트도 불규칙하게 된다. 곡선(33)은 메타스테이블한 상태의 전압이 위쪽으로 먼저 발진동작을 시작한 경우이다. 곡선(34)은 메타스테이블한 상태의 전압이 위쪽으로 먼저 발진동작을 시작한 경우이다.In the inverter 221, heat or the like is generated by a circuit operation. The heat generated here becomes a noise source having irreversibility. That is, the inverter has its own thermal noise. In the first operation mode (t0 section), the voltage of the metastable state is output. This thermal noise is irregular and starts the oscillation operation upward or downward in the second operation mode. Since the oscillating operation up or down starts randomly, the random bits based on this become irregular. The curve 33 is a case where the voltage of the metastable state starts oscillating upwards first. Curve 34 is a case where the voltage in the metastable state starts oscillating first.

어느 방향으로 먼저 발진 동작을 시작하는지에 따라서, 샘플링(410)에서 샘플링되는 값이 달라지게 된다. 'A1' 구간을 예로 들면, 곡선(33)에서는 하이 레벨 값이 샘플링되나, 곡선(34)에서는 로우 레벨 값이 샘플링되게 된다. 본 발명의 실시예에 따른 난수 발생기(12)에서는 하이 레벨 값이 샘플링 될지 로우 레벨 값이 샘플링 될지 하이 레벨 값이 샘플링 될지 알 수 없는 배주기성 및 예측 불가능성을 갖는다.Depending on which direction the oscillation operation starts first, the value sampled in the sampling 410 is different. Taking the 'A1' section as an example, the high level value is sampled in the curve 33, but the low level value is sampled in the curve 34. In the random number generator 12 according to an exemplary embodiment of the present invention, it is impossible to know whether the high level value is sampled or the low level value is sampled or the high level value is sampled.

샘플링부(140)의 샘플링 동작은 발진이 안정적으로 이루어지는 구간(t2)에서 이루어지게 된다.The sampling operation of the sampling unit 140 is performed in a section t2 in which oscillation is stable.

구간(t1)은 변이 절차(transition process)가 이뤄지는 구간이다. 즉 발진이 시작되면 점차적으로 진폭(amplitude)이 커지다가 일정 값으로 수렴하게 된다. 이때 발진 시작 지접부터 수렴이 완료되는 시점까지의 구간(t1)을 변이 절차 구간이라고 한다. 변이 절차 구간의 소요 시간은 매우 작은 값(일반적으로 nano sec. 값을 가짐)이며, 일반적으로 수 주기 이내에 이루어진다. 또한, 샘플링 부(410)의 샘플링 동작은 변이 절차 구간(t1)이 경과한 후에 이루어져야 하므로, 샘플링 클럭인 제2 제어 클럭 신호(CCLK2)는 제1 제어 클럭 신호(CCLK2)에 비하여 일정 지연량만큼 위상 지연된 신호가 된다. 여기서, '일정 지연량'이란 상술한 변이 절차 구간(t1)의 시간을 고려하여 결정될 수 있다. 변이 절차 구간(t1)은 최대 전압 진폭, 또는 인버팅 소자(예를 들어, 인버터)의 사양 등에 의하여 달라질 수 있는 값이다.The interval t1 is a period in which a transition process is performed. In other words, when the oscillation starts, the amplitude gradually increases and converges to a predetermined value. In this case, the interval t1 from the start of the oscillation start to the time when convergence is completed is called a transition procedure section. The duration of the transition procedure interval is very small (typically with nano sec.) And typically occurs within a few cycles. In addition, since the sampling operation of the sampling unit 410 must be performed after the transition procedure section t1 has elapsed, the second control clock signal CCLK2, which is the sampling clock, has a predetermined delay amount compared to the first control clock signal CCLK2. It becomes a phase delayed signal. Here, the 'constant delay amount' may be determined in consideration of the time of the above-described shift procedure section t1. The transition procedure section t1 is a value that may vary depending on the maximum voltage amplitude or the specification of the inverting element (eg inverter).

엔트로피 소스로서 동작하는 인버터(221)의 열적 노이즈가 매 동작시마다 달라지므로 제2 동작 모드에서 발진하는 방향에 있어서 불규칙성을 갖는다. 따라서 샘플링부(410)에서 출력되는 랜덤 비트(RB)는 참조번호(25)에 나타나듯이 1, 1, 0, 1로서 무작위성을 갖게 되는 것이다. 참조번호(25)에서 사선으로 표시된 부분은 메타 스테이블한 상태의 전압이 샘플링부(410)에 인가되어 샘플링부(140)는 이 메타 스테이블한 상태의 전압을 논리 하이나 논리 로우로 인식하지 않기 때문에 샘플링부(140)가 랜덤 비트를 출력하지 않는 것을 나타낸다.Since the thermal noise of the inverter 221 operating as an entropy source varies with every operation, there is irregularity in the direction of oscillation in the second operation mode. Therefore, the random bit RB output from the sampling unit 410 has randomness as 1, 1, 0, 1, as indicated by reference numeral 25. In the reference numeral 25, the diagonal line indicates that the voltage of the metastable state is applied to the sampling unit 410 so that the sampling unit 140 does not recognize the voltage of the metastable state as logic high or logic low. In this case, the sampling unit 140 does not output a random bit.

도 7은 본 발명의 또 다른 실시예에 따른 도 1의 난수 발생기를 나타내는 회 로도이다.7 is a circuit diagram illustrating the random number generator of FIG. 1 according to another exemplary embodiment of the present invention.

도 7을 참조하면, 난수 발생기(13)는 제어 클럭 생성부(100), 출력 신호 제공부(203) 및 샘플링부(410)를 포함하여 구성된다.Referring to FIG. 7, the random number generator 13 includes a control clock generator 100, an output signal provider 203, and a sampling unit 410.

도 7의 난수 발생기(13)가 도 3의 난수 발생기(12)와 차이가 나는 점은 출력 신호 제공부(202)를 구성하는 능동 소자가 도 3과는 달리 낸드 게이트(222)로 구현된다는 점이다. 다른 구성요소들은 도 3의 난수 발생기(12)와 동일하므로 다른 구성요소들에 대한 상세한 설명은 생략한다. 낸드 게이트(222)에는 멀티 플렉서(212)의 출력이 공통으로 입력된다.The random number generator 13 of FIG. 7 differs from the random number generator 12 of FIG. 3 in that an active element constituting the output signal providing unit 202 is implemented as a NAND gate 222 unlike FIG. 3. to be. The other components are the same as the random number generator 12 of FIG. 3, and thus detailed descriptions of the other components are omitted. The output of the multiplexer 212 is commonly input to the NAND gate 222.

도 8은 본 발명의 또 다른 실시예에 따른 도 1의 난수 발생기를 나타내는 회로도이다.8 is a circuit diagram illustrating the random number generator of FIG. 1 according to another embodiment of the present invention.

도 8을 참조하면, 난수 발생기(14)는 제어 클럭 생성부(100), 출력 신호 제공부(204) 및 샘플링부(410)를 포함하여 구성된다.Referring to FIG. 8, the random number generator 14 includes a control clock generator 100, an output signal provider 204, and a sampling unit 410.

도 8의 난수 발생기(14)가 도 3의 난수 발생기(12)와 차이가 나는 점은 출력 신호 제공부(204)의 수동 지연부(302)를 구성하는 복수의 수동 지연 소자들(321, 322, 323)에 있어서이다. 수동 지연 소자(321)는 피모스 커패시터(3211) 및 엔모스 커패시터(3212)를 포함하여 구성된다. 피모스 커패시터(3211)는 전원전압(VDD)에 연결되고 엔모스 커패시터(3212)는 접지전압에 연결된다. 피모스 커패시터(3211)과 엔모스 커패시터(3212)는 연결노드(N1)에서 서로 연결된다. 수동 지연 소자(322)는 피모스 커패시터(3221) 및 엔모스 커패시터(3222)를 포함하여 구성된다. 피모스 커패시터(3221)는 전원전압(VDD)에 연결되고 엔모스 커패시터(3222)는 접지전압에 연 결된다. 피모스 커패시터(3221)과 엔모스 커패시터(3222)는 연결노드(N2)에서 서로 연결된다. 수동 지연 소자(323)는 피모스 커패시터(3231) 및 엔모스 커패시터(3232)를 포함하여 구성된다. 피모스 커패시터(3231)는 전원전압(VDD)에 연결되고 엔모스 커패시터(3232)는 접지전압에 연결된다. 피모스 커패시터(3231)와 엔모스 커패시터(3232)는 연결노드(N2)에서 서로 연결된다. 다른 구성요소들은 도 3의 난수 발생기(12)와 동일하므로 다른 구성요소들에 대한 상세한 설명은 생략한다. 수동 지연부(321)를 구성하는 모스 트랜지스터들은 모두 표준 CMOS 공정에 의해 제조되며 수동 소자들이다.The random number generator 14 of FIG. 8 differs from the random number generator 12 of FIG. 3 in that a plurality of passive delay elements 321 and 322 constituting the passive delay unit 302 of the output signal providing unit 204. , 323). The passive delay element 321 includes a PMOS capacitor 3211 and an NMOS capacitor 3212. The PMOS capacitor 3211 is connected to the power supply voltage VDD and the NMOS capacitor 3212 is connected to the ground voltage. The PMOS capacitor 3211 and the NMOS capacitor 3212 are connected to each other at the connection node N1. The passive delay element 322 includes a PMOS capacitor 3221 and an NMOS capacitor 3222. The PMOS capacitor 3221 is connected to the power supply voltage VDD, and the NMOS capacitor 3222 is connected to the ground voltage. The PMOS capacitor 3221 and the NMOS capacitor 3222 are connected to each other at the connection node N2. The passive delay element 323 includes a PMOS capacitor 3231 and an NMOS capacitor 3322. The PMOS capacitor 3231 is connected to the power supply voltage VDD, and the NMOS capacitor 3332 is connected to the ground voltage. The PMOS capacitor 3231 and the NMOS capacitor 3322 are connected to each other at the connection node N2. The other components are the same as the random number generator 12 of FIG. 3, and thus detailed descriptions of the other components are omitted. The MOS transistors constituting the passive delay unit 321 are all manufactured by a standard CMOS process and are passive devices.

도 9는 본 발명의 또 다른 실시예에 따른 도 1의 난수 발생기를 나타내는 회로도이다.9 is a circuit diagram illustrating the random number generator of FIG. 1 according to another embodiment of the present invention.

도 9를 참조하면, 난수 발생기(15)는 제어 클럭 생성부(100), 출력 신호 제공부(205) 및 샘플링부(410)를 포함하여 구성된다.Referring to FIG. 9, the random number generator 15 includes a control clock generator 100, an output signal provider 205, and a sampling unit 410.

도 9의 난수 발생기(15)가 도 3의 난수 발생기(12)와 차이가 나는 점은 출력 신호 제공부(205)의 수동 지연부(303)를 구성하는 복수의 수동 지연 소자들(331, 332, 333)에 있어서이다.The random number generator 15 of FIG. 9 differs from the random number generator 12 of FIG. 3 in that a plurality of passive delay elements 331 and 332 constituting the passive delay unit 303 of the output signal providing unit 205. , 333).

수동 지연 소자(331)는 멀티플렉서(3311), 피모스 커패시터(3312) 및 엔모스 커패시터(3313)를 포함하여 구성된다. 피모스 커패시터(3312)는 전원전압(VDD)에 연결되고, 연결 노드(N1)에서 멀티플렉서(3311)와 연결된다. 또한 엔모스 커패시터(3313)는 접지전압에 연결되고, 연결 노드(N1)에서 멀티플렉서(3311)와 연결된다. 멀티플렉서(3311)에는 하나의 입력이 공통으로 인가된다. 수동 지연 소자(332) 는 멀티플렉서(3321), 피모스 커패시터(3322) 및 엔모스 커패시터(3323)를 포함하여 구성된다. 여기서 피모스 커패시터(3322)는 전원전압(VDD)에 연결되고, 연결 노드(N2)에서 멀티플렉서(3321)와 연결된다. 또한 엔모스 커패시터(3323)는 접지전압에 연결되고, 연결 노드(N2)에서 멀티플렉서(3321)와 연결된다. 멀티플렉서(3321)에는 하나의 입력이 공통으로 인가된다. 수동 지연 소자(333)는 멀티플렉서(3331), 피모스 커패시터(3332) 및 엔모스 커패시터(3333)를 포함하여 구성된다. 여기서 피모스 커패시터(3332)는 전원전압(VDD)에 연결되고, 연결 노드(N1)에서 멀티플렉서(3331)와 연결된다. 또한 엔모스 커패시터(3333)는 접지전압에 연결되고, 연결 노드(N1)에서 멀티플렉서(3331)와 연결된다. 수동 지연부(301)를 구성하는 소자들은 모두 표준 CMOS 공정에 의해 제조되며 수동 소자들이다.The passive delay element 331 includes a multiplexer 3311, a PMOS capacitor 3312, and an NMOS capacitor 3313. The PMOS capacitor 3312 is connected to the power supply voltage VDD and is connected to the multiplexer 3311 at the connection node N1. In addition, the NMOS capacitor 3313 is connected to the ground voltage and is connected to the multiplexer 3311 at the connection node N1. One input is commonly applied to the multiplexer 3311. The passive delay element 332 includes a multiplexer 3321, a PMOS capacitor 3322, and an NMOS capacitor 3323. The PMOS capacitor 3322 is connected to the power supply voltage VDD and is connected to the multiplexer 3321 at the connection node N2. In addition, the NMOS capacitor 3323 is connected to the ground voltage and is connected to the multiplexer 3321 at the connection node N2. One input is commonly applied to the multiplexer 3321. The passive delay element 333 includes a multiplexer 3331, a PMOS capacitor 3332, and an NMOS capacitor 3333. The PMOS capacitor 3332 is connected to the power supply voltage VDD and is connected to the multiplexer 3331 at the connection node N1. In addition, the NMOS capacitor 3333 is connected to the ground voltage and is connected to the multiplexer 3331 at the connection node N1. The devices constituting the passive delay unit 301 are all manufactured by a standard CMOS process and are passive devices.

도 10은 본 발명의 또 다른 실시예에 따른 도 1의 난수 발생기를 나타내는 회로도이다.10 is a circuit diagram illustrating the random number generator of FIG. 1 according to another exemplary embodiment of the present invention.

도 10을 참조하면, 난수 발생기(16)는 제어 클럭 생성부(100), 출력 신호 제공부(206) 및 샘플링부(410)를 포함하여 구성된다.Referring to FIG. 10, the random number generator 16 includes a control clock generator 100, an output signal provider 206, and a sampling unit 410.

도 10의 난수 발생기(16)가 도 9의 난수 발생기(15)와 차이가 나는 점은 출력 신호 제공부(206)의 수동 지연부(304)를 구성하는 복수의 수동 지연 소자들(341, 342, 343)에 있어서이다.The random number generator 16 of FIG. 10 differs from the random number generator 15 of FIG. 9 in that the plurality of passive delay elements 341 and 342 constituting the passive delay unit 304 of the output signal providing unit 206. , 343).

수동 지연 소자(341)는 멀티플렉서(3411) 및 커패시터(3412)를 포함한다. 멀티플렉서(3411)와 커패시터(3412)는 연결노드(N1)에서 연결되고, 커패시터(3412)는 접지 전압에 연결된다. 멀티플렉서(3411)에는 하나의 입력이 공통으로 인가된다. 수동 지연 소자(342)는 멀티플렉서(3421) 및 커패시터(3422)를 포함한다. 멀티플렉서(3421)와 커패시터(3422)는 연결노드(N2)에서 연결되고, 커패시터(3422)는 접지 전압에 연결된다. 멀티플렉서(3421)에는 하나의 입력이 공통으로 인가된다. 수동 지연 소자(343)는 멀티플렉서(3431) 및 커패시터(3432)를 포함한다. 멀티플렉서(3431)와 커패시터(3432)는 연결노드(N1)에서 연결되고, 커패시터(3432)는 접지 전압에 연결된다. 멀티플렉서(3431)에는 하나의 입력이 공통으로 인가된다. 수동 지연부(304)를 구성하는 소자들은 모두 수동 소자들이다.The passive delay element 341 includes a multiplexer 3411 and a capacitor 3412. The multiplexer 3411 and the capacitor 3412 are connected at the connection node N1, and the capacitor 3412 is connected to the ground voltage. One input is commonly applied to the multiplexer 3411. The passive delay element 342 includes a multiplexer 341 and a capacitor 3342. The multiplexer 341 and the capacitor 3342 are connected at the connection node N2, and the capacitor 3342 is connected to the ground voltage. One input is commonly applied to the multiplexer 341. The passive delay element 343 includes a multiplexer 3431 and a capacitor 3432. The multiplexer 3431 and the capacitor 3432 are connected at the connection node N1, and the capacitor 3432 is connected to the ground voltage. One input is commonly applied to the multiplexer 3431. The elements constituting the passive delay unit 304 are all passive elements.

도 11은 본 발명의 또 다른 실시예에 따른 도 1의 난수 발생기를 나타내는 회로도이다.11 is a circuit diagram illustrating the random number generator of FIG. 1 according to another exemplary embodiment of the present invention.

도 11을 참조하면, 난수 발생기(17)는 제어 클럭 생성부(100), 출력 신호 제공부(207) 및 샘플링부(410)를 포함하여 구성된다.Referring to FIG. 11, the random number generator 17 includes a control clock generator 100, an output signal provider 207, and a sampling unit 410.

도 11의 난수 발생기(17)가 도 10의 난수 발생기(16)와 차이가 나는 점은 출력 신호 제공부(207)의 수동 지연부(305)를 구성하는 복수의 수동 지연 소자들(351, 352, 353)에 있어서이다.The random number generator 17 of FIG. 11 differs from the random number generator 16 of FIG. 10 in that a plurality of passive delay elements 351 and 352 constituting the passive delay unit 305 of the output signal providing unit 207. , 353).

수동 지연 소자(351)는 멀티플렉서(3511)를 포함한다. 멀티플렉서(3511)에는 하나의 입력이 공통으로 인가된다. 수동 지연 소자(352)는 멀티플렉서(3521)를 포함한다. 멀티플렉서(3521)에는 하나의 입력이 공통으로 인가된다. 수동 지연 소자(353)는 멀티플렉서(3531)를 포함한다. 멀티플렉서(3531)에는 하나의 입력이 공통으로 인가된다. 수동 지연부(305)를 구성하는 소자들은 모두 수동 소자들이다.The passive delay element 351 includes a multiplexer 3511. One input is commonly applied to the multiplexer 3511. The passive delay element 352 includes a multiplexer 3351. One input is commonly applied to the multiplexer 3351. Passive delay element 353 includes a multiplexer 3531. One input is commonly applied to the multiplexer 3531. The elements constituting the passive delay unit 305 are all passive elements.

도 12는 본 발명의 또 다른 실시예에 따른 도 1의 난수 발생기를 나타내는 회로도이다.12 is a circuit diagram illustrating the random number generator of FIG. 1 according to another exemplary embodiment of the present invention.

도 12를 참조하면, 난수 발생기(18)는 제어 클럭 생성부(102), 출력 신호 제공부(208) 및 샘플링부(410)를 포함하여 구성된다.Referring to FIG. 12, the random number generator 18 includes a control clock generator 102, an output signal provider 208, and a sampling unit 410.

도 12의 난수 발생기(18)가 도 11의 난수 발생기(17)와 차이가 나는 점은 제어 클럭 생성부(102)를 구성하는 지연소자가 인버터(121)로 구성된다는 점이다.The difference between the random number generator 18 of FIG. 12 and the random number generator 17 of FIG. 11 is that the delay element constituting the control clock generator 102 is composed of the inverter 121.

도 13은 본 발명의 또 다른 실시예에 따른 도 1의 난수 발생기를 나타내는 회로도이다.FIG. 13 is a circuit diagram illustrating the random number generator of FIG. 1, according to another exemplary embodiment.

도 13을 참조하면, 난수 발생기(19)는 제어 클럭 생성부(100), 출력 신호 제공부(209) 및 샘플링부(410)를 포함하여 구성된다.Referring to FIG. 13, the random number generator 19 includes a control clock generator 100, an output signal provider 209, and a sampling unit 410.

도 13의 난수 발생기(19)가 도 11의 난수 발생기(17)와 차이가 나는 점은 출력 신호 제공부(209)의 수동 지연부(306)가 배타적 논리합 게이트(364)를 더 포함한다는 것이다.The difference between the random number generator 19 of FIG. 13 and the random number generator 17 of FIG. 11 is that the passive delay unit 306 of the output signal providing unit 209 further includes an exclusive OR gate 364.

수동 지연부(306)는 수동 지연 소자들(361, 362, 363) 및 배타적 논리합 게이트(364)를 포함한다. 수동 지연 소자(361)는 멀티플렉서(3611)를 포함한다. 멀티플렉서(3611)에는 하나의 입력이 공통으로 인가된다. 수동 지연 소자(362)는 멀티플렉서(3621)를 포함한다. 멀티플렉서(3621)에는 하나의 입력이 공통으로 인가된다. 수동 지연 소자(363)는 멀티플렉서(3631)를 포함한다. 멀티플렉서(3631)에는 하나의 입력이 공통으로 인가된다. 멀티플렉서들(3611, 3621, 3613)의 출력들은 배타적 논리합 게이트(364)에 연결된다. 배타적 논리합 게이트(364)의 출력은 샘플링부(410)를 구성하는 디플립플롭에 연결되어 제2 제어 클럭 신호(CCLK2)에 동기되어 샘플링된다. 멀티플렉서들(3611, 3621, 3613)의 출력들이 배타적 논리합 게이트(364)에 연결되면, 도 6을 참조하여 설명된 전이 구간(t1)에서의 샘플링 확률이 증가하게 된다. 또한 배타적 논리합 게이트(364)에 연결되는 멀티플렉서들(3611, 3621, 3613)의 출력들의 개수는 탭(미도시)을 사용하여 가변적으로 선택될 수 있다.The passive delay unit 306 includes passive delay elements 361, 362, 363 and an exclusive OR gate 364. Passive delay element 361 includes a multiplexer 3611. One input is commonly applied to the multiplexer 3611. Passive delay element 362 includes a multiplexer 3621. One input is commonly applied to the multiplexer 3621. Passive delay element 363 includes a multiplexer 3631. One input is commonly applied to the multiplexer 3631. The outputs of the multiplexers 3611, 3621, 3613 are connected to an exclusive OR gate 364. The output of the exclusive OR gate 364 is connected to a de-flop constituting the sampling unit 410 and is sampled in synchronization with the second control clock signal CCLK2. When the outputs of the multiplexers 3611, 3621, 3613 are connected to an exclusive OR gate 364, the sampling probability in the transition period t1 described with reference to FIG. 6 increases. In addition, the number of outputs of the multiplexers 3611, 3621, and 3613 connected to the exclusive OR gate 364 may be variably selected using a tap (not shown).

도 14는 본 발명의 일 실시예에 따른 난수 발생기를 나타내는 블록도이다.14 is a block diagram illustrating a random number generator according to an embodiment of the present invention.

도 14를 참조하면, 본 발명의 일 실시예에 따른 난수 발생기(50)는 제어 클럭 생성기(510), 출력 신호 제공부(600), 샘플링부(8000) 및 지연 제어부(900)를 포함한다.Referring to FIG. 14, the random number generator 50 according to an embodiment of the present invention includes a control clock generator 510, an output signal provider 600, a sampling unit 8000, and a delay controller 900.

제어 클럭 생성기(510)는 제어 클럭 신호(CCLK)을 생성하여 출력 신호 제공부(600), 샘플링부(800) 및 지연 제어부(900)에 제공한다. 도 14에서는 제어 클럭 생성기(510)가 하나의 제어 클럭 신호(CCLK)를 생성하는 것으로 도시되었으나, 제어 클럭 생성기(510)는 복수의 제어 클럭을 생성하여 각각 출력 신호 제공부(600), 샘플링부(800) 및 지연 제어부(900)에 제공할 수도 있다.The control clock generator 510 generates a control clock signal CCLK and provides it to the output signal providing unit 600, the sampling unit 800, and the delay control unit 900. In FIG. 14, the control clock generator 510 generates one control clock signal CCLK, but the control clock generator 510 generates a plurality of control clocks, respectively, to output the signal provider 600 and the sampling unit. 800 and the delay control unit 900 may be provided.

출력 신호 제공부(600)는 엔트로피 소스로서 동작하는 하나의 능동 소자(620)를 포함하여, 제어 클럭 신호(CCLK)의 제1 레벨에서는 메타스테이블 엔트로피가 축적되어 메타스테이블(meta-stable) 상태로 수렴하고, 제어 클럭 신호(CCLK)의 제2 레벨에서는 발진하는 출력 신호(OUT)를 제공하되, 발진하는 출력 신호(OUT)신호의 주파수는 지연 제어부(900)에서 제공되는 지연 제어 신호(DCS)에 의하여 가변될 수 있다. 보다 구체적으로 출력 신호 제공부(600)는 스위칭 소자(610), 엔트 로피(entrophy) 소스(source)로서 동작하는 하나의 능동소자(620) 및 가변 수동 지연부(700)를 포함하여 구성될 수 있다.The output signal providing unit 600 includes one active element 620 that operates as an entropy source. At the first level of the control clock signal CCLK, the metastable entropy is accumulated and a meta-stable. Converges to a state and provides an oscillating output signal OUT at a second level of the control clock signal CCLK, but the frequency of the oscillating output signal OUT is a delay control signal provided by the delay controller 900. DCS). More specifically, the output signal providing unit 600 may include a switching element 610, one active element 620 operating as an entropy source, and a variable passive delay unit 700. have.

스위칭 소자(610)는 제어 클럭 신호(CCLK)의 제1 레벨에서는 능동소자(620)의 입력을 수렴 경로(S1)에 연결하고, 제어 클럭 신호(CCLK)의 제2 레벨에서는 능동소자(620)의 입력을 발진 경로(S2)로 연결한다. 후술하겠지만 제어 클럭 신호(CCLK)의 제1 레벨에서는 능동소자(620)의 입력과 출력이 서로 연결되어 능동소자(620)는 피드백 연결된다. 제어 클럭 신호(CCLK)의 제2 레벨에서는 능동소자(620)의 입력은 가변 수동 지연부(700)의 출력과 연결되어 출력 신호 제공부(600)는 링 발진기로서 발진 동작을 수행하게 된다. 이 때 가변 수동 지연부(700)에 인가되는 지연 제어 신호(DCS)에 의하여 발진하는 출력 신호(OUT)의 주파수가 가변될 수 있다.The switching element 610 connects the input of the active element 620 to the convergence path S1 at the first level of the control clock signal CCLK, and the active element 620 at the second level of the control clock signal CCLK. Connect the input of to the oscillation path (S2). As will be described later, at the first level of the control clock signal CCLK, an input and an output of the active element 620 are connected to each other, and the active element 620 is feedback-connected. In the second level of the control clock signal CCLK, the input of the active element 620 is connected to the output of the variable passive delay unit 700 so that the output signal providing unit 600 performs an oscillation operation as a ring oscillator. In this case, the frequency of the output signal OUT oscillated by the delay control signal DCS applied to the variable passive delay unit 700 may vary.

샘플링부(800)는 제어 클럭 신호(CCLK)에 응답하여 발진하는 출력 신호(OUT)를 샘플링하여 랜덤 비트(RB)로 제공한다.The sampling unit 800 samples the output signal OUT oscillating in response to the control clock signal CCLK and provides the random signal RB.

지연제어부(900)는 제어 클럭 신호(CCLK)에 기초하여 지연 제어 신호(DCS)를 생성하고, 생성된 지연 제어 신호(DCS)를 가변 수동 지연부(700)에 제공한다.The delay controller 900 generates a delay control signal DCS based on the control clock signal CCLK, and provides the generated delay control signal DCS to the variable passive delay unit 700.

도 15 본 발명의 일 실시예에 따른 도 14의 난수 발생기를 나타내는 회로도이다.FIG. 15 is a circuit diagram illustrating the random number generator of FIG. 14, according to an exemplary embodiment.

도 15를 참조하면, 난수 발생기(51)는 제어 클럭 생성기(510), 출력 신호 제공부(601) 및 샘플링부(800)를 포함하여 구성된다.Referring to FIG. 15, the random number generator 51 includes a control clock generator 510, an output signal providing unit 601, and a sampling unit 800.

출력 신호 제공부(601)는 엔트로피(entrophy) 소스(source)로서 동작하는 하 나의 인버터(621)를 포함하여 제어 클럭 신호(CCLK)의 제1 레벨에서는 메타스테이블(meta-stable) 상태로 수렴하고, 제어 클럭 신호(CCLK)의 제2 레벨에서는 지연 제어 신호(DCS)에 의하여 주파수가 가변되는 발진하는 출력 신호(OUT)를 제공한다. 보다 구체적으로 출력 신호 제공부(601)는 3단자 스위치(611), 엔트로피(entrophy) 소스(source)로서 동작하는 하나의 인버터(621) 및 수동 지연부(701)를 포함하여 구성될 수 있다. 즉 도 15의 실시예에서는 도 14의 스위칭 소자(610)가 3단자 스위치(611)로 구현되고, 엔트로피(entrophy) 소스(source)로서 동작하는 하나의 능동 소자(620)가 인버터(621)로 구성된다.The output signal providing unit 601 includes one inverter 621 that operates as an entrophy source and converges to a meta-stable state at the first level of the control clock signal CCLK. In addition, at the second level of the control clock signal CCLK, an oscillating output signal OUT whose frequency is changed by the delay control signal DCS is provided. More specifically, the output signal providing unit 601 may include a three-terminal switch 611, one inverter 621 that operates as an entropy source and a passive delay unit 701. That is, in the embodiment of FIG. 15, the switching element 610 of FIG. 14 is implemented as a three-terminal switch 611, and one active element 620 operating as an entropy source is an inverter 621. It is composed.

수동 지연부(701)는 캐스케이드 연결되는 복수의 수동 지연 소자들(711, 712, 713)과 복수의 스위치들(714, 715, 716)을 포함할 수 있다. 수동 지연 소자(711)는 트랜스미션 게이트(7111), 피모스 커패시터(7112) 및 엔모스 커패시터(7113)를 포함하여 구성된다. 여기서 트랜스미션 게이트(7111)는 엔모스 트랜지스터와 피모스 트랜지스터로 구성될 수 있고, 피모스 커패시터(7112)는 전원전압(VDD)에 연결되고, 연결 노드(N1)에서 트랜스미션 게이트(7111)와 연결된다. 또한 엔모스 커패시터(7113)는 접지전압에 연결되고, 연결 노드(N1)에서 트랜스미션 게이트(7111)와 연결된다. 수동 지연 소자(712)는 트랜스미션 게이트(7121), 피모스 커패시터(7122) 및 엔모스 커패시터(7123)를 포함하여 구성된다. 여기서 트랜스미션 게이트(7121)는 엔모스 트랜지스터와 피모스 트랜지스터로 구성될 수 있고, 피모스 커패시터(7122)는 전원전압(VDD)에 연결되고, 연결 노드(N2)에서 트랜스미션 게이트(7121)와 연결된다. 또한 엔모스 커패시터(7123)는 접지전압에 연결되고, 연결 노드(N2)에서 트랜스미션 게이트(7121)와 연결된다. 수동 지연 소자(713)는 트랜스미션 게이트(7131), 피모스 커패시터(7132) 및 엔모스 커패시터(7133)를 포함하여 구성된다. 여기서 트랜스미션 게이트(7131)는 엔모스 트랜지스터와 피모스 트랜지스터로 구성될 수 있고, 피모스 커패시터(7132)는 전원전압(VDD)에 연결되고, 연결 노드(N3)에서 트랜스미션 게이트(3131)와 연결된다. 또한 엔모스 커패시터(7133)는 접지전압에 연결되고, 연결 노드(N3)에서 트랜스미션 게이트(7131)와 연결된다.The passive delay unit 701 may include a plurality of passive delay elements 711, 712, and 713 and a plurality of switches 714, 715, and 716 that are cascaded. The passive delay element 711 includes a transmission gate 7111, a PMOS capacitor 7112, and an NMOS capacitor 7113. Here, the transmission gate 7111 may be composed of an NMOS transistor and a PMOS transistor, and the PMOS capacitor 7112 is connected to the power supply voltage VDD and is connected to the transmission gate 7111 at the connection node N1. . In addition, the NMOS capacitor 7113 is connected to the ground voltage and is connected to the transmission gate 7111 at the connection node N1. The passive delay element 712 includes a transmission gate 7121, a PMOS capacitor 7122, and an NMOS capacitor 7123. Here, the transmission gate 7121 may be composed of an NMOS transistor and a PMOS transistor, and the PMOS capacitor 7122 is connected to the power supply voltage VDD, and is connected to the transmission gate 7121 at the connection node N2. . In addition, the NMOS capacitor 7123 is connected to the ground voltage and is connected to the transmission gate 7121 at the connection node N2. The passive delay element 713 includes a transmission gate 7131, a PMOS capacitor 7122, and an NMOS capacitor 7133. Here, the transmission gate 7131 may be composed of an NMOS transistor and a PMOS transistor, and the PMOS capacitor 7122 is connected to the power supply voltage VDD, and is connected to the transmission gate 3131 at the connection node N3. . In addition, the NMOS capacitor 7133 is connected to the ground voltage and is connected to the transmission gate 7131 at the connection node N3.

스위치들(714, 145, 716)은 각각 노드들(M1, M2, M3)과 발진 경로(S2) 사이에 연결된다. 노드들((M1, M2, M3)은 각각 연결 노드들(N1, N2, N3)와 연결된다. 지연 제어 신호(DCS)에 의하여 스위치들(714, 145, 716) 중 하나가 연결되면, 연결되는 스위치에 의하여 출력 신호 제공부(604)가 발진 동작을 수행할 때(즉 제어 클럭 신호의 제2 레벨에서)의 지연량이 결정되어 발진하는 출력 신호(OUT)의 주파수가 결정된다. 즉 지연 제어 신호(DCS)에 의하여 연결되는 스위치에 따라 발진동작을 수행하는 복수의 수동 지연 소자들(711, 712, 713)의 수가 달라져서 발진하는 출력 신호(OUT)의 주파수가 달라진다.The switches 714, 145, 716 are connected between the nodes M1, M2, M3 and the oscillation path S2, respectively. The nodes M1, M2, and M3 are connected to the connection nodes N1, N2, and N3, respectively. When one of the switches 714, 145, and 716 is connected by the delay control signal DCS, the connection is performed. The delayed amount of the output signal providing unit 604 when the output signal providing unit 604 performs the oscillation operation (i.e., at the second level of the control clock signal) is determined to determine the frequency of the oscillating output signal OUT. According to the switch connected by the signal DCS, the number of the plurality of passive delay elements 711, 712, and 713 performing the oscillation operation varies, so that the frequency of the oscillating output signal OUT varies.

수동 지연부(701)를 구성하는 트랜지스터들은 모두 표준 CMOS 공정에 의해 제조되며 수동 소자들이다. 즉 출력 전압 제공부(601)는 하나의 능동 소자(여기서는 인버터(621))만을 포함하여 구성된다.The transistors constituting the passive delay unit 701 are all manufactured by a standard CMOS process and are passive elements. That is, the output voltage providing unit 601 includes only one active element (here, the inverter 621).

도 16은 도 15의 난수 발생기의 신호들을 나타내는 도면이다.FIG. 16 is a diagram illustrating signals of the random number generator of FIG. 15.

도 16을 참조하면, 도 15의 난수 발생기(51)의 제어 클럭 생성기(510)에서는 일정한 주기를 갖는 제어 클럭 신호(CCLK)를 생성한다.Referring to FIG. 16, the control clock generator 510 of the random number generator 51 of FIG. 15 generates a control clock signal CCLK having a predetermined period.

본 발명의 실시예에 따른 난수 발생기(15)의 동작은 크게 두 가지의 동작 모드로 나누어진다. 첫 번째 동작 모드는 제어 클럭 신호(CCLK)가 제1 레벨(예를 들어, 로우 레벨)일 때의 동작모드이다. 두 번째 동작 모드는 제제어 클럭 신호(CCLK)가 제2 레벨(예를 들어 하이 레벨)일 때의 동작모드이다.The operation of the random number generator 15 according to the embodiment of the present invention is largely divided into two modes of operation. The first operation mode is an operation mode when the control clock signal CCLK is at a first level (eg, a low level). The second operation mode is an operation mode when the control clock signal CCLK is at a second level (for example, a high level).

제1 동작모드에서는 스위칭 소자(도 15의 611)가 S1(수렴 경로)에 연결되고, 제2 동작모드에서는 스위칭 소자(611)가 S2(발진 경로)에 연결된다. 스위칭 소자(611)가 S1(수렴 경로)에 연결되면 인버터(621)는 입력과 출력이 연결되는 피드백 루프를 구성한다. 따라서 제1 동작 모드에서는 상술한 바와 같이 메타스테이블한 상태의 전압이 출력 전압(OUT)으로 제공된다.In the first operation mode, the switching element 611 of FIG. 15 is connected to S1 (converging path), and in the second operation mode, the switching element 611 is connected to S2 (oscillation path). When the switching element 611 is connected to S1 (converging path), the inverter 621 forms a feedback loop to which an input and an output are connected. Therefore, in the first operation mode, the metastable voltage is provided as the output voltage OUT as described above.

제2 동작모드에서 스위칭 소자(611)가 S1(수렴 경로)에 연결되면 인버터(221)와 수동 지연부(301)의 수동 지연 소자들(311, 312, 313)중 지연 제어 신호(DCS)에 의하여 선택되는 일부 또는 전부는 링 발진기를 형성하게 되고 메타스테이블한 전압에 대하여 발진 증폭 동작을 수행하여 주파수가 변화하는 발진하는 출력 신호(OUT)를 제공한다. 샘플링 클럭 신호(SAMPLING CLK)에 기초하여 발진하는 출력 신호(OUT)가 샘플링되어 랜더비트(RB)로 제공된다. 여기서 샘플링 클럭 신호(SAMPLING CLK)는 제어 클럭 신호(CCLK)에 응답하여 샘플링부(800) 내부에서 생성되는 신호이다.When the switching element 611 is connected to S1 (converging path) in the second operation mode, the switching control signal DCS among the passive delay elements 311, 312, and 313 of the inverter 221 and the passive delay unit 301 is applied. Some or all selected by this form a ring oscillator and perform an oscillation amplification operation on the metastable voltage to provide an oscillating output signal OUT whose frequency varies. An output signal OUT oscillating based on the sampling clock signal SAMPLING CLK is sampled and provided to the render bit RB. The sampling clock signal SAMPLING CLK is a signal generated inside the sampling unit 800 in response to the control clock signal CCLK.

도 17은 본 발명의 다른 실시예에 따른 도 14의 난수 발생기를 나타내는 회로도이다.17 is a circuit diagram illustrating the random number generator of FIG. 14 according to another exemplary embodiment of the present invention.

도 17을 참조하면, 난수 발생기(52)는 제어 클럭 생성부(510), 출력 신호 제공부(602), 샘플링부(800) 및 지연 제어부(900)를 포함하여 구성된다.Referring to FIG. 17, the random number generator 52 includes a control clock generator 510, an output signal provider 602, a sampling unit 800, and a delay controller 900.

도 17의 난수 발생기(52)가 도 15의 난수 발생기(51)와 차이가 나는 점은 출력 신호 제공부(602)의 가변 수동 지연부(702)의 구성에 있어서이다. 다른 구성요소들은 도 15의 난수 발생기(51)와 동일하므로 다른 구성요소들에 대한 상세한 설명은 생략한다. 가변 수동 지연부(702)는 복수의 디멀티플렉서들(721, 722), 인버터(723) 및 패스 게이트(724)를 포함하여 구성된다. 디멀티플렉서들(721, 722)의 제어 단자에는 지연 제어 신호(DCS)가 인가되고, 제1 출력단자는 발진경로(S2)에 연결되고, 제2 출력단자는 다음의 디멀티플렉서에 연결된다. 최종 디멀티플렉서(미도시)의 제2 출력단자는 패스 게이트(724)에 연결되고, 패스게이트의 제어 단자들은 인버터(723)에 연결된다. 디멀티플렉서들(721, 722, ...)은 딜레이 체인을 형성하는데 제2 동작 모드에서 지연 제어 신호(DCS)에 의하여 디멀티플렉서들(721, 722, ...) 중 일부 또는 하나가 인버터(623)와 함께 링 발진기를 형성하게 된다. 링 발진기에 포함되는 디멀티플렉서들(721, 722, ...)의 개수에 따라 발진하는 출력 신호(OUT)의 주파수가 달라지게 된다.The random number generator 52 of FIG. 17 differs from the random number generator 51 of FIG. 15 in the configuration of the variable passive delay unit 702 of the output signal providing unit 602. The other components are the same as the random number generator 51 of FIG. 15, and thus detailed descriptions of the other components are omitted. The variable passive delay unit 702 includes a plurality of demultiplexers 721 and 722, an inverter 723, and a pass gate 724. The delay control signal DCS is applied to the control terminals of the demultiplexers 721 and 722, the first output terminal is connected to the oscillation path S2, and the second output terminal is connected to the next demultiplexer. The second output terminal of the final demultiplexer (not shown) is connected to the pass gate 724, and the control terminals of the pass gate are connected to the inverter 723. The demultiplexers 721, 722, ... form a delay chain in which some or one of the demultiplexers 721, 722, ... is inverted by the delay control signal DCS in the second mode of operation. Together with the ring oscillator. The frequency of the oscillating output signal OUT varies according to the number of demultiplexers 721, 722,... Included in the ring oscillator.

도 18은 본 발명의 또 다른 실시예에 따른 도 14의 난수 발생기를 나타내는 회로도이다.FIG. 18 is a circuit diagram illustrating the random number generator of FIG. 14, according to another exemplary embodiment.

도 18을 참조하면, 난수 발생기(53)는 제어 클럭 생성기(520), 출력 신호 제공부(603) 샘플링부(810) 및 지연 제어부(910)를 포함하여 구성된다. 도 18의 난수 발생기(53)는 출력 신호 제공부(603), 샘플링부(810) 및 지연 제어부(910)의 구성 에 있어서 도 17의 난수 발생기(52)와 차이가 있다.Referring to FIG. 18, the random number generator 53 includes a control clock generator 520, an output signal provider 603, a sampling unit 810, and a delay controller 910. The random number generator 53 of FIG. 18 differs from the random number generator 52 of FIG. 17 in the configuration of the output signal providing unit 603, the sampling unit 810, and the delay control unit 910.

출력 신호 제공부(603)는 제어 클럭 신호(CCLK)를 지연시켜 멀티플렉서(613)의 제어 신호로서 제공하는 지연기(325)를 포함하는 점이 도 17의 난수 발생기(52)의 출력 신호 제공부(702)와 차이가 있다.The output signal providing unit 603 includes an output signal providing unit of the random number generator 52 of FIG. 702).

샘플링부(810)는 분주기(811), 디플립플롭(812), 시프트 레지스터(813) 및 배타적 논리합 게이트(814)를 포함한다. The sampling unit 810 includes a divider 811, a deflip-flop 812, a shift register 813, and an exclusive-OR gate 814.

분주기(811)는 제어 클럭 신호(CCLK)를 2분주하여 디플립플롭(812)에 제공한다. 디플립플롭(812)은 분주된 제어 클럭 신호에 동기되어 발진하는 출력 신호(OUT)를 샘플링하여 시프트 레지스터(813)에 제공한다. 시프트 레지스터(813)는 디플립플롭(812)의 출력인 샘플링된 출력 신호를 분주된 클럭 신호에 응답하여 순차적으로 저장하고 출력한다. 배타적 논리합 게이트(814)는 시프트 레지스터(813)의 출력에 대하여 배타적 논리합 연산을 수행하여 랜덤 비트(RB)로 제공한다. 시프트 레지스터(813)의 출력에 대하여 배타적 논리합 연산을 수행하면, 트랜지션 구간에서의 샘플링 확률을 증가시킬 수 있다.The divider 811 divides the control clock signal CCLK into two and provides the divided clock to the flip-flop 812. The deflip-flop 812 samples the output signal OUT oscillating in synchronization with the divided control clock signal and provides it to the shift register 813. The shift register 813 sequentially stores and outputs the sampled output signal that is the output of the deflip-flop 812 in response to the divided clock signal. The exclusive-OR gate 814 performs an exclusive-OR operation on the output of the shift register 813 to provide it as a random bit RB. By performing an exclusive OR operation on the output of the shift register 813, the sampling probability in the transition period may be increased.

지연 제어부(910)는 분주기(911), 카운터(912) 및 디코더(913)를 포함하여 구성된다.The delay controller 910 includes a divider 911, a counter 912, and a decoder 913.

분주기(911)는 제어 클럭 신호(CCLK)를 2분주하여 카운터(912)에 제공한다. 카운터(912)는 분주기(911)의 출력인 분주된 제어 클럭 신호(CCLK)를 카운팅하여 디코더(913)에 제공한다. 디코더(913)는 카운터(912)의 출력을 디코딩하여 지연 제어 신호(DCS)로서 멀티플렉서들(721, 722)에 제공한다. 지연 제어 신호(DCS)에 따 라 멀티플렉서들(721, 722)의 입력이 제1 출력 단자(상위 출력 단자) 또는 제2 출력 단자(하위 출력 단자) 중 하나로 연결된다. 예를 들어 멀티플렉서(721)의 입력이 제1 출력단자로 연결되면 제2 동작 모드에서 링 발진기에는 멀티플렉서(721)가 포함된다. 예를 들어 멀티플렉서(721)의 입력이 제2 출력단자에 연결되고, 멀티플렉서(722)의 입력이 제1 출력단자에 연결되면, 제2 동작 모드에서 링 발진기에는 멀티플렉서들(721, 723)이 포함된다.The divider 911 divides the control clock signal CCLK into two and provides the counter 912. The counter 912 counts the divided control clock signal CCLK, which is the output of the divider 911, and provides it to the decoder 913. The decoder 913 decodes the output of the counter 912 and provides it to the multiplexers 721 and 722 as a delay control signal DCS. According to the delay control signal DCS, the inputs of the multiplexers 721 and 722 are connected to one of the first output terminal (high output terminal) or the second output terminal (low output terminal). For example, when an input of the multiplexer 721 is connected to the first output terminal, the ring oscillator includes a multiplexer 721 in the second operation mode. For example, when the input of the multiplexer 721 is connected to the second output terminal and the input of the multiplexer 722 is connected to the first output terminal, the ring oscillator includes multiplexers 721 and 723 in the second mode of operation. do.

도 19는 본 발명의 또 다른 실시예에 따른 도 14의 난수 발생기를 나타내는 회로도이다.FIG. 19 is a circuit diagram illustrating the random number generator of FIG. 14, according to another exemplary embodiment.

도 19를 참조하면, 난수 발생기(54)는 제어 클럭 생성기(520), 출력 신호 제공부(603), 샘플링부(810) 및 지연 제어부(920)를 포함하여 구성된다. 도 19의 난수 발생기(54)는 지연 제어부(920)의 구성에 있어서 도 18의 난수 발생기(53)와 차이가 있다.Referring to FIG. 19, the random number generator 54 includes a control clock generator 520, an output signal providing unit 603, a sampling unit 810, and a delay controller 920. The random number generator 54 of FIG. 19 differs from the random number generator 53 of FIG. 18 in the configuration of the delay controller 920.

지연 제어부(820)는 분주기(921), LFSR(linear feedback, shift register 922) 및 디코더(913)를 포함하여 구성된다.The delay control unit 820 includes a divider 921, a linear feedback, shift register 922, and a decoder 913.

분주기(912)는 제어 클럭 신호(CCLK)를 2분주하여 카운터(912)에 제공한다. LFSR(912)는 분주기(911)의 출력인 분주된 제어 클럭 신호(CCLK)에 대하여 선형 피드백 시프팅 동작을 수행하여 디코더(923)에 제공한다. 디코더(923)는 LFSR(922)의 출력을 디코딩하여 지연 제어 신호(DCS)로서 멀티플렉서들(721, 722)에 제공한다.The divider 912 divides the control clock signal CCLK into two and provides the counter 912. The LFSR 912 performs a linear feedback shifting operation on the divided control clock signal CCLK, which is the output of the divider 911, and provides it to the decoder 923. The decoder 923 decodes the output of the LFSR 922 and provides it to the multiplexers 721 and 722 as a delay control signal DCS.

도 20은 본 발명의 또 다른 실시예에 따른 도 14의 난수 발생기를 나타내는 회로도이다.FIG. 20 is a circuit diagram illustrating the random number generator of FIG. 14, according to another exemplary embodiment.

도 20을 참조하면, 난수 발생기(55)는 제어 클럭 생성기(520), 출력 신호 제공부(603) 샘플링부(810) 및 지연 제어부(910)를 포함하여 구성된다. 도 20의 난수 발생기(55)는 샘플링부(820) 구성에 있어서 도 18의 난수 발생기(53)와 차이가 있다.Referring to FIG. 20, the random number generator 55 includes a control clock generator 520, an output signal provider 603, a sampling unit 810, and a delay controller 910. The random number generator 55 of FIG. 20 differs from the random number generator 53 of FIG. 18 in the configuration of the sampling unit 820.

샘플링부(820)는 분주기들(821, 822), 디플립플롭(823), 시프트 레지스터(824), 배타적 논리합 게이트(825), 및 디플립플롭(825)를 포함하여 구성된다.The sampling unit 820 includes dividers 821 and 822, a deflip-flop 823, a shift register 824, an exclusive-OR gate 825, and a deflip-flop 825.

분주기들(821, 822)은 각각 제어 클럭 신호(CCLK)를 2분주한다. 디플립플롭(823)은 분주기(821)에서 제공되는 분주된 제어 클럭 신호(CCLK)에 동기되어 발진하는 출력 신호(OUT)를 샘플링하여 시프트 레지스터(824)에 제공한다. 시프트 레지스터(824)는 디플립플롭(813)의 출력인 샘플링된 출력 신호를 분주된 클럭 신호에 응답하여 순차적으로 저장하고 출력한다. 배타적 논리합 게이트(825)는 시프트 레지스터(824)의 출력에 대하여 배타적 논리합 연산을 수행한다. 디플립플롭(826)은 분주기(822)에서 제공되는 분주된 제어 클럭 신호에 동기되어 타적 논리합 게이트(825)의 출력을 샘플링하여 랜덤 비트(RB)로 제공한다.The dividers 821 and 822 divide the control clock signal CCLK by two. The deflip-flop 823 samples the output signal OUT oscillating in synchronization with the divided control clock signal CCLK provided by the divider 821 and provides it to the shift register 824. The shift register 824 sequentially stores and outputs the sampled output signal that is the output of the deflip-flop 813 in response to the divided clock signal. Exclusive OR gate 825 performs an exclusive OR operation on the output of shift register 824. The deflip-flop 826 samples the output of the inverse OR gate 825 in synchronization with the divided control clock signal provided by the divider 822 and provides it as a random bit (RB).

도 14 및 도 15, 도 18 내지 도 20을 참조하여 설명한 난수 발생기들도 도 1 내지 도 13을 참조하여 설명한 난수발생기들과 동일하게 출력 신호 제공부(예를 들어 도 14의 600)가 하나의 능동 소자(610)만을 구비하고 스위칭 소자(610) 및 가변 수동 지연부(700)는 수동 소자들로 구성되어 제1 동작 모드에서는 메타 스테이블 상태로 수렴하고 제2 동작 모드에서는 발진하는 출력 신호(OUT)를 제공할 수 있다.The random number generators described with reference to FIGS. 14 and 15 and 18 to 20 are the same as the random number generators described with reference to FIGS. 1 to 13. Only the active element 610 and the switching element 610 and the variable passive delay unit 700 is composed of passive elements converge in the metastable state in the first operating mode and oscillating in the second operating mode ( OUT) can be provided.

도 21은 본 발명의 일 실시예에 따른 복합형 난수 발생기의 구성을 나타내는 블록도이다.21 is a block diagram showing the configuration of a hybrid random number generator according to an embodiment of the present invention.

도 21을 참조하면, 복합형 난수 발생기(1100)는 복수의 난수 발생부들(1111, 1121, 1131) 배타적 논리합 게이트(1120) 및 샘플링부(1130)를 포함한다. 복수의 난수 발생부들(1111, 1121, 1131)은 각각 도 1의 난수 발생기(10) 또는 도 14의 난수 발생기(50)를 포함하여 구성될 수 있다. 복수의 난수 발생부들(1111, 1121, 1131)은 엔트로피 소스로서 동작하는 하나의 능동 소자를 구비하여 인에이블 신호(EN) 및 클럭 신호(CLK)에 응답하여 각각 랜덤 신호들(RS1, RS2, RSn)을 발생한다. 여기서 인에이블 신호(EN)는 난수 발생부들(1111, 1121, 1131)을 인에이블시키는 신호이고, 클럭 신호(CLK)는 랜덤 신호들(RS1, RS2, RSn)을 생성하기 위하여 발진하는 출력 신호(도 1참조)를 샘플링하는데 사용될 수 있는 신호이다. 샘플링부(1130)는 디플립플롭으로 구성되어 샘플링 클럭 신호(SCLK)에 동기되어 배타적 논리합 게이트(1120)의 출력을 샘플링하여 랜덤비트(RB)로 제공한다. 배타적 논리합 게이트(1120)는 랜덤 신호들(RS1, RS2, RSn)에 대하여 배타적 논리합 연산을 수행한다. 배타적 논리합 연산은 랜덤 신호들(RS1, RS2, RSn)이 서로 다른 레벨인 경우에만 하이 레벨이 되므로 배타적 논리합 게이트(1120)를 사용하면 랜덤 비트(RB)의 불규칙성과 예측 불가능성이 증가하게 된다.Referring to FIG. 21, the hybrid random number generator 1100 includes a plurality of random number generators 1111, 1121, and 1131 exclusive OR gate 1120 and a sampling unit 1130. The plurality of random number generators 1111, 1121, and 1131 may include the random number generator 10 of FIG. 1 or the random number generator 50 of FIG. 14, respectively. The plurality of random number generators 1111, 1121, and 1131 include one active element that operates as an entropy source, respectively, and correspond to random signals RS1, RS2, and RSn in response to the enable signal EN and the clock signal CLK. Will occur). The enable signal EN is a signal for enabling the random number generators 1111, 1121, and 1131, and the clock signal CLK is an output signal for oscillating to generate the random signals RS1, RS2, and RSn. A signal that can be used for sampling). The sampling unit 1130 is configured as a flip-flop to sample the output of the exclusive OR gate 1120 in synchronization with the sampling clock signal SCLK and provide the random bit RB. The exclusive OR gate 1120 performs an exclusive OR operation on the random signals RS1, RS2, and RSn. Since the exclusive OR operation is at a high level only when the random signals RS1, RS2, and RSn have different levels, using the exclusive OR gate 1120 increases irregularity and unpredictability of the random bit RB.

도 22는 본 발명의 다른 실시예에 따른 복합형 난수 발생기의 구성을 나타내는 블록도이다.22 is a block diagram showing the configuration of a hybrid random number generator according to another embodiment of the present invention.

도 22를 참조하면, 복합형 난수 발생기(1200)는 복수의 난수 발생부들(1211, 1212, 1213), 복수의 지연소자들(1221, 1222, 1223, 1224), 배타적 논리합 게이 트(1230) 및 샘플링부(1240)를 포함한다. 복수의 난수 발생부들(1211, 1221, 1331)은 각각 도 1의 난수 발생기(10) 또는 도 14의 난수 발생기(50)를 포함하여 구성될 수 있다. 복수의 난수 발생부들(1211, 1221, 1231)은 엔트로피 소스로서 동작하는 하나의 능동 소자를 구비하여 인에이블 신호(EN) 및 클럭 신호(CLK)에 기초하여 각각 랜덤 신호들(RS1, RS2, RSn)을 발생한다. 복수의 지연소자들(1221, 1222, 1223, 1224) 중 지연 소자들(1222, 1224)은 클럭 신호(CLK)를 서로 다른 지연 시간만큼 지연시겨 난수 발생부들(1212, 1213)에 제공한다. 배타적 논리합 게이트(1230)는 랜덤 신호들(RS1, RS2, RSn)에 대하여 배타적 논리합 연산을 수행한다. 샘플링부(1230)는 디플립플롭으로 구성되어 샘플링 클럭 신호(SCLK)에 동기되어 배타적 논리합 게이트(1230)의 출력을 샘플링하여 랜덤비트(RB)로 제공한다. 도 22의 복합형 난수 발생기(1200)에서는 복수의 지연소자들(1221, 1222, 1223, 1224)을 이용하여 복수의 난수 발생부들(1211, 1212, 1213)의 인에이블 시점과 샘플링 시점을 조절하여 통계적 안정성을 높이고, 전력 소모를 감소시킬 수 있다.Referring to FIG. 22, the hybrid random number generator 1200 includes a plurality of random number generators 1211, 1212, and 1213, a plurality of delay elements 1221, 1222, 1223, and 1224, an exclusive OR gate 1230, and The sampling unit 1240 is included. The plurality of random number generators 1211, 1221, and 1331 may include the random number generator 10 of FIG. 1 or the random number generator 50 of FIG. 14, respectively. The plurality of random number generators 1211, 1221, and 1231 have one active element that operates as an entropy source, and each of the random signals RS1, RS2, and RSn is based on the enable signal EN and the clock signal CLK. Will occur). The delay elements 1222 and 1224 of the plurality of delay elements 1221, 1222, 1223, and 1224 delay the clock signal CLK by different delay times to provide the random number generators 1212 and 1213. The exclusive OR gate 1230 performs an exclusive OR operation on the random signals RS1, RS2, and RSn. The sampling unit 1230 includes a flip-flop and samples the output of the exclusive OR gate 1230 in synchronization with the sampling clock signal SCLK and provides the random bit RB. In the hybrid random number generator 1200 of FIG. 22, the enable timing and the sampling timing of the plurality of random number generators 1211, 1212, and 1213 are adjusted by using the plurality of delay elements 1221, 1222, 1223, and 1224. Increase statistical stability and reduce power consumption.

도 23은 본 발명의 또 다른 실시예에 따른 복합형 난수 발생기의 구성을 나타내는 블록도이다.23 is a block diagram showing the configuration of a hybrid random number generator according to another embodiment of the present invention.

도 23을 참조하면, 복합형 난수 발생기(1300)는 복수의 난수 발생부들(1311, 1312, 1313), 복수의 지연소자들(1321, 1322, 1323), 배타적 논리합 게이트(1330) 및 샘플링부(1340)를 포함한다. 복수의 난수 발생부들(1321, 1322, 1323)은 각각 도 1의 난수 발생기(10) 또는 도 14의 난수 발생기(50)를 포함하여 구성될 수 있다. 복수의 난수 발생부들(1311, 1321, 1331)은 엔트로피 소스로서 동작하는 하나 의 능동 소자를 구비하여 인에이블 신호(EN) 및 클럭 신호(CLK)에 기초하여 각각 랜덤 신호들(RS1, RS2, RSn)을 발생한다. 복수의 지연소자들(1321, 1322, 1323)은 각각 랜덤 신호들(RS1, RS2, RSn)을 서로 다른 지연시간만큼 지연시킨다. 배타적 논리합 게이트(1330)는 서로 다른 지연시간만큼 지연된 랜덤 신호들(RS1, RS2, RSn)에 대하여 배타적 논리합 연산을 수행한다. 샘플링부(1340)는 디플립플롭으로 구성되어 샘플링 클럭 신호(SCLK)에 동기되어 배타적 논리합 게이트(1330)의 출력을 샘플링하여 랜덤비트(RB)로 제공한다. 도 23의 복합형 난수 발생기(1300)에서는 복수의 지연소자들(1321, 1322, 1323)을 이용하여 랜덤 신호들(RS1, RS2, RSn)이 배타적 논리합 게이트(1330)에 인가되는 시점을 달리하여 통계적 안정성을 증가시킬 수 있다.Referring to FIG. 23, the hybrid random number generator 1300 includes a plurality of random number generators 1311, 1312, and 1313, a plurality of delay elements 1321, 1322, and 1323, an exclusive OR gate 1330, and a sampling unit ( 1340). The plurality of random number generators 1321, 1322, and 1323 may include the random number generator 10 of FIG. 1 or the random number generator 50 of FIG. 14, respectively. The plurality of random number generators 1311, 1321, and 1331 have one active element that operates as an entropy source and are based on the enable signal EN and the clock signal CLK, respectively, based on the random signals RS1, RS2, and RSn. Will occur). The plurality of delay elements 1321, 1322, and 1323 respectively delay the random signals RS1, RS2, and RSn by different delay times. The exclusive OR gate 1330 performs an exclusive OR operation on the random signals RS1, RS2, and RSn delayed by different delay times. The sampling unit 1340 is configured as a flip-flop and is synchronized with the sampling clock signal SCLK to sample the output of the exclusive OR gate 1330 and provide it as a random bit RB. In the hybrid random number generator 1300 of FIG. 23, the random signals RS1, RS2, and RSn are applied to the exclusive OR gate 1330 using a plurality of delay elements 1321, 1322, and 1323. Increase statistical stability.

도 24는 본 발명의 또 다른 실시예에 따른 복합형 난수 발생기의 구성을 나타내는 블록도이다.24 is a block diagram showing the configuration of a hybrid random number generator according to another embodiment of the present invention.

도 24를 참조하면, 복합형 난수 발생기(1400)는 난수 발생부(1410), 복수의 지연 소자들(1421, 1422, 1423), 배타적 논리합 게이트(1330) 및 샘플링부(1340)를 포함한다. 난수 발생부(1410)는 도 1의 난수 발생기(10) 또는 도 14의 난수 발생기(50)를 포함하여 구성될 수 있다. 난수 발생부(1410)는 엔트로피 소스로서 동작하는 하나의 능동 소자를 구비하여 인에이블 신호(EN) 및 클럭 신호(CLK)에 기초하여 랜덤 신호(RS)를 발생한다. 복수의 지연소자들(1421, 1422, 1423)은 랜덤 신호(Rs)를 서로 다른 지연시간만큼 지연시킨다. 배타적 논리합 게이트(1430)는 서로 다른 지연시간만큼 지연된 랜덤 신호(RS)에 대하여 배타적 논리합 연산을 수행한 다. 샘플링부(1340)는 디플립플롭으로 구성되어 샘플링 클럭 신호(SCLK)에 동기되어 배타적 논리합 게이트(1330)의 출력을 샘플링하여 랜덤비트(RB)로 제공한다. 도 24의 복합형 난수 발생기(1400)에서는 복수의 지연소자들(1421, 1422, 1423)을 이용하여 하나의 랜덤 신호(RS)가 배타적 논리합 게이트(1330)에 인가되는 시점을 달리하여 통계적 안정성을 증가시키고, 전류 소모를 감소시킬 수 있다.Referring to FIG. 24, the hybrid random number generator 1400 includes a random number generator 1410, a plurality of delay elements 1421, 1422, and 1423, an exclusive OR gate 1330, and a sampling unit 1340. The random number generator 1410 may include the random number generator 10 of FIG. 1 or the random number generator 50 of FIG. 14. The random number generator 1410 includes one active element that operates as an entropy source to generate the random signal RS based on the enable signal EN and the clock signal CLK. The plurality of delay elements 1421, 1422, and 1423 delay the random signal Rs by different delay times. The exclusive OR gate 1430 performs an exclusive OR operation on the random signals RS delayed by different delay times. The sampling unit 1340 is configured as a flip-flop and is synchronized with the sampling clock signal SCLK to sample the output of the exclusive OR gate 1330 and provide it as a random bit RB. In the hybrid random number generator 1400 of FIG. 24, statistical stability is improved by using a plurality of delay elements 1421, 1422, and 1423 at different times when one random signal RS is applied to the exclusive OR gate 1330. To increase current consumption.

도 25는 본 발명의 일 실시예에 따른 IC카드를 나타낸다.25 shows an IC card according to an embodiment of the present invention.

본 발명의 실시예들에 따른 난수 발생기가 도 25의 IC카드에 적용될 수 있다.The random number generator according to the embodiments of the present invention may be applied to the IC card of FIG. 25.

도 25를 참조하면, IC카드(1500)는 플라스틱 케이스로 이루어지는 카드(1510)와 이러한 카드(1510)외 내부에 탑재된 원칩의 마이크로 컴퓨터(미도시) 등으로 이루어지는 IC카드용 칩을 구비한다. IC카드(1500)는 IC 카드용 칩의 외부단자에 접속되어 있는 복수의 접점(전극)(102)을 포함한다.Referring to FIG. 25, the IC card 1500 includes a card 1510 made of a plastic case and an IC card chip made of a microchip (not shown) of one chip mounted inside the card 1510. The IC card 1500 includes a plurality of contacts (electrodes) 102 connected to external terminals of the IC card chip.

복수의 접점(102)은, 도 30을 참조하여 후술되는 바와 같이 전원단자(VCC), 접지 단자(VSS), 리셋 입력단자(RES바), 클럭 단자(CLK), 데이터 단자(DATA)를 포함한다. IC카드는 이러한 접점(1520)을 통하여 리더 라이터(미도시)와 같은 외부결합 장치로부터 전원공급을 받고, 또 외부결합 장치와의 사이에서의 데이터의 통신을 행한다.The plurality of contacts 102 include a power supply terminal VCC, a ground terminal VSS, a reset input terminal RES bar, a clock terminal CLK, and a data terminal DATA as described below with reference to FIG. 30. do. The IC card receives power from an external coupling device such as a reader / writer (not shown) through this contact point 1520 and communicates data with the external coupling device.

도 26은 도 25의 IC카드에 탑재되는 IC카드용 칩의 구성을 나타내는 블록도이다.FIG. 26 is a block diagram showing the configuration of an IC card chip mounted on the IC card of FIG.

도 26을 참조하면, IC 카드용 칩(1600)은 중앙처리장치(CPU, 1610), 입출력 포트(1620), ROM(1640), RAM(1650), EEPROM(1660)과 같은 기억장치 및 암호화 및 부호처리의 연산을 수행하는 코프로세서(coprocessor, 1670)를 포함한다. 클럭 생성기(1680)는 외부결합장치(미도시)로부터 도 26의 접점(1520)을 통하여 외부 클럭 신호(CLK)을 수신하고, 수신된 외부 클럭 신호(CLK)에 동기되어 시스템 클럭 신호(CLKS)를 생성하여 칩 내부에 공급한다.Referring to FIG. 26, an IC card chip 1600 may include a memory and an encryption device such as a central processing unit (CPU) 1610, an input / output port 1620, a ROM 1640, a RAM 1650, an EEPROM 1660, and the like. A coprocessor 1670 performs an operation of sign processing. The clock generator 1680 receives the external clock signal CLK from the external coupling device (not shown) through the contact point 1520 of FIG. 26, and synchronizes with the received external clock signal CLK in response to the system clock signal CLKS. Produce it and feed it into the chip.

CPU(1610)는 논리 연산이나 산술 연산등을 수행하고, 시스템 컨트롤 로직(SCL), 난수 발생기(1611)를 구비하는 시큐리티 로직(SL) 및 타이머(1630) 등을 제어한다. ROM(1640), RAM(1650), EEPROM(1660)과 같은 기억장치는 프로그램이나 데이터를 저장한다. 입출력 포트(1620)는 외부결합장치와 통신을 수행한다. 데이터 버스(DBL)와 어드레스 버스(ABL)는 각 장치들을 서로 연결한다.The CPU 1610 performs logical operations, arithmetic operations, and the like, and controls system control logic SCL, security logic SL having a random number generator 1611, a timer 1630, and the like. Storage devices such as the ROM 1640, the RAM 1650, and the EEPROM 1660 store programs and data. The input / output port 1620 communicates with an external coupling device. The data bus DBL and the address bus ABL connect each device with each other.

도 27은 본 발명의 일 실시예에 따른 비접촉 IC카드를 나타낸다.27 shows a contactless IC card according to an embodiment of the present invention.

도 27에는 비접촉 IC카드(1700)와 외부장치로서 설치되는 리드/라이트 장치의 코일(안테나, 1761, 1762)도 함께 도시되어 있다.FIG. 27 also shows a contactless IC card 1700 and coils (antennas 1761 and 1762) of a read / write device installed as an external device.

도 27을 참조하면, 비접촉 IC카(1700)드는, 특별히 제한되는 것은 아니지만, 소위 밀착ㅇ형의 비접촉 IC카드로 하고, 예컨대 동박 등을 이용해서 카드면 위로 코일 모양으로 형성되는 수전(受電) 코일(카드측 안테나, 1762)과, 소정의 배선층을 통해서 수전 코일(1762)에 결합되는 LSI(1701)를 갖춘다. 이 LSI(1701)는 4개의 다이오드가 브리지 결합되어서 구성되는 정류 회로(1763)와, 정류회로(1763)의 정류전압을 평활화하는 평활 콘덴서(1764)와, 안정화 전원회로(1750)에 의해 논리회로(1731) 및 불휘발성 메모리(1733) 등을 포함하는 내부회로(1730)의 동작 전 압(VDD)이 형성된다. 상기 정류회로(1763)에 병렬로 클럭 발생 회로(1710), 데이터 수신 회로(1721) 및 데이터 송신 회로(1723)가 설치된다.Referring to Fig. 27, the non-contact IC card 1700 is not particularly limited, but is a so-called close contact type non-contact IC card, for example, a power receiving coil formed in a coil shape on the card surface by using copper foil or the like. (Card side antenna 1762) and an LSI 1701 coupled to the power receiving coil 1762 through a predetermined wiring layer. The LSI 1701 comprises a rectifier circuit 1763 composed of four diodes bridged together, a smoothing capacitor 1764 for smoothing the rectified voltage of the rectifier circuit 1763, and a logic circuit by a stabilizing power supply circuit 1750. An operating voltage VDD of the internal circuit 1730 including the 1731, the nonvolatile memory 1735, and the like is formed. The clock generating circuit 1710, the data receiving circuit 1721, and the data transmitting circuit 1723 are provided in parallel with the rectifying circuit 1763.

상기 다이오드 브릿지 회로로 이루어지는 정류회로(1763)는, 리드 라이트 장치의 송전 코일(안테나, 1761))과의 전자결합에 의해 비접촉 IC카드(1700)의 수전 코일(1762)에 전력원인으로서 전달되는 교류 신호 즉 커리어를 정류하고, 상기 평활 콘덴서(1763)에서 평활한 전압을 안정화 전원에 의해 직류전원전압(VDD)을 생성하고, LSI(1701)의 각 기능 블록에 동작 전원으로서 공급한다. 파워 온-리셋(power-on-reset, 1740) 회로는, 전원전압(VDD)의 발생을 검출하고, 즉, 리드ㅇ라이트 장치와의 결합을 검출하고, 데이터의 수신이나 송신을 정상적으로 하도록 하기 때문에, 논리회로(1731)의 레지스터나 래치회로 등을 리셋 시킨다. 데이터 수신 회로(1721)는, 리드ㅇ라이트 장치로부터 예컨대 커리어를 주파수 변조함에 의해 전송되는 데이터를 수신복조(複調)하고, 내부입력 데이터로서 LSI(1701)의 내부회로에 전달한다. 내부회로에서 형성된 출력 데이터는, 데이터 송신 회로에 의해 커리어를 주파수 변조해서 리드ㅇ라이트 장치로 전송한다.The rectifier circuit 1763 comprising the diode bridge circuit is an alternating current delivered as a power source to the power receiving coil 1762 of the non-contact IC card 1700 by electromagnetic coupling with the power transmission coil (antenna 1761) of the lead light device. A signal, that is, a career, is rectified, and a smooth voltage is generated by the smoothing capacitor 1763 to generate a DC power supply voltage VDD by a stabilized power supply, and is supplied to each functional block of the LSI 1701 as an operating power supply. The power-on-reset circuit 1740 detects the occurrence of the power supply voltage VDD, i.e., detects the coupling with the read / write device, and allows the reception and transmission of data normally. The register, latch circuit, etc. of the logic circuit 1731 are reset. The data receiving circuit 1721 receives and demodulates data transmitted from the read / write device by, for example, frequency-modulating a career, and transmits the demodulated data to the internal circuit of the LSI 1701 as internal input data. The output data formed in the internal circuit is frequency-modulated by the data transmission circuit and transmitted to the read / write device.

상기와 같은 내부회로(논리회로, 1731)와 데이터 수신 회로(1721) 및 데이터 송신 회로(1723)에서는, 상기 동작 전압(VDD)의 이외에, 동작 시퀸스 제어나 신호의 수신이나 송신 때문에 클럭 신호를 필요로 한다. 이 실시예에서는, 클럭 발생 회로(1710)에 의해 상기교류 신호를 펄스 신호로 해서 클록 신호를 생성한다. 논리회로(1731)는 난수발생기(1732)를 구비하고 있으며, 외부와의 데이터 송신이나 데이터 수신에 이러한 난수를 이용할 수 있다.In the internal circuit (logic circuit 1731), the data receiving circuit 1721 and the data transmitting circuit 1723 as described above, a clock signal is required for the operation sequence control and the reception or transmission of the signal in addition to the operation voltage VDD. Shall be. In this embodiment, the clock generation circuit 1710 generates a clock signal using the alternating signal as a pulse signal. The logic circuit 1731 includes a random number generator 1732, and such random numbers can be used for data transmission or data reception with the outside.

상기 비접촉 IC카드(1700)에서는, 직류전원전압(VDD)의 전류공급 능력이 작기 때문에, 난수발생기(1732)의 소비 전력도 작은 것이 바람직하다. 도 27의 난수발생기(1732는, 단위회로를 순차적으로 동작시킬 것이기 때문에 소비 전류를 감소시킬 수 있다.In the non-contact IC card 1700, since the current supply capability of the DC power supply voltage VDD is small, the power consumption of the random number generator 1732 is also preferably small. The random number generator 1732 of FIG. 27 can reduce the current consumption because the unit circuits will be operated sequentially.

본 발명의 실시예들에 따른 난수 발생기는 엔트로피 소스로서 동작하는 하나의 능동 소자만을 포함하여 구성되므로 공정 변화에 따른 트랜지스터들의 미스매치에 따른 영향을 감소시킬 수 있고, 처리량을 증가시킬 수 있으며, 전력 소모를 감소시킬 수 있다. 따라서 본 발명의 실시예들에 따른 난수 발생기는 모바일 장치나 휴대용 장치에 폭넓게 채용되어 기기의 보안성을 증가시킬 수 있다.Since the random number generator according to the embodiments of the present invention includes only one active element operating as an entropy source, it is possible to reduce the influence of mismatches of transistors due to process changes, increase throughput, and increase power. Can reduce consumption. Therefore, the random number generator according to the embodiments of the present invention can be widely employed in a mobile device or a portable device to increase the security of the device.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, the present invention has been described with reference to a preferred embodiment of the present invention, but those skilled in the art may vary the present invention without departing from the spirit and scope of the present invention as set forth in the claims below. It will be understood that modifications and changes can be made.

도 1은 본 발명의 일 실시예에 따른 난수 발생기를 나타내는 블록도이다.1 is a block diagram illustrating a random number generator according to an exemplary embodiment of the present invention.

도 2는 본 발명의 일 실시예에 따른 도 1의 난수 발생기를 나타내는 회로도이다.2 is a circuit diagram illustrating the random number generator of FIG. 1 in accordance with an embodiment of the present invention.

도 3은 본 발명의 다른 실시예에 따른 도 1의 난수 발생기를 나타내는 회로도이다.3 is a circuit diagram illustrating the random number generator of FIG. 1 in accordance with another embodiment of the present invention.

도 4는 제1 제어 클럭 신호가 제1 레벨일 때 인버터의 연결관계를 나타낸다.4 illustrates a connection relationship between inverters when the first control clock signal is at a first level.

도 5는 도 3의 난수 발생기에서 입출력되는 신호들을 나타낸다.5 illustrates signals input and output from the random number generator of FIG. 3.

도 6은 도 3의 난수 발생기에서 제공되는 출력 신호를 설명하기 위한 도면이다.FIG. 6 is a diagram for describing an output signal provided by the random number generator of FIG. 3.

도 7은 본 발명의 또 다른 실시예에 따른 도 1의 난수 발생기를 나타내는 회로도이다.7 is a circuit diagram illustrating the random number generator of FIG. 1 according to another exemplary embodiment of the present invention.

도 8은 본 발명의 또 다른 실시예에 따른 도 1의 난수 발생기를 나타내는 회로도이다.8 is a circuit diagram illustrating the random number generator of FIG. 1 according to another embodiment of the present invention.

도 9는 본 발명의 또 다른 실시예에 따른 도 1의 난수 발생기를 나타내는 회로도이다.9 is a circuit diagram illustrating the random number generator of FIG. 1 according to another embodiment of the present invention.

도 10은 본 발명의 또 다른 실시예에 따른 도 1의 난수 발생기를 나타내는 회로도이다.10 is a circuit diagram illustrating the random number generator of FIG. 1 according to another exemplary embodiment of the present invention.

도 11은 본 발명의 또 다른 실시예에 따른 도 1의 난수 발생기를 나타내는 회로도이다.11 is a circuit diagram illustrating the random number generator of FIG. 1 according to another exemplary embodiment of the present invention.

도 12는 본 발명의 또 다른 실시예에 따른 도 1의 난수 발생기를 나타내는 회로도이다.12 is a circuit diagram illustrating the random number generator of FIG. 1 according to another exemplary embodiment of the present invention.

도 13은 본 발명의 또 다른 실시예에 따른 도 1의 난수 발생기를 나타내는 회로도이다.FIG. 13 is a circuit diagram illustrating the random number generator of FIG. 1, according to another exemplary embodiment.

도 14는 본 발명의 일 실시예에 따른 난수 발생기를 나타내는 블록도이다.14 is a block diagram illustrating a random number generator according to an embodiment of the present invention.

도 15 본 발명의 일 실시예에 따른 도 14의 난수 발생기를 나타내는 회로도이다.FIG. 15 is a circuit diagram illustrating the random number generator of FIG. 14, according to an exemplary embodiment.

도 16은 도 15의 난수 발생기의 신호들을 나타내는 도면이다.FIG. 16 is a diagram illustrating signals of the random number generator of FIG. 15.

도 17은 본 발명의 다른 실시예에 따른 도 14의 난수 발생기를 나타내는 회로도이다.17 is a circuit diagram illustrating the random number generator of FIG. 14 according to another exemplary embodiment of the present invention.

도 18은 본 발명의 또 다른 실시예에 따른 도 14의 난수 발생기를 나타내는 회로도이다.FIG. 18 is a circuit diagram illustrating the random number generator of FIG. 14, according to another exemplary embodiment.

도 19는 본 발명의 또 다른 실시예에 따른 도 14의 난수 발생기를 나타내는 회로도이다.FIG. 19 is a circuit diagram illustrating the random number generator of FIG. 14, according to another exemplary embodiment.

도 20은 본 발명의 또 다른 실시예에 따른 도 14의 난수 발생기를 나타내는 회로도이다.FIG. 20 is a circuit diagram illustrating the random number generator of FIG. 14, according to another exemplary embodiment.

도 21은 본 발명의 일 실시예에 따른 복합형 난수 발생기의 구성을 나타내는 블록도이다.21 is a block diagram showing the configuration of a hybrid random number generator according to an embodiment of the present invention.

도 22는 본 발명의 다른 실시예에 따른 복합형 난수 발생기의 구성을 나타내는 블록도이다.22 is a block diagram showing the configuration of a hybrid random number generator according to another embodiment of the present invention.

도 23은 본 발명의 또 다른 실시예에 따른 복합형 난수 발생기의 구성을 나타내는 블록도이다.23 is a block diagram showing the configuration of a hybrid random number generator according to another embodiment of the present invention.

도 24는 본 발명의 또 다른 실시예에 따른 복합형 난수 발생기의 구성을 나타내는 블록도이다.24 is a block diagram showing the configuration of a hybrid random number generator according to another embodiment of the present invention.

도 25는 본 발명의 일 실시예에 따른 IC카드를 나타낸다.25 shows an IC card according to an embodiment of the present invention.

도 26은 도 25의 IC카드에 탑재되는 IC카드용 칩의 구성을 나타내는 블록도이다.FIG. 26 is a block diagram showing the configuration of an IC card chip mounted on the IC card of FIG.

도 27은 본 발명의 일 실시예에 따른 비접촉 IC카드를 나타낸다.27 shows a contactless IC card according to an embodiment of the present invention.

Claims (19)

엔트로피(entrophy) 소스(source)로서 동작하는 하나의 능동소자를 포함하여, 제1 제어 클럭 신호의 제1 레벨에서는 메타스테이블(meta-stable) 상태로 수렴하고, 상기 제1 제어 클럭 신호의 제2 레벨에서는 발진하는 출력 신호를 제공하는 출력 신호 제공부;A single active element that acts as an entrophy source, converges to a meta-stable state at a first level of the first control clock signal, and generates a first of the first control clock signal. An output signal providing unit providing an oscillating output signal at two levels; 제2 제어 클럭 신호에 동기되어 상기 발진하는 출력신호를 샘플링하여 랜덤 비트로 제공하는 샘플링부; 및A sampling unit configured to sample the oscillating output signal in synchronization with a second control clock signal and provide random bits; And 상기 제1 제어 클럭 신호와 상기 제2 제어 클럭 신호를 생성하는 제어 클럭 생성부를 포함하는 난수 발생기.A random number generator comprising a control clock generator for generating the first control clock signal and the second control clock signal. 제1항 있에서, 상기 출력 신호 제공부는,The method of claim 1, wherein the output signal providing unit, 상기 제1 제어 클럭 신호의 논리 레벨이 따라 상기 하나의 능동 소자의 입력을 수렴 경로 또는 발진 경로 중 하나로 연결하는 스위칭 소자; 및A switching element connecting an input of the one active element to one of a convergence path and an oscillation path according to a logic level of the first control clock signal; And 상기 하나의 능동 소자의 출력과 연결되고, 캐스케이드 연결되는 복수의 수동 지연 소자들을 구비하는 수동 지연부를 포함하는 것을 특징으로 하는 난수 발생기.And a passive delay unit coupled to the output of the one active element and having a plurality of passive delay elements cascaded thereto. 제2항에 있어서, The method of claim 2, 상기 스위칭 소자는 상기 제1 제어 클럭 신호의 제1 레벨에서는 상기 하나의 능동 소자가 피드백 루프를 구성하여 상기 메타 스테이블 상태로 수렴하는 출력 신호를 제공하도록 하고, 상기 제1 제어 클럭 신호의 제2 레벨에서는 상기 하나의 능동 소자와 상기 수동 지연부가 링 오실레이터를 구성하여 상기 메타 스테이블 상태의 전압에 대하여 발진 동작을 수행하여 상기 발진하는 출력 신호를 제공하도록 하는 것을 특징으로 하는 난수 발생기.The switching element causes the one active element to form an feedback loop at the first level of the first control clock signal to provide an output signal that converges to the metastable state, and the second of the first control clock signal. At the level, the one active element and the passive delay unit constitute a ring oscillator to perform an oscillation operation on the voltage in the metastable state to provide the oscillating output signal. 제2항에 있어서, 상기 하나의 능동 소자는 인버터, 낸드 게이트, 노어 게이트 중 하나인 것을 특징으로 하는 난수 발생기.The random number generator of claim 2, wherein the one active element is one of an inverter, a NAND gate, and a NOR gate. 제2항에 있어서, 상기 스위칭 소자는 3단자 스위치 또는 상기 제1 제어 클럭 신호를 제어 단자로 수신하는 멀티플렉서인 것을 특징으로 하는 난수 발생기.The random number generator of claim 2, wherein the switching element is a three-terminal switch or a multiplexer for receiving the first control clock signal to a control terminal. 제2항에 있어서, 상기 복수의 수동 지연 소자들 각각은The method of claim 2, wherein each of the plurality of passive delay elements 전원 전압과 연결되는 피모스 커패시터; 및A PMOS capacitor connected to the power supply voltage; And 접지 전압과 연결되고 연결노드에서 상기 피모스 커패시터에 연결되는 엔모스 커패시터를 포함하는 것을 특징으로 하는 난수 발생기.And a NMOS capacitor connected to the ground voltage and connected to the PMOS capacitor at a connection node. 제6항에 있어서, 상기 복수의 수동 지연 소자들 각각은The method of claim 6, wherein each of the plurality of passive delay elements 상기 연결노드에서 상기 피모스 커패시터와 상기 엔모스 커패시터에 연결되는 트랜스미션 게이트를 더 포함하는 것을 특징으로 하는 난수 발생기.And a transmission gate connected to the PMOS capacitor and the NMOS capacitor at the connection node. 제6항에 있어서, 상기 복수의 수동 지연 소자들 각각은,The method of claim 6, wherein each of the plurality of passive delay elements, 상기 연결노드에서 상기 피모스 커패시터와 상기 엔모스 커패시터에 연결되고, 두 입력 단자에 동일한 입력이 인가되는 멀티플렉서를 더 포함하는 것을 특징으로 하는 난수 발생기.And a multiplexer connected to the PMOS capacitor and the NMOS capacitor at the connection node and having a same input applied to two input terminals. 제2항에 있어서, 상기 복수의 수동 지연 소자들 각각은,The method of claim 2, wherein each of the plurality of passive delay elements, 두 입력 단자에 동일한 입력이 인가되는 멀티플렉서를 포함하는 것을 특징으로 하는 난수 발생기.A random number generator comprising a multiplexer to which the same input is applied to two input terminals. 제9항에 있어서, 상기 복수의 수동 지연 소자들 각각은The method of claim 9, wherein each of the plurality of passive delay elements 상기 멀티플렉서의 출력과 접지 전압 사이에 연결되는 커패시터를 더 포함하는 것을 특징으로 하는 난수 발생기.And a capacitor coupled between the output of the multiplexer and a ground voltage. 제1항에 있어서, 상기 제어 클럭 생성부는,The method of claim 1, wherein the control clock generator, 상기 제1 제어 클럭 신호를 생성하는 클럭 생성기; 및A clock generator for generating the first control clock signal; And 상기 제1 제어 클럭 신호를 지연시켜 상기 제2 제어 클럭 신호로 제공하는 지연 소자를 포함하는 것을 특징으로 하는 난수 발생기.And a delay element that delays the first control clock signal and provides the second control clock signal as the second control clock signal. 엔트로피(entrophy) 소스(source)로서 동작하는 하나의 능동소자를 포함하 여, 제어 클럭 신호의 제1 레벨에서는 메타스테이블(meta-stable) 상태로 수렴하고, 상기 제어 클럭 신호의 제2 레벨에서는 지연 제어 신호에 의하여 주파수가 가변되는 발진하는 출력 신호를 제공하는 출력 신호 제공부;Including a single active element operating as an entrophy source, it converges to a meta-stable state at the first level of the control clock signal, and at a second level of the control clock signal. An output signal providing unit for providing an oscillating output signal whose frequency is changed by a delay control signal; 상기 제어 클럭 신호에 기초하여 상기 지연 제어 신호를 제공하는 지연 제어부;A delay controller configured to provide the delay control signal based on the control clock signal; 상기 제어 클럭 신호에 응답하여 상기 발진하는 출력신호를 샘플링하여 랜덤 비트로 제공하는 샘플링부; 및A sampling unit for sampling the oscillating output signal in response to the control clock signal and providing the random signal as a random bit; And 상기 제어 클럭 신호를 생성하는 제어 클럭 생성기를 포함하는 난수 발생기.A random number generator comprising a control clock generator for generating the control clock signal. 제12항에 있어서, 상기 출력 신호 제공부는,The method of claim 12, wherein the output signal providing unit, 상기 제1 제어 클럭 신호의 제1 레벨에서는 상기 하나의 능동 소자의 입력을 수렴 경로로 연결하고 상기 제1 제어 클럭 신호의 제2 레벨에서는 상기 하나의 능동 소자의 입력을 발진 경로로 연결하는 스위칭 소자; 및A switching element for connecting the input of the one active element to the converging path at the first level of the first control clock signal, and the input of the one active element to the oscillation path at the second level of the first control clock signal ; And 상기 제1 제어 클럭 신호의 제2 레벨에서 상기 지연 제어 신호에 응답하여 상기 발진하는 출력 신호의 주파수를 결정하는 복수의 수동 지연 소자들을 구비하는 가변 수동 지연부를 더 포함하는 것을 특징으로 하는 난수 발생기.And a variable passive delay unit having a plurality of passive delay elements for determining a frequency of the oscillating output signal in response to the delay control signal at a second level of the first control clock signal. 제12항에 있어서, 상기 지연 제어부는The method of claim 12, wherein the delay control unit 상기 제어 클럭을 분주하는 분주기;A divider for dividing the control clock; 상기 분주된 제어 클럭 신호를 카운팅하는 카운터; 및A counter counting the divided control clock signal; And 상기 카운터의 출력을 디코딩하여 상기 분주 제어 신호로서 상기 출력 신호 제공부에 제공하는 디코더를 포함하는 것을 특징으로 하는 난수 발생기.And a decoder which decodes the output of the counter and provides the output signal providing unit as the division control signal. 제12항에 있어서, 상기 지연 제어부는The method of claim 12, wherein the delay control unit 상기 제어 클럭을 분주하는 분주기;A divider for dividing the control clock; 상기 분주된 제어 클럭 신호에 대하여 선형 피드백 시프팅 동작을 수행하는 선형 피드백 시프트 레지스터(linear feedback shift register, LFSR); 및A linear feedback shift register (LFSR) for performing a linear feedback shifting operation on the divided control clock signal; And 상기 선형 피드백 시프트 레지스터의 출력을 디코딩하여 상기 분주 제어 신호로서 상기 출력 신호 제공부에 제공하는 디코더를 포함하는 것을 특징으로 하는 난수 발생기.And a decoder which decodes the output of the linear feedback shift register and provides the output signal providing unit as the division control signal. 제12항에 있어서, 상기 샘플링부는,The method of claim 12, wherein the sampling unit, 상기 제어 클럭을 분주하는 분주기;A divider for dividing the control clock; 상기 분주된 클럭 신호에 동기되어 상기 발진하는 출력 신호를 지연시키는 디-플립플롭;A de-flip-flop for delaying the oscillating output signal in synchronization with the divided clock signal; 상기 분주된 클럭 신호에 동기되어 상기 디-플립플롭의 출력을 순차적으로 저장하고 출력하는 시프트 레지스터; 및A shift register configured to sequentially store and output an output of the de-flip flop in synchronization with the divided clock signal; And 상기 시프트 레지스터의 출력을 배타적 논리합 연산하여 상기 랜덤 비트로 제공하는 배타적 논리합 게이트를 포함하는 것을 특징으로 하는 난수 발생기.And an exclusive OR gate for performing an exclusive OR operation on the output of the shift register to provide the random bit. 클럭 신호에 응답하여 랜덤 신호들을 각각 생성하는 복수의 난수 발생부들;A plurality of random number generators each generating random signals in response to a clock signal; 상기 랜덤 신호들을 배타적 논리합 연산하는 배타적 논리합 게이트; 및An exclusive OR gate for performing an exclusive OR operation on the random signals; And 샘플링 클럭 신호에 응답하여 상기 배타적 논리합 게이트의 출력을 샘플링하여 랜덤 비트로 제공하는 샘플링부를 포함하고,A sampling unit configured to sample an output of the exclusive OR gate in response to a sampling clock signal and provide the random logic gate in random bits; 상기 난수 발생부들 각각은Each of the random number generator 엔트로피(entropy) 소스(source)로서 동작하는 하나의 능동소자를 포함하여, 상기 클럭 신호에 기초한 제1 제어 클럭 신호의 제1 레벨에서는 메타스테이블(meta-stable) 상태로 수렴하고, 상기 제1 제어 클럭 신호의 제2 레벨에서는 발진하는 출력 신호를 제공하는 출력 신호 제공부;A single active element operating as an entropy source, converging to a meta-stable state at a first level of a first control clock signal based on the clock signal, An output signal providing unit providing an oscillating output signal at a second level of the control clock signal; 상기 클럭 신호에 기초한 제2 제어 클럭 신호에 동기되어 상기 발진하는 출력신호를 샘플링하여 랜덤 신호로 제공하는 샘플링부; 및A sampling unit for sampling the oscillating output signal in synchronization with a second control clock signal based on the clock signal and providing the random signal as a random signal; And 상기 제1 제어 클럭 신호와 상기 제2 제어 클럭 신호를 생성하는 제어 클럭 생성부를 포함하는 복합형 난수 발생기.And a control clock generator configured to generate the first control clock signal and the second control clock signal. 제17항에 있어서, 상기 난수 발생부들 각각은 서로 다른 시점에서 인에블되는 것을 특징으로 복합형 난수 발생기.18. The hybrid random number generator of claim 17, wherein each of the random number generators is enabled at different points in time. 제17항에 있어서, 상기 난수 발생부들 각각은 서로 동시에 인에이블되고 상기 각각의 랜덤 신호들이 서로 다른 시점에서 상기 배타적 논리합 게이트에 제공되는 것을 특징으로 하는 복합형 난수 발생기 회로.18. The hybrid random number generator circuit of claim 17, wherein each of the random number generators is enabled at the same time and the respective random signals are provided to the exclusive OR gate at different points in time.
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