KR20110055975A - 재형상 웨이퍼 레벨 패키지 및 그 제조방법 - Google Patents

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KR20110055975A
KR20110055975A KR1020090112623A KR20090112623A KR20110055975A KR 20110055975 A KR20110055975 A KR 20110055975A KR 1020090112623 A KR1020090112623 A KR 1020090112623A KR 20090112623 A KR20090112623 A KR 20090112623A KR 20110055975 A KR20110055975 A KR 20110055975A
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Abstract

본 발명에 따른 재형상 웨이퍼 레벨 패키지는 일면 및 상기 일면에 대향하는 타면을 갖고, 상기 일면에 다수의 칩 부착영역을 구비한 몰드부; 상기 몰드부의 일면에 배치되며 상기 칩 부착영역들 사이의 경계부에 형성된 칩 시프트 방지패턴; 및 상기 칩 부착영역들에 각각 대응하도록 상기 칩 시프트 방지패턴을 포함한 몰드부 내에 삽입되어, 상기 몰드부 및 칩 시프트 방지패턴과 접하면서 상기 몰드부의 일면으로 본딩패드들이 노출되도록 배치된 다수의 반도체 칩;을 포함하는 것을 특징으로 한다.

Description

재형상 웨이퍼 레벨 패키지 및 그 제조방법{RECONFIGURED WAFER LEVEL PACKAGE AND METHOD FOR FABRICATING THEREOF}
본 발명은 재형상 웨이퍼 레벨 패키지 및 그 제조방법에 관한 것으로, 보다 상세하게는 임베디드 타입의 재형상 웨이퍼 레벨 패키지 및 그 제조방법에 관한 것이다.
일반적인 반도체 패키지는 웨이퍼를 먼저 스크라이브 라인을 따라 절단하여 개개의 반도체 칩으로 분리한 후, 개개의 반도체 칩별로 여러 가지 패키징 공정을 수행하는 것을 통해 제조해 왔다.
그러나, 이러한 반도체 패키지는 개개의 반도체 칩별로 많은 단위 공정이 실시되어야 하기 때문에, 하나의 웨이퍼에서 제조되는 반도체 칩들을 고려할 때, 공정수가 너무 많아진다는 문제점을 안고 있다.
최근에는 웨이퍼를 먼저 절단하지 않고 웨이퍼 상태에서 패키징 공정을 우선적으로 실시한 후, 최종적으로 스크라이브 라인을 따라 절단하여 패키지를 제조하는 방안이 제시되었는바, 이를 일컬어 웨이퍼 레벨 칩 스케일 패키지(이하에서는 웨이퍼 레벨 패키지라 약칭함.)라 한다.
이러한 웨이퍼 레벨 패키지는 기판을 사용하지 않으므로, 전기적 신호 경로가 짧아져 동작 속도를 향상시킬 수 있고, 반도체 칩의 크기와 동일한 작은 패키지를 제작하는 것이 가능한 장점 등이 있다.
그러나, 웨이퍼 레벨에서 패키징 공정이 진행되기 때문에 패키지의 외부접속단자가 반도체 칩의 크기 내에 배치되어야 하는 제약이 있다. 따라서, 패키지의 외부접속단자의 배치가 반도체 칩의 크기보다 클 경우에는 웨이퍼 레벨 패키지를 적용하는 것이 불가능하다는 단점이 있다.
이러한 단점을 보완하기 위하여 임베디드 타입(embedded type)의 웨이퍼 레벨 패키지가 제안된바 있다. 임베디드 타입의 웨이퍼 레벨 패키지는 양품의 반도체 칩만을 선별하여 임시 웨이퍼 또는 임시 테이프 상에 재배치한 후 웨이퍼 레벨에서 몰딩을 수행하여 제작한 패키지를 말한다.
이때, 임베디드 타입의 웨이퍼 레벨 패키지는 반도체 칩의 크기보다 큰 패키지에서 외부접속단자를 배치하는 것이 가능한 팬-아웃(fan-out) 형태의 웨이퍼 레벨 패키지를 제작하는 것을 가능하게 한다.
일반적으로, 임베디드 타입의 웨이퍼 레벨 패키지를 제작하기 위해서는 임시 웨이퍼 또는 임시 테이프 상에 양품의 반도체 칩을 선별하여 재배치한 후, 봉지제를 도포하고 경화하여 몰드부를 형성한다.
그러나, 몰드부와 임시 웨이퍼 간의 열팽창 계수 차이와, 봉지제를 도포하고 경화하는 과정에서 발생하는 몰드부의 수축에 의해 임시 웨이퍼가 뒤틀리는 변형을 유발한다. 이러한 임시 웨이퍼의 변형시, 임시 웨이퍼 상에 재배치된 반도체 칩들 이 함께 이동하게 되는 결과를 초래한다.
이러한 반도체 칩들의 위치 변화는 후속 공정을 불가능하게 하여 생산 수율을 급격히 저해하는 문제를 유발한다. 이러한 이유로, 임베디드 타입의 웨이퍼 레벨 패키지를 제작하는 데 어려움이 따르고 있다.
본 발명은 캐리어층 상에 재배치된 반도체 칩들의 위치 변동을 방지할 수 있는 임베디드 타입의 재형상 웨이퍼 레벨 패키지 및 그 제조방법을 제공한다.
본 발명의 실시예에 따른 재형상 웨이퍼 레벨 패키지는 일면 및 상기 일면에 대향하는 타면을 갖고, 상기 일면에 다수의 칩 부착영역을 구비한 몰드부; 상기 몰드부의 일면에 배치되며 상기 칩 부착영역들 사이의 경계부에 형성된 칩 시프트 방지패턴; 및 상기 칩 부착영역들에 각각 대응하도록 상기 칩 시프트 방지패턴을 포함한 몰드부 내에 삽입되어, 상기 몰드부 및 칩 시프트 방지패턴과 접하면서 상기 몰드부의 일면으로 본딩패드들이 노출되도록 배치된 다수의 반도체 칩;을 포함하는 것을 특징으로 한다.
상기 칩 시프트 방지패턴은 매트릭스 형상으로 형성된 것을 특징으로 한다.
상기 칩 시프트 방지패턴은 비전도성 물질로 형성된 것을 특징으로 한다.
상기 칩 시프트 방지패턴은 실리콘으로 형성된 것을 특징으로 한다.
상기 노출된 각 반도체 칩의 본딩패드에 전기적으로 연결되도록 형성된 볼랜드를 포함한 재배선을 더 포함하는 것을 특징으로 한다.
본 발명의 실시예에 따른 재형상 웨이퍼 레벨 패키지의 제조방법은 다수의 칩 부착영역을 갖는 캐리어층 상에 상기 칩 부착영역들 사이의 경계부에 칩 시프트 방지패턴을 형성하는 단계; 상기 칩 시프트 방지패턴이 형성된 캐리어층의 각 칩 부착영역 상에 상기 캐리어층 및 칩 시프트 방지패턴과 접하면서 본딩패드들이 상기 캐리어층과 마주보도록 다수의 반도체 칩을 부착하는 단계; 상기 다수의 반도체 칩을 포함한 캐리어층 상에 몰드부를 형성하는 단계; 및 상기 각 반도체 칩과 상기 칩 시프트 방지패턴이 노출되도록 상기 캐리어층을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 칩 시프트 방지패턴은 매트릭스 형상으로 형성하는 것을 특징으로 한다.
상기 칩 시프트 방지패턴은 비전도성 물질로 형성하는 것을 특징으로 한다.
상기 칩 시프트 방지패턴은 실리콘으로 형성하는 것을 특징으로 한다.
상기 캐리어층을 제거하는 단계 후, 상기 노출된 각 본딩패드에 전기적으로 연결된 볼랜드를 포함한 재배선을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 캐리어층 상에 재배치된 반도체 칩들 사이에 칩 시프트 방지패턴을 형성하는 것을 통해 몰드부의 수축에 따른 반도체 칩들의 유동을 방지할 수 있다.
또한, 본 발명은 캐리어층 상에 양품의 반도체 칩들을 선별하여 재배치한 상태에서 공정이 진행되므로, 팬-아웃 형태를 구현할 수 있는 임베디드 타입의 재형상 웨이퍼 레벨 패키지를 제작할 수 있다.
(실시예)
이하, 본 발명의 바람직한 실시예에 따른 임베디드 타입의 재형상 웨이퍼 레벨 패키지 및 그 제조방법에 대해 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 임베디드 타입의 재형상 웨이퍼 레벨 패키지를 나타낸 단면도이다.
도시한 바와 같이, 본 발명의 실시예에 따른 재형상 웨이퍼 레벨 패키지(105)는 몰드부(170)와, 상기 몰드부(170) 내에 형성된 칩 시프트 방지패턴(130)과, 상기 몰드부(170) 내에 삽입되어 몰드부(170) 및 칩 시프트 방지패턴(130)과 접하는 다수의 반도체 칩(150)을 포함한다.
몰드부(170)는 일면(170a) 및 상기 일면(170a)에 대향하는 타면(170b)을 갖고, 다수의 칩 부착영역(A)을 구비한다. 몰드부(170)는 일 예로 EMC(epoxy molding compound)를 포함할 수 있다.
칩 시프트 방지패턴(130)은 몰드부(170)의 일면(170a) 내에 상기 칩 부착영역(A)들 사이의 경계부에 형성하는 것이 바람직하다.
다수의 반도체 칩(150)은 상면에 구비된 본딩패드(112)들을 포함한다. 이때, 본딩패드(112)들을 구비한 다수의 반도체 칩(150)은 칩 부착영역(A)들에 각각 대응하도록 칩 시프트 방지패턴(130)을 포함한 몰드부(170) 내에 삽입된다. 다수의 반도체 칩(150)은 몰드부(170) 및 칩 시프트 방지패턴(130)과 접하면서, 몰드부(170)의 일면(170a)으로 본딩패드(112)들이 노출되도록 배치한다.
한편, 다수의 반도체 칩(150)의 본딩패드(112)들에 전기적으로 연결되도록 형성된 볼랜드(124)를 구비한 재배선(126)을 더 포함한다. 반도체 칩(150)들을 포함한 몰드부(170)와 볼랜드(124)를 구비한 재배선(126) 사이에는 절연층(145)이 더 형성될 수 있다.
미설명한 도면번호 134는 솔더 마스크이다. 솔더 마스크(134)는 볼랜드(124)를 제외한 재배선(126)의 전면을 가리도록 형성하는 것이 바람직하다.
또한, 볼랜드(124)에 부착된 외부접속단자(190)를 더 포함할 수 있다. 외부접속단자(190)는 일 예로 솔더볼을 포함할 수 있다. 외부접속단자(190)는 다수의 반도체 칩(150)의 외측에 배치되는 팬-아웃(fan-out) 형태로 부착될 수 있다.
전술한 칩 시프트 방지패턴(130)은 비전도성 물질로 형성하는 것이 바람직하다. 이와 다르게, 칩 시프트 방지패턴(130)은 실리콘으로 형성될 수 있다.
또한, 칩 시프트 방지패턴(130)은 고온 및 고압에서 변형이 쉽게 일어나지 않는 물질을 이용하는 것이 바람직하다. 일 예로, 칩 시프트 방지패턴(130)은 폴리이미드 또는 솔더 레지스트가 이용될 수 있다. 칩 시프트 방지패턴(130)은 폴리이미드 또는 솔더 레지스트를 전면에 도포한 후, 선택적인 패터닝 공정을 수행하는 것을 통해 형성할 수 있다.
칩 시프트 방지패턴(130)은 일 예로 매트릭스 형상을 가질 수 있다. 이와 다르게, 칩 시프트 방지패턴(130)은 십자가 형상을 가질 수 있다. 칩 시프트 방지패턴(130)은 그 밖에 다양한 형상으로 변형 및 변경할 수 있다.
상기 다수의 반도체 칩(150)과 맞닿는 사이에 배치된 칩 시프트 방지패턴(130)은 다수의 반도체 칩(150)의 움직임을 원천적으로 차단하는 지지고정 수단 의 기능을 한다.
따라서, 본 발명은 칩 시프트 방지패턴(130)의 도입으로 다수의 반도체 칩(150)의 유동을 원천적으로 방지할 수 있는 구조적인 장점이 있다.
이에 더불어, 칩 시프트 방지패턴(130)은 몰드부(170)와 절연층(145) 간이 직접적으로 맞닿는 것을 방지하는 차단막의 기능을 한다. 따라서, 몰드부(170)와 절연층(145) 간의 열팽창 계수 차이에 따른 수축을 보다 효과적으로 방지할 수 있다.
또한, 재형상 웨이퍼 레벨 패키지(105)를 칩 부착영역(A)별로 쏘잉하여 다수의 패키지 유닛(도시안함)으로 분리하게 되면, 각 패키지 유닛은 그 내부에 칩 시프트 방지패턴(130)의 일부가 각각 배치되는 구성을 갖는다. 이때, 실리콘으로 이루어진 칩 시프트 방지패턴(130)은 패키지 유닛의 동작시 반도체 칩(150)에서 발생하는 열을 외부로 신속히 방출시키는 방열판의 기능을 겸비할 수 있다.
이하, 본 발명의 실시예에 따른 임베디드 타입의 재형상 웨이퍼 레벨 패키지의 제조방법에 대해 설명하도록 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 임베디드 타입의 재형상 웨이퍼 레벨 패키지의 제조방법을 공정 순서에 따라 순차적으로 나타낸 공정 단면도이다.
도 2a에 도시한 바와 같이, 다수의 칩 부착영역(A)을 갖는 캐리어층(100)을 준비한다. 캐리어층(100)은 베어 상태의 웨이퍼 또는 테이프가 이용될 수 있다.
다음으로, 캐리어층(100) 상의 칩 부착영역(A)들 사이의 경계부 상에 칩 시 프트 방지패턴(130)을 형성한다. 칩 시프트 방지패턴(130)은 비전도성 물질로 형성하는 것이 바람직하다. 이와 다르게, 칩 시프트 방지패턴(130)은 실리콘으로 형성할 수 있다.
또한, 칩 시프트 방지패턴(130)은 고온 및 고압에서 변형이 쉽게 일어나지 않는 물질을 이용하는 것이 바람직하다. 일 예로, 칩 시프트 방지패턴(130)은 폴리이미드 또는 솔더 레지스트가 이용될 수 있다. 칩 시프트 방지패턴(130)은 폴리이미드 또는 솔더 레지스트를 전면에 도포한 후, 선택적인 패터닝 공정을 수행하는 것을 통해 형성할 수 있다.
칩 시프트 방지패턴(130)은 일 예로 매트릭스 형상을 가질 수 있다. 이와 다르게, 칩 시프트 방지패턴(130)은 십자가 형상을 가질 수 있다. 칩 시프트 방지패턴(130)은 그 밖에 다양한 형상으로 변형 및 변경할 수 있다.
도 2b에 도시한 바와 같이, 칩 시프트 방지패턴(130)이 형성된 캐리어층(100)의 각 칩 부착영역(A) 상에 캐리어층(100) 및 칩 시프트 방지패턴(130)과 접하도록 다수의 반도체 칩(150)을 부착한다.
이때, 반도체 칩(150)들은 상면에 구비된 본딩패드(112)들이 캐리어층(100)과 마주보는 페이스 다운 타입(Face-Down Type)으로 부착하는 것이 바람직하다.
칩 시프트 방지패턴(130)의 높이(h)는 반도체 칩(150)의 두께(t)와 동일한 크기를 가질 수 있다. 이와 다르게, 칩 시프트 방지패턴(130)의 두께(h)는 반도체 칩(150)의 두께(t)보다 크거나, 또는 작은 크기를 가질 수 있다.
도 2c에 도시한 바와 같이, 상기 칩 시프트 방지패턴(130) 및 반도체 칩(150)들을 포함한 캐리어층(100)의 일면을 밀봉하는 몰드부(170)를 형성한다.
몰드부(170)는 칩 시프트 방지패턴(130) 및 반도체 칩(150)들을 포함한 캐리어층(100)의 일면 상에 봉지제를 도포하고 경화하는 것을 통해 형성될 수 있다. 봉지제는 일 예로, 에폭시 몰딩 화합물(epoxy molding compound: EMC)을 포함할 수 있다.
본 발명에서는 캐리어층(100)과 몰드부(170) 간의 열팽창 계수 차이에 기인한 수축과 봉지제의 경화시 발생하는 수축에 의해 캐리어층(100)이 뒤틀리더라도, 캐리어층(100) 상의 반도체 칩(150)들은 칩 시프트 방지패턴(130)에 의해 고정되므로 반도체 칩(150)들의 유동을 차단할 수 있다.
즉, 칩 시프트 방지패턴(130)은 반도체 칩(150)들의 움직임을 원천적으로 차단하는 지지고정 수단의 기능을 한다. 따라서, 반도체 칩(150)들은 캐리어층(100)의 뒤틀림에 상관없이 칩 시프트 방지패턴(130)에 의해 고정될 수 있다.
다음으로, 도 2d에 도시한 바와 같이, 상기 각 반도체 칩(150)의 본딩패드(112)들이 노출되도록 캐리어층(도 2c의 100)을 제거한다. 일 예로, 캐리어층은 백그라인딩 공정 및 식각 공정 중 적어도 하나 이상의 공정을 수행하는 것을 통해 제거될 수 있다. 이때, 캐리어층의 제거로, 반도체 칩(150)들에 구비된 본딩패드(112)들이 외부로 노출된다.
다음으로, 도 2e에 도시한 바와 같이, 각 반도체 칩(150)에 구비된 본딩패드(112)에 전기적으로 연결된 볼랜드(124)들을 포함한 재배선(126)을 형성한다. 볼랜드(124)들을 포함한 재배선(126)을 형성하기에 앞서 절연층(145)을 형성하는 단 계를 더 포함할 수 있다.
미설명한 도면번호 134는 솔더 마스크이다. 솔더 마스크(134)는 볼랜드(124)를 제외한 재배선(126)의 전면을 가리도록 형성하는 것이 바람직하다.
다음으로, 볼랜드(130)에 외부접속단자(190)를 부착한다. 외부접속단자(190)는 일 예로 솔더볼을 포함할 수 있다. 이때, 외부접속단자(190)는 다수의 반도체 칩(150)의 외측에 배치되는 팬-아웃(fan-out) 형태로 부착될 수 있다.
이상으로, 본 발명의 실시예에 따른 재형상 웨이퍼 레벨 패키지를 제작할 수 있다.
도면으로 제시하지는 않았지만, 재형상 웨이퍼 레벨 패키지는 필요에 따라 칩 부착영역별로 쏘잉하는 것을 통해 다수의 패키지 유닛으로 분리될 수 있다.
따라서, 본 발명에서는 캐리어층 상에 재배치된 반도체 칩들의 경계부에 칩 시프트 방지패턴을 형성하는 것을 통해 열팽창 계수 차이에 따른 수축과 봉지제의 경화시 몰드부가 수축하는 것에 의한 반도체 칩들의 유동을 방지할 수 있다.
이상, 전술한 본 발명의 실시예에서는 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 임베디드 타입의 재형상 웨이퍼 레벨 패키지를 나타낸 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 임베디드 타입의 재형상 웨이퍼 레벨 패키지의 제조방법을 공정 순서에 따라 순차적으로 나타낸 공정 단면도.

Claims (10)

  1. 일면 및 상기 일면에 대향하는 타면을 갖고, 상기 일면에 다수의 칩 부착영역을 구비한 몰드부;
    상기 몰드부의 일면에 배치되며 상기 칩 부착영역들 사이의 경계부에 형성된 칩 시프트 방지패턴; 및
    상기 칩 부착영역들에 각각 대응하도록 상기 칩 시프트 방지패턴을 포함한 몰드부 내에 삽입되어, 상기 몰드부 및 칩 시프트 방지패턴과 접하면서 상기 몰드부의 일면으로 본딩패드들이 노출되도록 배치된 다수의 반도체 칩;
    을 포함하는 것을 특징으로 하는 재형상 웨이퍼 레벨 패키지.
  2. 제 1 항에 있어서,
    상기 칩 시프트 방지패턴은 매트릭스 형상으로 형성된 것을 특징으로 하는 재형상 웨이퍼 레벨 패키지.
  3. 제 1 항에 있어서,
    상기 칩 시프트 방지패턴은 비전도성 물질로 형성된 것을 특징으로 하는 재형상 웨이퍼 레벨 패키지.
  4. 제 1 항에 있어서,
    상기 칩 시프트 방지패턴은 실리콘으로 형성된 것을 특징으로 하는 재형상 웨이퍼 레벨 패키지.
  5. 제 1 항에 있어서,
    상기 노출된 각 반도체 칩의 본딩패드에 전기적으로 연결되도록 형성된 볼랜드를 포함한 재배선을 더 포함하는 것을 특징으로 하는 재형상 웨이퍼 레벨 패키지.
  6. 다수의 칩 부착영역을 갖는 캐리어층 상에 상기 칩 부착영역들 사이의 경계부에 칩 시프트 방지패턴을 형성하는 단계;
    상기 칩 시프트 방지패턴이 형성된 캐리어층의 각 칩 부착영역 상에 상기 캐리어층 및 칩 시프트 방지패턴과 접하면서 본딩패드들이 상기 캐리어층과 마주보도록 다수의 반도체 칩을 부착하는 단계;
    상기 다수의 반도체 칩을 포함한 캐리어층 상에 몰드부를 형성하는 단계; 및
    상기 각 반도체 칩과 상기 칩 시프트 방지패턴이 노출되도록 상기 캐리어층을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 재형상 웨이퍼 레벨 패키지의 제조방법.
  7. 제 6 항에 있어서,
    상기 칩 시프트 방지패턴은 매트릭스 형상으로 형성하는 것을 특징으로 하는 재형상 웨이퍼 레벨 패키지의 제조방법.
  8. 제 6 항에 있어서,
    상기 칩 시프트 방지패턴은 비전도성 물질로 형성하는 것을 특징으로 하는 재형상 웨이퍼 레벨 패키지의 제조방법.
  9. 제 6 항에 있어서,
    상기 칩 시프트 방지패턴은 실리콘으로 형성하는 것을 특징으로 하는 재형상 웨이퍼 레벨 패키지의 제조방법.
  10. 제 6 항에 있어서,
    상기 캐리어층을 제거하는 단계 후,
    상기 노출된 각 본딩패드에 전기적으로 연결된 볼랜드를 포함한 재배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 재형상 웨이퍼 레벨 패키지의 제조방법.
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KR20220041769A (ko) * 2020-09-25 2022-04-01 주식회사 네패스라웨 반도체 패키지 제작용 캐리어 및 이를 이용한 반도체 패키지 제조방법

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