KR20110051093A - 시 분할 듀플렉스 네트워크에서 노드 간의 동기화를 위한 장치 및 방법 - Google Patents

시 분할 듀플렉스 네트워크에서 노드 간의 동기화를 위한 장치 및 방법 Download PDF

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Abstract

시 분할 듀플렉스(Time Division Duplex) 네트워크에서 노드 간의 동기화를 위한 방법에 있어서, 마스터 노드로부터 동기화 필드가 포함된 하나 이상의 프레임을 수신하는 과정과, 상기 동기화 필드를 구성하는 복수의 서브 필드 중 기 설정된 주기 정보를 가지는 적어도 하나의 서브 필드를 선택하여 상기 선택된 적어도 하나의 서브 필드를 순차적으로 이용하여 상기 마스터 노드와 동기를 맞추는 과정을 포함함을 특징으로 한다.
동기, 마스터 노드, 슬레이브 노드

Description

시 분할 듀플렉스 네트워크에서 노드 간의 동기화를 위한 장치 및 방법{APPARATUS AND METHOD FOR SYNCHRONIZATION BETWEEN NODES IN TIME DIVISION DUPLEX NETWORK}
본 발명은 시 분할 듀플렉스 네트워크에서 각 노드 간의 동기화를 위한 것으로, 특히, 시 분할 듀플렉스 네트워크에 상에 전송되는 모든 프레임에 포함되는 물리계층 헤더에 필요한 정보를 포함하여 동기화하는 방법에 관한 것이다.
IEEE 802.15.4와 같은 경우, 동기를 유지하기 위하여 시 분할 듀플렉스 네트워크에 포함된 하나 이상의 슬레이브 노드는 마스터 노드로부터 수신한 비콘 프레임의 특정 심볼 오프셋 위치에 해당하는 타임스탬프(Time Stamp)를 이용하여 동기를 획득하게 된다. 즉, 마스터 노드가 비콘 프레임을 송신할 때 특정한 심볼 위치에 대한 시간 정보를 네트워크의 다른 슬레이브 노드들이 공유하게 되고, 비콘 프레임을 수신한 슬레이브 노드들은 비콘 프레임의 특정 심볼이 도착한 시간을 확인하여 마스터 노드와 동기를 맞추게 된다. 즉 마스터 노드가 비콘 프레임을 송신할 때 특정한 심볼 위치가 송출되는 타이밍에 대한 정보를 슬레이브 노드들이 공유하게 되면, 수신되는 비콘 프레임의 해당 심볼이 도착한 지점에서 타이밍을 보정함으 로써 마스터 노드와의 동기를 유지할 수 있다.
특히, 시 분할 듀플렉스 방식에서 시간적인 동기를 맞추는 것은 마스터 노드와 슬레이브 노드 간의 충돌 없는 통신에는 필수적이며, 비콘 프레임은 마스터 노드와 슬레이브 노드 간의 통신을 유지하는데 꼭 필요한 정보인 슈퍼프레임에 대한 상세한 구성 내용을 담고 있다. 비콘 프레임은 슈퍼프레임을 주기로 슈퍼프레임의 맨 앞부분에 반복적으로 송신되므로, 슬레이브 노드는 이를 수신함으로 인하여 마스터 노드와의 동기를 맞출 수 있게 된다.
도 1은 기존의 시 분할 듀플렉스 방식에서 사용되는 비콘 프레임을 이용한 동기화 주기를 나타낸 예시도이다. 도 1에서는 하나의 슈퍼프레임을 하나의 주기로 설정하고 하나의 슈퍼프레임은 하나의 비콘 프레임과 활성 구간(Active Period) 및 비활성 구간(Inactive Period)으로 구성되며 활성 구간은 하나 이상의 다른 프레임을 포함한다.
상기에서 설명한 바와 같이 비콘 프레임은 슈퍼프레임을 하나의 주기로 보았을 때에 맨 앞부분에 위치하여 반복적으로 송신되며, 이러한 경우 주기적인 비콘 프레임에만 동기 정보가 존재하게 된다. 따라서 마스터 노드와 슬레이브 노드 간의 로컬 클럭의 부정확성을 고려할 때, 비콘 프레임의 주기가 짧을수록 슬레이브 노드가 더 자주 타이밍 동기를 보정하게 되므로 마스터 노드와의 타이밍 오차를 작게 유지하는데 도움이 된다. 하지만 이러한 경우에는 비콘 프레임 이외에 다른 프레임의 활용 효율이 떨어지는 단점이 있다.
반대로 비콘 프레임의 주기가 길수록 다른 프레임의 활용 효율은 증가하겠지 만, 비콘 프레임의 주기가 길어짐으로 인한 마스터 노드와 슬레이브 노드 간의 로컬 클럭의 부정확성으로 인하여 오차를 고려한 만큼의 시간적 여유를 두고 슬레이브 노드가 미리 수신 대기 동작을 해야 하는 단점이 있다. 이는 곧 슬레이브 노드에 불필요한 전력 소모를 가져온다.
상기의 단점들을 보완하기 위하여 마스터 노드 및 슬레이브 노드에 성능이 좋은 클럭 소스를 장착하면 마스터 노드 및 슬레이브 노드의 타이밍 오차를 최소화하면서 비콘 프레임의 주기를 길게 하여 다른 프레임의 활용 효율을 증가시킬 수 있으나, 클럭 소스의 성능이 좋아질수록 그 비용이 증가하게 된다.
본 발명은 비콘 프레임이나 비콘 프레임에서 송출하는 동기 신호 이외에 일반 프레임에서도 동기 신호를 송신할 수 있도록 확장된 동기화 필드를 제안함으로써 비콘 프레임의 주기를 길게 하면서도 다른 프레임의 활용 효율을 높이고 동기 유지에 필요한 전력 소모를 최소화하는 방법을 제안한다.
본 발명의 일 견지에 따르면, 시 분할 듀플렉스(Time Division Duplex) 네트워크에서 노드 간의 동기화를 위한 방법에 있어서, 마스터 노드로부터 동기화 필드가 포함된 하나 이상의 프레임을 수신하는 과정과, 상기 동기화 필드를 구성하는 복수의 서브 필드 중 기 설정된 주기 정보를 가지는 적어도 하나의 서브 필드를 선택하여 상기 선택된 적어도 하나의 서브 필드를 순차적으로 이용하여 상기 마스터 노드와 동기를 맞추는 과정을 포함함을 특징으로 한다.
본 발명의 다른 견지에 따르면, 시 분할 듀플렉스(Time Division Duplex) 네트워크에서 노드 간의 동기화를 위한 장치에 있어서, 마스터 노드로부터 수신되는 하나 이상의 프레임에 포함된 동기화 필드를 구성하는 복수의 서브 필드 중 하나를 이용하여 슬롯 주기 내에서 상기 마스터 노드와 동기를 맞추는 칩 카운터와, 상기 복수의 서브 필드 중 하나를 이용하여 프레임 주기 내에서 상기 마스터 노드와 동기를 맞추는 슬롯 카운터와, 상기 복수의 서브 필드 중 하나를 이용하여 슈퍼프레임 주기 내에서 상기 마스터 노드와 동기를 맞추는 프레임 카운터를 포함함을 특징 으로 한다.
본 발명의 다른 견지에 따르면, 시 분할 듀플렉스(Time Division Duplex) 네트워크에서 노드 간의 동기화를 위한 시스템에 있어서, 하나 이상의 프레임에 동기화 필드를 포함하여 송신하는 마스터 노드와, 상기 마스터 노드로부터 수신되는 상기 하나 이상의 프레임에 포함된 상기 동기화 필드를 이용하여 상기 마스터 노드와 동기를 맞추는 하나 이상의 슬레이브 노드를 포함함을 특징으로 한다.
본 발명은 비콘 프레임 또는 브로드캐스트 프레임 이외의 일반 프레임의 물리계층 헤더에 동기화 필드를 추가함으로 인하여 구간 별로 마스터 노드와 슬레이브 노드 간의 타이밍 차이를 최소화 할 있고, 이로 인하여 슈퍼프레임 정보를 담고 있는 프레임을 수신하기 위해 마스터 노드와 슬레이브 노드의 타이밍 차이만큼 미리 수신 대기를 해야 하는 시간을 최소화하여 슬레이브 노드의 전력 소모를 줄일 수 있는 효과가 있다.
또한 동기화 필드에 동기화 타이밍 정보를 추가하여 슈퍼프레임 정보를 담고 있는 프레임을 놓쳤을 경우에도 굳이 해당 프레임이 다시 수신될 때까지 기다리지 않고 일반 프레임을 통해서 마스터 노드의 타이밍과 일치시킬 수 있는 효과가 있다.
이하 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기 설명에서는 구체적인 구성 소자 등과 같은 특정 사항들이 나타나고 있는데 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐 이러한 특정 사항들이 본 발명의 범위 내에서 소정의 변형이나 혹은 변경이 이루어질 수 있음은 이 기술 분야에서 통상의 지식을 가진 자에게는 자명하다 할 것이다.
본 발명에서는 전계 통신(Electric Field Communication : EFC)에서 사용되는 브로트캐스트 프레임(Broadcast Frame)을 정의한다. 브로드캐스트 프레임은 주기적으로 전송되며, 슈퍼프레임(Super Frame)의 구성을 마스터 노드(Master Node)를 통하여 네트워크를 구성하고 있는 하나 이상의 슬레이브 노드(Slave Node)에게 알리는 중요한 역할을 한다. 기본적으로 IEEE. 802.15.4에서 사용되는 비콘 프레임(Beacon Frame)과 그 기능이 거의 유사하며, 브로드캐스트 프레임을 응용하기에 따라서 각 슬레이브 노드가 요구하는 데이터 처리량을 고려하여 각 슬레이브 노드에 할당할 프레임의 개수를 조절할 수 있다.
따라서 네트워크를 구성하고 있는 하나 이상의 슬레이브 노드는 주기적으로 전송되는 브로드캐스트 프레임을 정확히 수신하기 위하여 마스터 노드와 타이밍 동기를 정확히 유지해야 한다. 통상적으로 시 분할 듀플렉스 방식의 네트워크 시스템을 위한 노드들은 타이밍 정보를 생성하기 위하여 내부적인 타이머를 가지며 각각의 타이머는 외부 또는 내부의 클럭 소스에 의해서 동작한다. 하지만 이러한 클럭 소스는 노드에 따라서 주파수에서 약간의 차이를 가지지 않을 수 없다. 따라서 시 분할 듀플렉스 방식의 네트워크 시스템에서 절대적인 기준 타이밍을 가지는 마스터 노드의 타이밍을 기준으로 하여 하나 이상의 슬레이브 노드가 주기적으로 마스터 노드의 타이밍에 동기를 맞추는 작업이 필요하다.
본 발명에서는 하나 이상의 슬레이브 노드가 주기적으로 수신하는 브로트캐스트 프레임뿐만 아니라 다음 브로트캐스트 프레임이 수신되기 전까지 수신되는 하나 이상의 일반 프레임을 통하여서도 동기 정보를 확인할 수 있도록 하기의 일 실시 예들을 통하여 확장된 동기화 필드를 제안한다. 본 발명에서 모든 프레임은 패킷의 형태로 송수신됨을 가정한다.
도 2는 본 발명의 일 실시 예에 따른 동기 신호를 포함하고 있는 확장된 동기화 필드를 나타낸 구성도이다. 도 2의 (a)는 동기 유무만을 확인할 수 있는 3개의 서브 필드로 구성된 필드를 도시하고 있고, 도 2의 (b)는 동기 유무와 함께 동기화 타이밍 정보를 확인할 수 있는 2개의 서브 필드가 추가로 구성된 필드를 도시하고 있다.
도 2의 (a)의 3개의 서브 필드는 슈퍼프레임 싱크(Super Frame Sync), 프레임 싱크(Frame Sync), 슬롯 싱크(Slot Sync) 이렇게 3개의 서브 필드로 구성된다. 각각의 서브 필드는 슈퍼프레임 주기, 프레임 주기, 슬롯 주기 정보를 가진다. 통신 채널을 시간상으로 나누는 가장 작은 단위를 칩(Chip) 단위로 가정할 경우, 임의 개수의 칩이 모여서 하나의 슬롯을 구성하고, 임의의 슬롯이 모여서 하나의 프레임을 구성한다.
도 2의 (b)는 도2의 (a)의 3개의 서브 필드 이외에 프레임 넘버(Frame Number), 슬롯 넘버(Slot Number) 이렇게 2개의 서브 필드가 추가적으로 포함되어 구성된다. 슈퍼프레임 싱크, 프레임 싱크, 슬롯 싱크는 마스터 노드와 슬레이브 노드의 동기 유무만을 확인하는 역할을 한다면, 프레임 넘버, 슬롯 넘버는 해당 서브 필드 구간에서 마스터 노드의 정확한 타이밍 정보를 제공하는 역할을 한다. 도 2의 (b)는 도 2의 (a)에 비하여 많은 필드를 포함하므로 그 크기가 다소 커지는 문제점이 있지만, 따로 마스터 노드의 타이밍을 계산할 필요가 없이 포함된 타이밍 정보를 바로 적용하므로 도 2의 (a)에 비하여 그 처리 속도가 증가하는 이점이 있다.
도 2의 (a)의 경우와 (b)의 경우를 선택하는 기준은 응용하고자 하는 통신 시스템의 특성에 따라서 달라질 수 있다.
도 3은 본 발명의 일 실시 예에 따른 슈퍼프레임의 구성을 나타낸 예시도이다.
도 3을 참조하면 하나의 슈퍼프레임을 하나의 주기로 가정하였을 경우, 슈퍼프레임 길이를 슈퍼프레임 구간으로 정의하고, 슈퍼프레임 구간은 임의의 프레임들으로 구성된다. 하나하나의 프레임 길이를 프레임 구간으로 정의하고, 하나하나의 프레임 구간은 임의의 슬롯들로 구성된다. 하나하나의 슬롯 길이를 슬롯 구간으로 정의한다. 이렇게 정의된 구간 별로 동기를 맞추는 과정을 수행한다. 본 도면에서는 마스터 노드로부터 수신되는 하나 이상의 패킷에 포함된 동기화 필드를 통하여 가장 작은 구간인 슬롯 구간부터 동기를 맞추는 과정을 수행할 수 있다.
즉, 하나의 슈퍼프레임은 특정 개수의 프레임으로 이루어지고, 하나의 프레임은 특정 개수의 슬롯으로 이루어지므로, 동기를 맞추는 과정은 항상 슬롯 싱크를 포함하고 있는 서브 필드부터 시작된다.
도 4는 본 발명의 일 실시 예에 따른 동기화 필드를 포함한 일반 프레임의 내부 구성도이다. 도 4에 도시된 일반 프레임에 포함되는 동기화 필드는 슈퍼프레 임 싱크, 프레임 싱크, 슬롯 싱크를 포함하며, 추가적으로 네트워크 식별자(Network ID) 및 순환 중복 검사(Cyclic Redundancy Check : CRC)를 포함할 수 있다.
도 4를 참조하면, 하나 이상의 슬레이브 노드와 동기를 맞추기 위한 동기화 필드는 일반 프레임의 물리계층(Physical Layer : PHY) 헤더(Header)에 포함되며, 추가적으로 포함된 네트워크 식별자는 이종의 네트워크에 포함된 마스터 또는 슬레이브 노드의 동기화를 방지함과 동시에 동일한 네트워크에 포함된 하나 이상의 슬레이브 노드들을 구분하는 역할을 한다. 또한 CRC를 이용하여 순환 중복 검사가 올바르게 수행되는 경우에만 동기를 획득하게 하여 잘못된 동기 정보를 획득하게 되는 경우를 방지한다. 본 도면에서는 동기화 필드로 슈퍼프레임 싱크, 프레임 싱크, 슬롯 싱크만을 언급하였으나, 상기 도 2의 (b)와 같이 상기 동기화 필드 외에 프레임 넘버, 슬롯 넘버가 추가로 구성될 수 있다.
도 5는 본 발명의 일 실시 예에 따른 동기화 유무만을 포함하는 동기화 필드를 이용하여 슬레이브 노드의 타이밍 동기 수행을 나타낸 논리도이다. 도 5에서 슬레이브 노드는 마스터 노드로부터 수신되는 하나 이상의 프레임들을 패킷 형태로 수신하여 타이밍 동기를 맞추며, 하나 이상의 프레임들은 프레임 구간의 시작점마다 한 번씩 수신된다.
도 5를 참조하면, 슬레이브 노드는 칩 카운터(507), 슬롯 카운터(509), 프레임 카운터(511)와 기 설정된 칩 카운터 값(513), 기 설정된 슬롯 카운터 값(515), 기 설정된 프레임 카운터 값(517)을 포함한다. 동기화는 작은 구간부터 순차적으로 이루어지므로, 슬롯 구간 동기를 맞추고, 프레임 구간의 동기를 맞추고, 슈퍼프레임 구간의 동기를 맞추는 순서로 진행된다.
가) 슬롯 구간 동기화
칩 카운터(507)는 패킷의 형태로 수신되는 프레임의 시작점에서 물리계층 헤더의 끝 부분까지의 길이를 판단하는 역할을 한다. 통상적으로 프레임의 시작점에서 물리계층 헤더의 끝 부분까지의 길이는 일정하므로 칩 카운터(507)도 일정한 값으로 나타나며, 물리계층 헤더에 포함된 CRC 필드를 통해 순환 중복 검사를 수행하여 슬롯 싱크(505)가 잘못된 동기 정보가 아니라고 판단되는 경우, 칩 카운터(507)를 프레임의 시작점에서 물리계층 헤더의 끝 부분까지 송신하는데 걸린 시간 값인 기 설정된 칩 카운터 값(513)으로 업데이트한다. 이렇게 업데이트된 슬레이브 노드는 해당 슬롯 주기 내에서 마스터 노드와 그 동기가 동일하게 된다. 프레임의 시작점에서 물리계층 헤더의 끝 부분까지의 길이가 일정하므로 송신하는데 걸리는 시간 또한 미리 알 수 있으며, 슬레이브 노드는 송신하는데 걸리는 시간을 기 설정된 칩 카운터 값(513)에 미리 설정해 놓을 수 있다.
나) 프레임 구간 동기화
마스터 노드는 최초 동기를 맞추기 위하여 비콘 프레임 또는 브로드캐스트 프레임을 슈퍼프레임의 맨 앞부분에 위치하게 하여 송신하므로, 송신되는 슬롯 넘버와 프레임 넘버가 고정된다. 따라서 슬레이브 노드는 동기화 필드가 포함된 패킷을 수신하여 프레임 싱크(503)가 잘못된 동기화 필드가 아니라면, 슬롯 카운터(509)를 기 설정된 슬롯 카운터 값(515)으로 업데이트한다. 이렇게 업데이트된 슬레이브 노드는 해당 프레임 주기 내에서 마스터 노드와 동기 오차를 최소화할 수 있다.
다) 슈퍼프레임 구간 동기화
슈퍼프레임 구간의 동기화 또한 프레임 구간의 동기화 과정과 동일하다. 슈퍼프레임은 최초 동기를 맞추기 위하여 비콘 프레임 또는 브로드캐스트 프레임을 슈퍼프레임의 맨 앞부분에 위치하게 하여 송신하므로, 송신되는 슬롯 넘버와 프레임 넘버가 고정된다. 따라서 슬레이브 노드는 동기화 필드가 포함된 패킷을 수신하여 슈퍼프레임 싱크(501)가 잘못된 동기화 필드가 아니라면, 프레임 카운터(511)를 기 설정된 프레임 카운터 값(517)으로 업데이트한다. 이렇게 업데이트된 슬레이브 노드는 슈퍼프레임 주기 내에서 마스터 노드와 동기 오차를 최소화할 수 있다.
프레임 구간과 슈퍼프레임 구간의 경우에는 비콘 프레임 또는 브로드캐스트 프레임 이외의 다른 프레임들이 각 프레임 구간의 시작점에서 패킷의 형태로 송신되므로, 칩, 슬롯, 프레임 카운터(507, 509, 511)를 이용하여 각각 슬롯 주기, 프레임 주기, 슈퍼프레임 주기의 동기를 맞출 수 있다.
도 6은 본 발명의 일 실시 예에 따른 동기화 유무만을 포함하는 동기화 필드를 이용하여 슬레이브 노드의 타이밍 동기 수행 과정을 나타낸 흐름도이다.
도 6을 참조하면, 601단계에서 슬레이브 노드는 마스터 노드로부터 수신되는 패킷에 포함된 동기화 필드의 슬롯 싱크의 오류 유무를 확인한다. 오류 확인은 동기화 필드에 포함된 CRC를 이용하며 슬롯 싱크에 오류가 발생하면 본 흐름도를 종료하고, 슬롯 싱크에 오류가 없다면, 603단계로 진행한다. 슬레이브 노드는 603단 계에서 기 설정된 칩 카운터 값을 이용하여 해당 슬롯 구간에서 마스터 노드와의 동기 오차를 최소화한다.
해당 슬롯 구간에서 동기를 맞춘 슬레이브 노드는 605단계에서 동기화 필드의 프레임 싱크의 오류 유무를 확인한다. 프레임 싱크에 오류가 발생하면 본 흐름도를 종료하고, 프레임 싱크에 오류가 없다면, 607단계로 진행한다. 슬레이브 노드는 607단계에서 기 설정된 슬롯 카운터 값을 이용하여 해당 프레임 구간에서 마스터 노드와의 동기 오차를 최소화한다.
해당 프레임 구간에서 동기를 맞춘 슬레이브 노드는 609단계에서 동기화 필드의 슈퍼프레임 싱크의 오류 유무를 확인한다. 슈퍼프레임 싱크에 오류가 발생하면 본 흐름도를 종료하고, 슈퍼프레임 싱크에 오류가 없다면, 611단계로 진행한다. 슬레이브 노드는 611단계에서 기 설정된 프레임 카운터 값을 이용하여 해당 슈퍼프레임 구간에서 마스터 노드와의 동기 오차를 최소화한다.
상기와 같이 동기 유무만을 포함하는 필드를 이용하여 각 구간 별로 동기 오차를 최소화할 수 있다. 하지만, 상기 도 5, 6의 경우, 마스터 노드와 슬레이브 노드 간의 오차 간격이 한 프레임 구간 간격 이상으로 차이가 날 경우, 다음 비콘 프레임 또는 브로드캐스트 프레임을 수신할 때까지 동기를 맞출 수 없게 된다. 예를 들어 슬레이브 노드가 마스터 노드와의 동기를 완전히 놓쳤다가 다시 동기를 맞출 경우, 수신되는 동기화 필드에 포함된 동기 유무 정보만으로는 몇 번째 구간에 해당하는 정보인지를 모르기 때문에 비콘 프레임 또는 브로드캐스트 프레임이 수신될 때까지 동기를 맞추지 못하게 된다. 하지만 이러한 문제점은 하기의 도 7, 8을 통 하여 해결할 수 있다.
도 7은 본 발명의 일 실시 예에 따른 동기화 유무 및 타이밍 정보를 포함하는 동기화 필드를 이용하여 슬레이브 노드의 타이밍 동기 수행을 나타낸 논리도이다. 도 7에서 슬레이브 노드는 마스터 노드로부터 수신되는 하나 이상의 프레임들을 패킷 형태로 수신하여 타이밍 동기를 맞추며, 하나 이상의 프레임들은 프레임 구간의 시작점마다 한 번씩 수신된다.
도 7을 참조하면, 슬레이브 노드는 칩 카운터(713), 슬롯 카운터(715), 프레임 카운터(717)와 기 설정된 칩 카운터 값(711)을 포함한다. 동기화는 작은 구간부터 순차적으로 이루어지므로, 슬롯 구간 동기를 맞추고, 프레임 구간의 동기를 맞추고, 슈퍼프레임 구간의 동기를 맞추는 순서로 진행된다.
가) 슬롯 구간 동기화
상기 도 5의 슬롯 구간 동기화 과정과 동일하다. 칩 카운터는 패킷의 형태로 수신되는 프레임의 시작점에서 물리계층 헤더의 끝 부분까지의 길이를 판단하는 역할을 한다. 통상적으로 프레임의 시작점에서 물리계층 헤더의 끝 부분까지의 길이는 일정하므로 칩 카운터도 일정한 값으로 나타나며, 물리계층 헤더에 포함된 CRC 필드를 통해 순환 중복 검사를 수행하여 슬롯 싱크(705)가 잘못된 동기 정보가 아니라고 판단되는 경우, 칩 카운터(713)를 프레임의 시작점에서 물리계층 헤더의 끝 부분까지 송신하는데 걸린 시간 값인 기 설정된 칩 카운터 값(711)으로 업데이트한다. 이렇게 업데이트된 슬레이브 노드는 해당 슬롯 주기 내에서 마스터 노드와 그 동기가 동일하게 된다. 프레임의 시작점에서 물리계층 헤더의 끝 부분까지의 길이 가 일정하므로 송신하는데 걸리는 시간 또한 미리 알 수 있으며, 슬레이브 노드는 송신하는데 걸리는 시간을 기 설정된 칩 카운터 값(711)에 미리 설정해 놓을 수 있다.
나) 프레임 구간 동기화
상기 도 5의 프레임 구간 동기화 과정은 기 설정된 슬롯 카운터(509)를 사용하여 동기를 맞추었지만, 본 도면의 경우에는 프레임 싱크(703)를 통하여 동기 유무가 확인되면 동기 필드에 포함되어 수신되는 절대적인 슬롯 타이밍 정보를 포함하고 있는 슬롯 넘버(709)를 이용하여 바로 슬롯 넘버(709)에 포함되어 있는 카운터 값으로 업데이트하여 프레임 구간에서 마스터 노드와 동기 오차를 최소화한다.
다) 슈퍼프레임 구간 동기화
상기 도 5의 슈퍼프레임 구간 동기화 과정은 기 설정된 프레임 카운터 값(511)을 사용하여 동기를 맞추었지만, 본 도면의 경우에는 슈퍼프레임 싱크(701)를 통하여 동기 유무가 확인되면 동기 필드에 포함되어 수신되는 절대적인 프레임 타이밍 정보를 포함하고 있는 프레임 넘버(707)를 이용하여 바로 프레임 넘버(707)에 포함되어 있는 카운터 값으로 업데이트하여 슈퍼프레임 구간에서 마스터 노드와 동기 오차를 최소화한다.
도 7과 같이 동기화 필드가 동기화 유무 및 동기 타이밍 정보를 함께 포함하는 경우에는 프레임 활용 면에서 물리계층 헤더가 차지하는 비중이 약간 높아지지만, 동기를 완전히 놓쳤다가 다시 동기를 획득하려고 할 때 굳이 위치를 알 수 있는 비콘 프레임이나 브로드캐스트 프레임이 수신될 때가지 기다리지 않아도 되는 장점이 있다. 즉 마스터 노드와 슬레이브 노드 간의 오차 간격이 한 프레임 구간 간격 이상으로 차이가 나더라도 수신되는 동기 타이밍 정보가 절대적인 값이므로 바로 동기를 맞출 수 있다.
또한 동기 정보를 가지는 프레임이 슈퍼프레임 내에서 송신되는 위치가 변동되는 경우에도 활용이 가능하다. 이는 마스터 노드가 프레임의 물리계층 헤더에 절대적인 타이밍 정보를 함께 송신하기 때문에 가능하며, 이를 이용하여 슬레이브 노드가 좀 더 동기 획득을 빠르게 할 수 있다.
도 8은 본 발명의 일 실시 예에 따른 동기화 유무 및 타이밍 정보를 포함하는 동기화 필드를 이용하여 슬레이브 노드의 타이밍 동기 수행 과정을 나타낸 흐름도이다.
도 8을 참조하면, 801단계에서 슬레이브 노드는 마스터 노드로부터 수신되는 패킷에 포함된 동기화 필드의 슬롯 싱크의 오류 유무를 확인한다. 오류 확인은 동기화 필드에 포함된 CRC를 이용하며 슬롯 싱크에 오류가 발생하면 본 흐름도를 종료하고, 슬롯 싱크에 오류가 없다면, 803단계로 진행한다. 슬레이브 노드는 803단계에서 기 설정된 칩 카운터 값을 이용하여 칩 카운터를 업데이트하여 해당 슬롯 구간에서 마스터 노드와의 동기 오차를 최소화한다.
해당 슬롯 구간에서 동기를 맞춘 슬레이브 노드는 805단계에서 동기화 필드의 프레임 싱크의 오류 유무를 확인한다. 프레임 싱크에 오류가 발생하면 본 흐름도를 종료하고, 프레임 싱크에 오류가 없다면, 807단계로 진행한다. 807단계에서 슬레이브 노드는 동기화 필드의 슬롯 넘버를 이용하여 슬롯 카운터를 업데이트하여 해당 프레임 구간에서 마스터 노드와의 동기 오차를 최소화한다.
해당 프레임 구간에서 동기를 맞춘 슬레이브 노드는 809단계에서 동기화 필드의 프레임 싱크의 오류 유무를 확인한다. 프레임 싱크에 오류가 발생하면 본 흐름도를 종료하고, 프레임 싱크에 오류가 없다면, 811단계로 진행한다. 811단계에서 슬레이브 노드는 811단계에서 동기화 필드의 프레임 넘버를 이용하여 프레임 카운터를 업데이트하여 해당 슈퍼프레임 구간에서 마스터 노드와의 동기 오차를 최소화한다.
도 9는 본 발명의 일 실시 예에 따른 EFC에서 프레임에 포함되는 물리계층 헤더의 내부 구성도이다. 본 도면에서는 물리계층 헤더에 동기화 유무만을 표시하는 싱크만을 포함하고 있으나, 이는 설정에 따라 변경이 가능하다.
EFC의 경우 거의 대부분의 프레임이 프레임 주기에 동기화되어 송수신되며, 프레임 주기가 허용 가능한 로컬 클럭 오차에 비해 상대적으로 짧기 때문에 슬롯 싱크는 따로 표시하지 않고, 프레임 싱크(1bit)와 슈퍼프레임 싱크(1bit)만을 사용하여 동기화를 수행할 수 있다.
한편 상기한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나 여러 가지 변형이 본 발명의 범위를 벗어나지 않고 실시될 수 있다. 따라서 본 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 청구범위와 청구범위의 균등한 것에 의하여 정하여져야 할 것이다.
도 1은 기존의 시 분할 듀플렉스 방식에서 사용되는 비콘 프레임을 이용한 동기화 주기를 나타낸 예시도
도 2는 본 발명의 일 실시 예에 따른 동기 신호를 포함하고 있는 확장된 동기화 필드를 나타낸 구성도
도 3은 본 발명의 일 실시 예에 따른 슈퍼프레임의 구성을 나타낸 예시도
도 4는 본 발명의 일 실시 예에 따른 동기화 필드를 포함한 일반 프레임의 내부 구성도
도 5는 본 발명의 일 실시 예에 따른 동기화 유무만을 포함하는 동기화 필드를 이용하여 슬레이브 노드의 타이밍 동기 수행을 나타낸 논리도
도 6은 본 발명의 일 실시 예에 따른 동기화 유무만을 포함하는 동기화 필드를 이용하여 슬레이브 노드의 타이밍 동기 수행 과정을 나타낸 흐름도
도 7은 본 발명의 일 실시 예에 따른 동기화 유무 및 타이밍 정보를 포함하는 동기화 필드를 이용하여 슬레이브 노드의 타이밍 동기 수행을 나타낸 논리도
도 8은 본 발명의 일 실시 예에 따른 동기화 유무 및 타이밍 정보를 포함하는 동기화 필드를 이용하여 슬레이브 노드의 타이밍 동기 수행 과정을 나타낸 흐름도
도 9는 본 발명의 일 실시 예에 따른 EFC에서 프레임에 포함되는 물리계층 헤더의 내부 구성도

Claims (16)

  1. 시 분할 듀플렉스(Time Division Duplex) 네트워크에서 노드 간의 동기화를 위한 방법에 있어서,
    마스터 노드로부터 동기화 필드가 포함된 하나 이상의 프레임을 수신하는 과정과,
    상기 동기화 필드를 구성하는 복수의 서브 필드 중 기 설정된 주기 정보를 가지는 적어도 하나의 서브 필드를 선택하여 상기 선택된 적어도 하나의 서브 필드를 순차적으로 이용하여 상기 마스터 노드와 동기를 맞추는 과정을 포함함을 특징으로 하는 동기화를 위한 방법.
  2. 제 1항에 있어서,
    상기 프레임이 동일한 네트워크로부터 수신되는 프레임인지를 검사하는 과정과,
    상기 복수의 서브 필드에 오류가 있는지를 검사하는 과정을 더 포함함을 특징으로 하는 동기화를 위한 방법.
  3. 제 1항에 있어서, 상기 하나 이상의 프레임은
    슈퍼프레임의 첫 시작점에 포함되어 상기 슈퍼프레임의 세부 구성 및 동기 정보를 전달하기 위한 비콘 프레임 또는 브로드캐스트 프레임과,
    상기 비콘 프레임 또는 상기 브로드캐스트 프레임 이외에 상기 슈퍼프레임에 포함되는 모든 프레임을 포함함을 특징으로 하는 동기화를 위한 방법.
  4. 제 1항에 있어서, 상기 복수의 서브 필드는
    상기 기 설정된 주기 내에서 동기 유무를 포함하는 복수의 서브 필드임을 특징으로 하는 동기화를 위한 방법.
  5. 제 1항에 있어서, 상기 기 설정된 주기는
    슬롯 주기, 프레임 주기, 슈퍼프레임 주기로 구성되며, 상기 슬롯 주기, 상기 프레임 주기, 상기 슈퍼프레임 주기 순으로 상기 동기를 맞추는 과정이 수행됨을 특징으로 하는 동기화를 위한 방법.
  6. 제 1항에 있어서, 상기 동기화 필드는
    상기 하나 이상의 프레임의 물리계층 헤더에 포함됨을 특징으로 하는 동기화를 위한 방법.
  7. 시 분할 듀플렉스(Time Division Duplex) 네트워크에서 노드 간의 동기화를 위한 장치에 있어서,
    마스터 노드로부터 수신되는 하나 이상의 프레임에 포함된 동기화 필드를 구성하는 복수의 서브 필드 중 하나를 이용하여 슬롯 주기 내에서 상기 마스터 노드 와 동기를 맞추는 칩 카운터와,
    상기 복수의 서브 필드 중 하나를 이용하여 프레임 주기 내에서 상기 마스터 노드와 동기를 맞추는 슬롯 카운터와,
    상기 복수의 서브 필드 중 하나를 이용하여 슈퍼프레임 주기 내에서 상기 마스터 노드와 동기를 맞추는 프레임 카운터를 포함함을 특징으로 하는 동기화를 위한 장치.
  8. 제 7항에 있어서, 상기 하나 이상의 프레임은
    슈퍼프레임의 젤 앞부분에 포함되어 상기 슈퍼프레임의 구성 및 동기 정보를 전달하기 위한 비콘 프레임 또는 브로드캐스트 프레임과,
    상기 비콘 프레임 또는 상기 브로드캐스트 프레임 이외에 상기 슈퍼프레임에 포함되는 모든 프레임을 포함함을 특징으로 하는 동기화를 위한 장치.
  9. 제 7항에 있어서,
    상기 복수의 서브 필드 중 상기 슬롯 주기 내에서 동기 유무를 확인하는 슬롯 싱크를 이용하여 상기 칩 카운터를 기 설정된 값으로 업데이트하는 기 설정된 칩 카운트 값과,
    상기 복수의 서브 필드 중 상기 프레임 주기 내에서 동기 유무를 확인하는 프레임 싱크를 이용하여 상기 슬롯 카운터를 기 설정된 값으로 업데이트하는 기 설정된 슬롯 카운트 값과,
    상기 복수의 서브 필드 중 상기 슈퍼프레임 주기 내에서 동기 유무를 확인하는 슈퍼프레임 싱크를 이용하여 상기 칩 카운터를 기 설정된 값으로 업데이트하는 기 설정된 프레임 카운트 값을 더 포함함을 특징으로 하는 동기화를 위한 장치.
  10. 제 7항에 있어서, 상기 동기화 필드는
    서브 필드로, 상기 슬롯 주기 내에서 동기 유무를 포함하는 슬롯 싱크, 상기 프레임 주기 내에서 동기 유무를 포함하는 프레임 싱크, 상기 슈퍼프레임 주기 내에서 동기 유무를 포함하는 슈퍼프레임 싱크를 포함함을 특징으로 하는 동기화를 위한 장치.
  11. 제 10항에 있어서, 상기 동기화 필드는
    상기 하나 이상의 프레임이 동일한 네트워크로부터 수신되는 프레임인지를 검사하는 네트워크 식별자와,
    상기 복수의 서브 필드에 오류가 있는지를 검사하는 CRC(Cyclic Redundancy Check)를 더 포함함을 특징으로 하는 동기화를 위한 장치.
  12. 제 10항에 있어서, 상기 동기화 필드는
    서브 필드로, 해당 슬롯의 고유 타이밍 정보를 포함하는 슬롯 넘버와 해당 프레임의 고유 타이밍 정보를 포함하는 프레임 넘버를 더 포함함을 특징으로 하는 동기화를 위한 장치.
  13. 제 7항에 있어서,
    상기 동기를 맞추는 순서는 상기 슬롯 주기, 상기 프레임 주기, 상기 슈퍼프레임 주기 순으로 수행됨을 특징으로 하는 동기화를 위한 장치.
  14. 제 7항에 있어서, 상기 동기화 필드는
    상기 하나 이상의 프레임의 물리계층 헤더에 포함됨을 특징으로 하는 동기화를 위한 장치.
  15. 시 분할 듀플렉스(Time Division Duplex) 네트워크에서 노드 간의 동기화를 위한 시스템에 있어서,
    하나 이상의 프레임에 동기화 필드를 포함하여 송신하는 마스터 노드와,
    상기 마스터 노드로부터 수신되는 상기 하나 이상의 프레임에 포함된 상기 동기화 필드를 이용하여 상기 마스터 노드와 동기를 맞추는 하나 이상의 슬레이브 노드를 포함함을 특징으로 하는 동기화를 위한 시스템.
  16. 제 15항에 있어서,
    상기 하나 이상의 슬레이브 노드가 송신하는 프레임에는 상기 동기화 필드가 포함되지 않음을 특징으로 하는 동기화를 위한 시스템.
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