KR20110048453A - 벌크 ＦｉｎＦＥＴ에서 Ｓｉ 핀의 핀 하부 부근의 ＳＴＩ 형상 - Google Patents

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Abstract

본 발명의 집적 회로 구조 형성 방법은, 상부면을 포함하는 반도체 기판을 제공하는 것, 상기 반도체 기판에 제1 절연 영역 및 제2 절연 영역을 형성하는 것, 그리고 상기 제1 절연 영역 및 제2 절연 영역을 리세싱(recessing)하는 것을 포함한다. 제1 절연 영역 및 제2 절연 영역의 나머지 부분의 상부면은 평평한 면이거나 디보트(divot) 표면이다. 제1 절연 영역과 제2 절연 영역 사이의 반도체 기판의 일부 그리고 제1 절연 영역 및 제2 절연 영역의 이웃한 제거부가 핀을 형성한다.

Description

벌크 ＦｉｎＦＥＴ에서 Ｓｉ 핀의 핀 하부 부근의 ＳＴＩ 형상{STI SHAPE NEAR FIN BOTTOM OF SI FIN IN BULK FINFET}
본 출원은, 발명의 명칭이 "벌크 FinFET에서 Si 핀의 핀 하부 부근의 STI 형상"이며 2009년 10월 27일자로 출원된 미국 가특허 출원 제61/255,365호의 우선권을 주장하며, 상기 미국 가특허 출원은 인용함으로써 본 명세서에 포함된다.
관련 출원의 상호 참조
본 출원은, 발명의 명칭이 "하이브리드 STI 갭-충전 방법(Hybrid STI Gap-Filling Approach)"이며 2009년 3월 16일자로 출원된 이하의 미국 특허 출원 제61/160,635호에 관한 것이며, 상기 미국 특허 출원은 인용함으로써 본 명세서에 포함된다.
본 출원은 일반적으로 집적 회로에 관한 것이며, 보다 구체적으로 반도체 핀 및 핀형 전계 효과 트랜지스터(FinFET)의 구조 및 제조 방법에 관한 것이다.
집적 회로의 점증하는 크기 축소 및 집적 회로의 속도에 대한 점증하는 요건에 따라, 트랜지스터는 점차적으로 크기를 더욱 줄이는 것과 더불어 더 큰 구동 전류를 가질 필요가 있다. 이에 따라 핀형 전계 효과 트랜지스터(FinFET)가 개발되었다. 도 1은 통상적인 FinFET의 단면도를 도시한 것이며, 이때 단면도는 소스 영역 및 드레인 영역보다는 핀을 가로지는 것이다. 핀(100)은 기판(102) 위로 연장되는 수직 실리콘 핀으로서 형성되며, 소스 영역 및 드레인 영역(도시하지 않음)과 이들 영역 사이의 채널 영역을 형성하기 위해 사용된다. STI(Shallow Trench Isolation) 영역(120)이 형성되어 핀(100)을 한정한다. 게이트(108)는 핀(100) 위에 형성된다. 게이트 유전체(106)가 형성되어 게이트(108)로부터 핀(100)을 분리시킨다.
STI 영역(120)의 형성에 있어서, STI 영역(120)의 상부면을 리세싱(recessing)하여 핀(100)을 형성하기 위해 습식 에칭이 사용된다. 습식 에칭을 사용하면 STI 영역(120)의 표면 중 중앙부가 표면 중 핀(100)에 근접한 부분보다 더 낮아지는 것을 관찰하였다. STI 영역(120)의 상부면은 스마일링 프로파일(smiling profile)을 갖는다고 한다.
기생 용량(parasitic capacitance)[커패시터(110)로 도시되어 있음]이 게이트(108)와 반도체 스트립(122) 사이에서 발생되도록 구현되며, 이때 STI 영역(120)은 기생 커패시터(110)의 절연체로서 작용한다. 기생 용량은 각각의 집적 회로의 성능에 악영향을 주며, 기생 용량을 줄일 필요가 있다.
본 발명은 개선된 집적 회로, 구체적으로는 반도체 핀 및 핀형 전계 효과 트랜지스터의 개선된 구조 및 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 실시예의 일 양태에 따르면, 집적 회로 구조 형성 방법은, 상부면을 포함하는 반도체 기판을 제공하는 것, 상기 반도체 기판에 제1 절연 영역 및 제2 절연 영역을 형성하는 것, 그리고 상기 제1 절연 영역 및 제2 절연 영역을 리세싱하는 것을 포함한다. 제1 절연 영역 및 제2 절연 영역의 나머지 부분의 상부면은 평평한 면이거나 디보트(divot) 표면이다. 제1 절연 영역과 제2 절연 영역 사이의 반도체 기판의 일부 그리고 제1 절연 영역 및 제2 절연 영역의 이웃한 제거부가 핀을 형성한다.
다른 실시예도 또한 개시된다.
본 발명에 따르면, 개선된 집적 회로, 구체적으로는 반도체 핀 및 핀형 전계 효과 트랜지스터의 개선된 구조 및 제조 방법을 얻을 수 있다.
실시예 및 실시예의 장점을 더욱 완벽하게 이해하기 위해, 이제 첨부 도면과 함께 제시되는 이하의 설명을 참고한다.
도 1은 통상적인 FinFET의 단면도를 도시한 것이다.
도 2 내지 도 8c는 실시예에 따른 FinFET의 제조에 있어서 중간 단계에서의 단면도이다.
도 9a 내지 도 9c는 시뮬레이션을 수행하기 위해 사용되는 구조이다.
본 개시내용에 따른 실시예의 제조 및 이용은 이하에 상세하게 설명되어 있다. 그러나, 이러한 실시예는 광범위한 특정 상황에서 구체화될 수 있는, 본 발명에 따른 다수의 적용 가능한 개념을 제공한다는 것을 이해해야 한다. 언급되는 특정 실시예는 단지 실시예를 제조하고 이용하는 특정 방식을 설명하려는 것이며 본 개시내용의 범위를 제한하려는 것이 아니다.
STI(Shallow Trench Isolation) 영역 및 핀형 전계 효과 트랜지스터(FinFET)를 형성하기 위한 본 발명의 방법이 제공된다. 실시예의 제조에 있어서의 중간 단계가 설명되어 있다. 실시예의 변형에 대해 언급한다. 다양한 도면 및 제시된 실시예 전체에 걸쳐, 동일한 도면 부호는 동일한 요소를 지칭하는 데 사용된다.
도 2를 참고하면, 반도체 기판(20)이 제공된다. 실시예에 있어서, 반도체 기판(20)은 실리콘을 포함한다. 탄소, 게르마늄, 갈륨, 비소, 질소, 인듐, 및/또는 인 등과 같이 보편적으로 사용되는 다른 재료도 또한 반도체 기판(20)에 포함될 수 있다. 반도체 기판(20)은 벌크 기판일 수도 있고, SOI(Semiconductor-On-Insulator) 기판일 수도 있다.
패드 층(22) 및 마스크 층(24)이 반도체 기판(20) 상에 형성될 수 있다. 패드 층(22)은, 예컨대 열적 산화 과정을 이용하여 형성되는 산화규소를 포함하는 박막일 수 있다. 패드 층(22)은 반도체 기판(20)과 마스크 층(24) 사이에서 접착 층으로서 작용할 수 있다. 패드 층(22)은 또한 마스크 층(24)의 에칭을 위한 에칭 중단 층으로서 작용할 수 있다. 실시예에 있어서, 마스크 층(24)은, 예컨대 LPCVD(Low Pressure Chemical Vapor Deposition)를 이용하여 질화규소로 형성된다. 다른 실시예에서는, 실리콘의 열적 질화에 의해, PECVD(Plasma Enhanced Chemical Vapor Deposition)에 의해, 또는 플라즈마 애노드 질화(plasma anodic nitridation)에 의해 마스크 층(24)이 형성된다. 마스크 층(24)은 후속하는 포토리소그래피 과정 동안에 경질 마스크로서 사용된다. 포토 레지스트(26)는 마스크 층(24) 상에 형성되며, 이후에 패턴화되어 포토 레지스트(26) 내에 개구(28)를 형성한다.
도 3을 참고하면, 마스크 층(24) 및 패드 층(22)은 개구(28)을 통해 에칭되며, 이에 따라 아래의 반도체 기판(20)이 노출되도록 한다. 노출된 반도체 기판(20)은 이후 에칭되어 트렌치(32)를 형성한다. 트렌치(32)들 사이의 반도체 기판(20) 부분은 반도체 스트립(42)을 형성한다. 트렌치(32)들은 (평면도 상에서) 서로 평행한 스트립일 수 있으며, 서로 근접하게 위치한다. 예를 들면, 트렌치(32)들 사이의 간격(S)은 약 30 nm보다 작을 수 있다. 이제 포토 레지스트(26)가 제거된다. 다음으로, 반도체 기판(20)의 본래 산화물을 제거하기 위해 세척이 행해질 수 있다. 이러한 세척은 희석된 플루오르화 수소산을 이용하여 행해질 수 있다.
트렌치(32)의 깊이(D)는 약 2100 Å 내지 약 2500 Å일 수 있는 반면, 폭(W)은 약 300 Å 내지 약 1500 Å이다. 예시적인 실시예에 있어서, 트렌치(32)의 종횡비(D/W)는 약 7.0보다 크다. 다른 예시적인 실시예에 있어서, 상기 종횡비는, 또한 약 7.0보다 작을 수도 있고 7.0과 8.0 사이일 수 있지만, 심지어 약 8.0보다 클 수도 있다. 그러나, 당업자는 본 설명 전체에 걸쳐 인용되는 치수 및 값은 단지 예일 뿐이며, 다양한 스케일의 집적 회로에 적절하게 변경될 수 있음을 이해할 것이다.
이제 도 4에 도시된 바와 같이 라이너 산화물(34)이 트렌치(32)에 형성된다. 실시예에 있어서, 라이너 산화물(34)은 두께가 약 20 Å 내지 약 500 Å인 열적 산화물일 수 있다. 다른 실시예에 있어서, 라이너 산화물(34)은 ISSG(In-Situ Steam Generation)를 사용하여 형성될 수 있다. 또 다른 실시예에 있어서, 라이너 산화물(34)은, SACVD(Selective Area Chemical Vapor Deposition) 등과 같이 정합(conformal) 산화물 층을 형성할 수 있는 증착 기법을 이용하여 형성될 수 있다. 라이너 산화물(34)의 형성에 의해 트렌치(32)의 코너가 둥글게 되며, 이는 전기장을 감소시키고 이에 따라 최종 집적 회로의 성능을 개선시킨다.
도 5를 참고하면, 트렌치(32)는 유전 재료(36)로 충전된다. 유전 재료(36)는 산화규소를 포함할 수 있고 이에 따라 산화물(36)이라고 할 수도 있지만, SiN, SiC 등과 같은 다른 유전 재료도 또한 사용될 수 있다. 실시예에 있어서, HARP(High Aspect-Ratio Process)를 이용하여 산화물(36)이 형성되며, 이때 공정 가스는 TEOS(TetraEthylOrthoSilicate) 및 오존(O3)을 포함할 수 있다.
이제 화학기계적 연마가 행해지며, 후속하여 마스크 층(24) 및 패드 층(22)이 제거된다. 결과적인 구조는 도 6에 도시되어 있다. 트렌치(32) 내의 라이너 산화물(34) 및 산화물(36)의 나머지 부분은 이후에 STI(Shallow Trench Isolation) 영역(40)이라 부른다. 마스크 층(24)은, 질화 규소로 형성되어 있는 경우, 고온의 H3PO4를 이용하는 습식 공정에 의해 제거될 수 있는 반면, 패드 층(22)은, 산화규소로 형성되어 있는 경우, 희석된 플루오르화 수소산을 이용하여 제거될 수 있다. 변형례에 있어서, 마스크 층(24) 및 패드 층(22)은 STI 영역(40)의 리세싱 이후에 제거될 수 있으며, 리세싱 단계는 도 7a 내지 도 7c에 도시되어 있다.
다음으로, FinFET의 핀을 형성하기 위해 도 6에 도시된 구조가 사용될 수 있다. 도 7a, 도 7b 및 도 7c에 도시된 바와 같이, STI 영역(40)은 에칭 단계에 의해 리세싱되며, 결과적으로 리세스(52)를 형성한다. 이에 따라 남아있는 STI 영역(40)의 상부면 위로 돌출되는 반도체 스트립(42) 부분이 핀(60)이 된다. 핀(60)의 높이(H')는 15 nm 내지 약 50 nm일 수 있지만, 이 높이는 또한 더 클 수도 있고 작을 수도 있다.
도 7a, 도 7b 및 도 7c에서의 STI 영역(40)의 상부면은 상이한 프로파일을 갖는다. 도 7a 및 도 7b에서의 STI 영역(40)은 디보트 프로파일을 갖는다고 한다. 이에 따라, 도 7a 및 도 7b에서의 각각의 STI 영역(40)은 디보트 STI 영역이라 부른다. 이웃하는 핀(60)들 사이의 공간에는 중앙선(61)이 있으며, 이 중앙선(61)에 근접한 STI 영역(40)의 상부면 부분은 핀(60)에 근접한 상부면 부분보다 높은 것이 관찰된다. 다시 말하면, 디보트 STI 영역(40)의 상부면의 중심이 가장 높을 수 있고, STI 영역(40)의 상부면은 중앙선(61)으로부터 각각의 핀(60)까지 점진적으로 낮아지며 연속적으로 낮아질 수 있다. 실시예에 있어서, 도 7a에 도시된 바와 같이, STI 영역(40)의 상부면의 최고점과 최저점의 높이차(ΔH)는 약 5 nm보다 크거나 약 20 nm보다 훨씬 크다. STI 영역(40)의 상부면의 높이는, 도 7a에 도시된 바와 같이 중앙선(61)으로부터 이웃하는 핀(60)까지 내내 지속적으로 감소한다. 대안으로, STI 영역(40)의 상부면은, 도 7b에 도시된 바와 같이 상부면이 핀(60)과 만나는 영역에서 약간 올라갈 수 있다. 그러나, STI 영역(40)의 상부면의 최고점은 여전히 중앙선(61) 부근에 있다. 도 7c는, STI 영역(40)의 상부면이 실질적으로 평평한 변형례를 예시한 것이다. 이에 따라, 각각의 STI 영역(40)은 평평한 STI 영역이라 부른다.
도 7a, 도 7b 및 도 7c에 도시된 바와 같은 프로파일을 갖는 STI 영역(40)을 형성하기 위해, 건식 에칭이 행해질 수 있다. 실시예에서는, 공정 가스가 NH3, HF 등을 포함하는 Siconi(또한 SiCoNi라고도 함) 공정을 이용하여 에칭을 행한다. 실시예에 있어서, NH3의 유량은 약 10 sccm 및 약 1000 sccm이며, HF의 유량은 약 100 sccm 및 약 500 sccm이다. HF 및 NH3는 STI 영역(40)에서 산화규소와 반응하여, 추가적인 HF/NH3가 산화규소에 도달하는 것을 방지하기 위해 STI 영역(40) 상에 축적되는 (NH4)2SiF6을 형성한다. 이에 따라, 에칭 속도가 감소하며, 측방향 에칭이 강화되고, 평평한 STI 영역(40) 또는 디보트 STI 영역(40)이 형성될 수 있다.
도 8a, 도 8b 및 도 8c는 각각 도 7a, 도 7b 및 도 7c에 도시된 구조로부터 형성되는 FinFET를 도시한 것이다. 각각의 도면 도 8a, 도 8b 및 도 8c에 있어서, 게이트 유전체(62)가 형성되어 핀(60)의 측벽 및 상부면을 덮는다. 게이트 유전체(62)는 열적 산화에 의해 형성될 수 있으며, 이에 따라 열적 산화규소를 포함할 수 있다. 실시예에서는, 게이트 유전체(62)가 핀(60)의 상부면에 형성되지만, STI 영역(40)의 상부면의 주요 부분에는 형성되지 않는다. 대안으로, 게이트 유전체(62)는 증착에 의해 형성될 수 있고, 고 유전상수(high-k) 재료로 형성될 수 있다. 이에 따라, 게이트 유전체(62)는 STI 영역(40)의 상부면(점선으로 도시된 부분) 및 핀(60)의 상부면 상에 형성된다. STI 영역(40)의 상부면 바로 위에 있는 게이트 유전체(62) 부분은 이에 따라 또한 디보트 프로파일을 갖는다. 이제 게이트 전극(64)이 게이트 유전체(62) 상에 형성된다. 실시예에 있어서, 게이트 전극(64)은 2개 이상의 핀(60)을 덮고, 이에 따라 결과적인 FinFET(66)는 2개 이상의 핀(60)을 포함한다. 변형례에서는, 하나의 FinFET를 형성하기 위해 각각의 핀(60)을 사용할 수 있다. 이제, 소스 영역과 드레인 영역 및 소스 규화물과 드레인 규화물을 포함하는 FinFET의 나머지 구성요소(도시하지 않음)가 형성된다. 이들 구성요소의 형성 과정은 당업계에 공지되어 있으며, 이에 따라 본 명세서에서 반복되지 않는다.
STI 영역(240)의 프로파일의 효과를 연구하기 위해 시뮬레이션을 행하였다. 도 9a, 도 9b 및 도 9c는 시뮬레이션이 행해진 구조이며, 각각 디보트 STI 영역(240), 평평한 STI 영역(240) 및 스마일링 STI 영역(240)을 포함한다. 도 9a, 도 9b 및 도 9c에서의 이러한 구조는 동일한 핀 높이(Hfin)를 갖는다. 시뮬레이션 결과로부터, 도 9a에서의 기생 게이트 용량이 가장 작으며, 도 9c에서의 기생 게이트 용량이 가장 큰 것으로 드러났다. 기생 게이트 용량이 가장 작은 도 9a에서의 FinFET는 도 9b 및 도 9c에 도시된 FinFET에 비해 속도가 개선될 수 있다. 마찬가지로, 도 9b에서의 FinFET는 도 9c에 도시된 FinFET에 비해 속도가 개선될 수 있다. (도 9a를 참고하여) 핀(260)에 근접한 부분(264_1)과 이 부분(264_1)에 의해 핀(260)으로부터 멀리 이격되어 있는 부분(264_2)으로 게이트 전극(264)이 분할될 수 있다고 설명할 수 있다. 게이트 부분(264_1)은 핀(260)에서의 채널의 제어에 기여한다. 그러나, 게이트 부분(264_2)은 채널의 제어에 기여하지 않을 뿐만 아니라 기생 게이트 용량에 악영향을 주며, 이때 커패시터(270)는 기생 게이트 용량의 일부를 기호로 나타낸 것이다. 이에 따라, 디보트 STI 영역 또는 평평한 STI 영역이 있으면, 게이트 부분(264_2)의 크기가 감소된다. 더욱이, 커패시터(270)의 커패시터 인슐레이터의 유효 두께가 증가된다. 그 결과로서, 기생 게이트 용량은 감소된다.
이러한 실시예들은 여러 가지 이로운 특징을 갖는다. FinFET의 게이트 전극 아래에 평평한 STI 영역 또는 디보트 STI 영역을 형성함으로써, FinFET의 기생 게이트 용량은 감소될 수 있으며, 각각의 FinFET의 속도는 증가될 수 있다.
실시예와 그 장점을 상세히 설명하였지만, 첨부된 청구범위에 의해 한정되는 바와 같은 실시예의 사상 및 범위로부터 벗어나지 않고 이들 실시예에서 다양한 변경, 대체 및 개조를 행할 수 있음을 이해해야만 한다. 더구나, 본 출원의 범위는, 상세한 설명에서 설명된 과정, 기계, 제조 및 질료의 조성, 수단, 방법 및 단계에 관한 구체적인 실시예로 제한되도록 의도된 것이 아니다. 당업자는, 본 개시내용에 따라, 본 명세서에서 설명된 대응하는 실시예와 실질적으로 동일한 기능 또는 실질적으로 동일한 결과를 구현하며, 현재 존재하거나 혹은 추후 개발될 과정, 기계, 제조, 질료의 조성, 수단, 방법 또는 단계를 사용할 수 있음을 개시내용으로부터 쉽게 이해할 것이다. 이에 따라, 첨부된 청구범위는 그 범위 내에서 이러한 과정, 기계, 제조, 질료의 조성, 수단, 방법, 또는 단계를 포함하도록 의도된다. 추가적으로, 각각의 청구항은 개별적인 실시예를 구성하며, 다양한 청구항 및 실시예의 조합은 본 개시내용의 범위에 속한다.
20 : 반도체 기판
22 : 패드 층
24 : 마스크 층
26 : 포토 레지스트
28 : 개구
32 : 트렌치
34 : 라이너 산화물
36 : 유전 재료
40 : STI 영역
42 : 반도체 스트립
52 : 리세스
60 : 핀
61 : 중앙선
62 : 게이트 유전체
64 : 게이트 전극
66 : FinFET
240 : STI 영역
260 : 핀
270 : 커패시터
H' : 높이
S : 간격

Claims (10)

  1. 집적 회로 구조를 형성하는 방법으로서,
    상부면을 포함하는 반도체 기판을 마련하는 것,
    상기 반도체 기판에 제1 절연 영역 및 제2 절연 영역을 형성하는 것, 그리고
    상기 제1 절연 영역 및 제2 절연 영역을 리세싱(recessing)하는 것
    을 포함하며, 상기 제1 절연 영역 및 제2 절연 영역의 나머지 부분의 상부면은 평평한 면이거나 디보트(divot) 표면이고, 제1 절연 영역과 제2 절연 영역 사이의 반도체 기판의 일부 그리고 제1 절연 영역 및 제2 절연 영역의 이웃한 제거된 부분은 핀을 형성하는 것인 집적 회로 구조의 형성 방법.
  2. 제1항에 있어서, 상기 리세싱하는 것은 SiCoNi 공정을 포함하며, SiCoNi 공정은 공정 가스로서 HF 및 NH3를 이용하는 것을 포함하는 것인 집적 회로 구조의 형성 방법.
  3. 제1항에 있어서, FinFET(Fin Field Effect Transistor)를 형성하는 것을 더 포함하며, FinFET를 형성하는 것은
    핀의 상부면 및 측벽 상에 게이트 유전체를 형성하는 것, 그리고
    상기 게이트 유전체 상에 게이트 전극을 형성하는 것
    을 포함하고, 상기 게이트 전극은 제1 절연 영역 및 제2 절연 영역 바로 위에 있는 부분을 포함하는 것인 집적 회로 구조의 형성 방법.
  4. 제1항에 있어서, 상기 제1 절연 영역 및 제2 절연 영역의 나머지 부분의 상부면은 디보트 프로파일을 갖는 것인 집적 회로 구조의 형성 방법.
  5. 제1항에 있어서, 상기 제1 절연 영역 및 제2 절연 영역의 나머지 부분의 상부면은 실질상 평평한 것인 집적 회로 구조의 형성 방법.
  6. 집적 회로 구조를 형성하는 방법으로서,
    실리콘 기판을 마련하는 것,
    상기 실리콘 기판에 복수 개의 STI(Shallow-Trench Isolation) 영역을 형성하는 것,
    제1 실리콘 핀 및 제2 실리콘 핀을 형성하도록 SiCoNi 공정을 이용하여 복수 개의 STI 영역의 상부를 제거하는 것으로서, 상기 제1 실리콘 핀 및 제2 실리콘 핀은 상기 복수 개의 STI 영역의 나머지 하위 부분들 사이에 그리고 그 위에 수평으로 존재하는 것, 그리고
    FinFET를 형성하는 것을 포함하며, 상기 FinFET를 형성하는 것은
    제1 실리콘 핀 및 제2 실리콘 핀의 상부면 및 측벽 상에 게이트 유전체를 형성하는 것, 그리고
    상기 게이트 유전체 상에 게이트 전극을 형성하는 것
    을 포함하며, 상기 게이트 전극은 제1 실리콘 핀 바로 위로부터 제2 실리콘 핀 바로 위까지 연장되는 것인 집적 회로 구조의 형성 방법.
  7. 제6항에 있어서, 상기 복수 개의 STI 영역의 하위 부분의 상부면은 디보트 표면이거나 평평한 면인 것인 집적 회로 구조의 형성 방법.
  8. 제6항에 있어서, 상기 SiCoNi 공정은 공정 가스로서 HF 및 NH3를 이용하는 것을 포함하는 것인 집적 회로 구조의 형성 방법.
  9. 제6항에 있어서, 상기 복수 개의 STI 영역 중 하나의 디보트 상부면은 소정 지점에서 제1 실리콘 핀과 연결되고, 이러한 연결 지점은 디보트 상부면의 최하위점인 것인 집적 회로 구조의 형성 방법.
  10. 제6항에 있어서, 상기 복수 개의 STI 영역 중 하나(중간 STI 영역)는 제1 실리콘 핀과 제2 실리콘 핀 사이에 있으며, 중간 STI 영역의 상부면의 최고위점은 제1 실리콘 핀과 제2 실리콘 핀 사이의 중앙선에 근접하고, 중간 STI 영역의 상부면의 최하위점은 제1 실리콘 핀 및 중간 STI 영역의 상부면의 연결 지점에 근접하지만 이 연결 지점은 아닌 것인 집적 회로 구조의 형성 방법.
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