KR20110038461A - Substrate strip - Google Patents

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KR20110038461A
KR20110038461A KR1020090095758A KR20090095758A KR20110038461A KR 20110038461 A KR20110038461 A KR 20110038461A KR 1020090095758 A KR1020090095758 A KR 1020090095758A KR 20090095758 A KR20090095758 A KR 20090095758A KR 20110038461 A KR20110038461 A KR 20110038461A
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dummy
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dummy metal
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KR1020090095758A
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강귀원
신영환
김진관
김병찬
이재수
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삼성전기주식회사
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Abstract

PURPOSE: A substrate strip is provided to reduce a substrate strip from being bended by forming a second dummy metal layer on the edge of a dummy region in a longitudinal direction. CONSTITUTION: A plurality of substrate regions comprise a plurality of substrate units. A dummy region(103) surrounds a plurality of substrate regions. A mold gate(104) is formed on four edges of the dummy region in a width direction. A first dummy metal layer(108) is formed on the edge of the dummy region in a width direction to face the mold gate. The substrate unit includes a base substrate, a first solder resist layer, and a second solder resist layer. The first solder resist layer is formed on the upper side of the base substrate. The second solder resist layer is formed on the lower side of the base substrate.

Description

기판 스트립{Substrate Strip}Substrate Strip

본 발명은 기판 스트립에 관한 것이다.The present invention relates to a substrate strip.

일반적으로 웨이퍼 한 장당 칩이 수십 개에서 혹은 수백 개를 형성할 수 있으나, 칩 자체만으로는 외부로부터 전기를 공급받아 전기신호를 주고 받을 수 없을 뿐만 아니라 미세한 회로를 담고 있기 때문에 외부의 충격에 의해 쉽게 손상된다. 이에 따라, 칩에 전기적인 연결을 해주고, 또한 외부의 충격으로부터 보호해주는 패키징 기술이 점진적으로 발전하게 되었다.Generally, chips can form dozens or hundreds of chips per wafer, but the chips themselves are not only able to receive electricity from outside and send or receive electric signals, but also contain minute circuits, so they are easily damaged by external shocks. do. As a result, packaging technologies that provide electrical connections to the chip and also protect it from external shocks have evolved.

최근에는 반도체 장치의 고집적화, 메모리 용량의 증가, 다기능화 및 고밀도 실장의 요구 등이 가속화되고 있으며, 이들의 요구를 만족시키기 위해 와이어 본딩 (Wire Bonding) 접합 구조에서 플립 칩 범프(Flip Chip Bump)를 이용하는 접합구조로 확대되고 있으며, 이중 하이-엔드(high-end) 급 기능을 하는 구조는 어셈블리 수율 향상을 위하여 기판 스트립 상태에서 범프를 형성하게 된다.Recently, the demand for high integration of semiconductor devices, increased memory capacity, multifunctionality, and high-density mounting has been accelerated, and in order to satisfy these demands, flip chip bumps have been used in wire bonding bonding structures. Expanded to the junction structure used, the dual high-end structure will form bumps in the substrate strip state for improved assembly yield.

한편, 반도체 패키지의 기판 스트립을 구성하는 내층 코어의 두께가 0.1mm 이하인 경우, 즉 반도체 패키지가 점점 더 경박단소화되는 경우에는 울(Wool) 및 레진(Resin) 량이 부족하여 열을 가하게 되면 휨 등의 변형이 발생하는 문제점이 있었다. 특히, 이러한 휨 현상(warpage)의 발생은 패키지 조립공정에서 진공 에러나 이송 오류 등의 문제를 일으키기 때문에, 기판제조 단계에서 휨을 제어해야 할 필요가 있다.On the other hand, when the thickness of the inner layer core constituting the substrate strip of the semiconductor package is 0.1 mm or less, that is, when the semiconductor package becomes thinner and thinner, the amount of wool and resin is insufficient and the heat is applied. There was a problem that the deformation occurs. In particular, since the occurrence of warpage causes problems such as vacuum error and transfer error in the package assembly process, it is necessary to control the warpage in the substrate manufacturing step.

도 1은 종래기술에 따른 기판 스트립(10)의 평면도이다. 이하, 도 1을 참조하여 종래기술에 따른 기판 스트립(10)을 설명하면 다음과 같다.1 is a plan view of a substrate strip 10 according to the prior art. Hereinafter, the substrate strip 10 according to the related art will be described with reference to FIG. 1.

종래기술에 따른 기판 스트립(10)은 단위 반도체칩(미도시)이 실장되는 복수의 기판 유닛(11), 복수의 기판 유닛(11)이 모여서 형성된 복수의 기판 영역(12), 기판 영역(12)을 둘러싸는 더미 영역(13), 더미 영역(13)의 너비방향(15)의 일측 모서리부에 형성되는 몰드게이트(14), 및 기판 영역(12) 사이의 더미 영역(13)에 형성되는 슬롯(17; slot)으로 구성된다.The substrate strip 10 according to the related art includes a plurality of substrate units 11 on which a unit semiconductor chip (not shown) is mounted, a plurality of substrate regions 12 formed by gathering a plurality of substrate units 11, and a substrate region 12. ) Is formed in the dummy region 13, the mold gate 14 formed at one corner of the width direction 15 of the dummy region 13, and the dummy region 13 between the substrate region 12. It consists of a slot 17.

슬롯(17)은 기판 영역(12) 간에 길이방향(16)으로 길게 형성된 구멍으로서, 종래에는 상기 슬롯의 형태로서 기판 스트립(10)의 휨 현상을 감소시켰다. 또한, 더미 영역(13)의 구리동박층(미도시)의 면적을 이용하여, 기판 스트립(10)이 몰드게이트(14)에 의해 휘는 것을 방지하고자 하였다.The slot 17 is a hole formed long in the longitudinal direction 16 between the substrate regions 12, which conventionally reduces the warping phenomenon of the substrate strip 10 in the form of the slot. In addition, the area of the copper copper foil layer (not shown) of the dummy region 13 was used to prevent the substrate strip 10 from being bent by the mold gate 14.

그러나, 종래와 같은 기판 스트립(10)의 경우, 플립 칩 범프 접합 구조로 기판 스트립(10)을 제조할 때, 기판 스트립(10) 상태에서 범핑(bumping) 및 코이닝(coining)을 하므로 200°C 이상의 고온과 압력이 가해지는바, 몰드게이트(14)와 기판 영역(12), 더미 영역(13) 간 열팽창계수의 차이 때문에 부채꼴 형태로 기판 스트립(10)이 휘는 문제점이 있었다However, in the case of the conventional substrate strip 10, when manufacturing the substrate strip 10 with a flip chip bump junction structure, since the bumping (coining) and the coining (coining) in the state of the substrate strip 10 200 ° Since the high temperature and pressure of C or more were applied, the substrate strip 10 was bent in a fan shape due to the difference in thermal expansion coefficient between the mold gate 14, the substrate region 12, and the dummy region 13.

또한, 기판 스트립(10)이 휘는 경우, 기판 영역(12)의 어느 한 지점에 응력이 집중되어 반도체칩(미도시)이 들뜨게 되어 범프(미도시)의 크기가 균일하게 형성되지 않고, 반도체칩(미도시)과 기판 스트립(10) 간 전기적 연결에 오류가 생기는 문제점이 있었다.In addition, when the substrate strip 10 is bent, stress is concentrated at any point of the substrate region 12, causing the semiconductor chip (not shown) to be lifted up so that the size of the bump (not shown) is not uniformly formed. There is a problem that an error occurs in the electrical connection between the (not shown) and the substrate strip (10).

본 발명은 상기와 같은 종래기술의 문제점을 해결하고자 창출된 것으로서, 본 발명의 목적은 플립 칩 범프 접합 구조에서 고온과 고압이 가해지더라도, 잘 휘지 않는 기판 스트립을 제공하기 위한 것이다.The present invention has been made to solve the problems of the prior art as described above, and an object of the present invention is to provide a substrate strip that is hard to be bent even when high temperature and high pressure are applied in a flip chip bump junction structure.

본 발명의 다른 목적은 기판 스트립의 휨 현상으로부터 발생하는 반도체칩의 들뜸 현상을 방지하는 기판 스트립을 제공하기 위한 것이다.Another object of the present invention is to provide a substrate strip for preventing the lifting of the semiconductor chip resulting from the bending phenomenon of the substrate strip.

본 발명의 바람직한 제1 실시예에 따른 기판 스트립은, 복수의 기판 유닛이 포함된 복수의 기판 영역, 상기 복수의 기판 영역을 둘러싸는 더미 영역, 상기 더미 영역의 일측 너비방향 모서리부에 형성되는 몰드게이트, 및 상기 더미 영역의 타측 너비방향 모서리부에 형성되되, 상기 몰드게이트와 대향하여 형성되는 제1 더미금속층을 포함하되, 상기 기판 유닛이, 상면에 제1 회로층이 형성되고 하면에 제2 회로층이 형성된 베이스기판, 상기 베이스기판의 상부에 형성된 제1 솔더레지스트층, 및 상기 베이스기판의 하부에 형성된 제2 솔더레지스트층을 포함하는 것을 특징으로 한다.The substrate strip according to the first exemplary embodiment of the present invention includes a plurality of substrate regions including a plurality of substrate units, a dummy region surrounding the plurality of substrate regions, and a mold formed at one side widthwise edge portion of the dummy region. A gate, and a first dummy metal layer formed on the other side widthwise edge portion of the dummy region and facing the mold gate, wherein the substrate unit has a first circuit layer formed on an upper surface thereof, and a second dummy metal layer formed on an upper surface thereof. And a base substrate having a circuit layer formed thereon, a first solder resist layer formed above the base substrate, and a second solder resist layer formed below the base substrate.

여기서, 상기 몰드게이트는 상기 제1 더미금속층과 동일한 금속으로 구성된 것을 특징으로 한다.The mold gate is made of the same metal as the first dummy metal layer.

또한, 상기 몰드게이트와 상기 제1 더미금속층의 크기는 동일한 것을 특징으로 한다.In addition, the mold gate and the first dummy metal layer have the same size.

또한, 상기 복수의 기판 영역 사이의 상기 더미 영역에 형성되는 슬롯을 더 포함하는 것을 특징으로 한다.The apparatus may further include a slot formed in the dummy region between the plurality of substrate regions.

또한, 상기 더미 영역의 최외곽에 형성되는 툴링홀, 및 정렬마크를 더 포함하는 것을 특징으로 한다.The apparatus may further include a tooling hole formed at the outermost part of the dummy area and an alignment mark.

본 발명의 바람직한 제2 실시예에 따른 기판 스트립은, 본 발명의 바람직한 제1 실시예에 따른 기판 스트립에 있어서, 상기 더미 영역의 양측 길이방향 모서리부에 대향하여 형성되는 제2 더미금속층을 더 포함하는 것을 특징으로 한다.The substrate strip according to the second preferred embodiment of the present invention, in the substrate strip according to the first preferred embodiment of the present invention, further includes a second dummy metal layer formed opposite to both longitudinal edges of the dummy region. Characterized in that.

여기서, 상기 몰드게이트, 상기 제1 더미금속층, 및 상기 제2 더미금속층은 동일한 금속으로 구성된 것을 특징으로 한다.The mold gate, the first dummy metal layer, and the second dummy metal layer may be formed of the same metal.

또한, 상기 제2 더미금속층의 크기는 모두 동일한 것을 특징으로 한다.In addition, the sizes of the second dummy metal layers are all the same.

본 발명의 바람직한 제3 실시예에 따른 기판 스트립은, 본 발명의 바람직한 제1 실시예에 따른 기판 스트립에 있어서, 상기 복수의 기판 영역 사이의 상기 더미 영역에 형성되는 제3 더미금속층을 더 포함하는 것을 특징으로 한다.The substrate strip according to the third preferred embodiment of the present invention further includes a third dummy metal layer formed in the dummy area between the plurality of substrate areas in the substrate strip according to the first preferred embodiment of the present invention. It is characterized by.

여기서, 상기 몰드게이트, 상기 제1 더미금속층, 및 상기 제3 더미금속층은 동일한 금속으로 구성된 것을 특징으로 한다.The mold gate, the first dummy metal layer, and the third dummy metal layer may be formed of the same metal.

또한, 상기 제3 더미금속층의 크기는 모두 동일한 것을 특징으로 한다.In addition, the sizes of the third dummy metal layers are all the same.

본 발명의 바람직한 제4 실시예에 따른 기판 스트립은, 본 발명의 바람직한 제2 실시예에 따른 기판 스트립에 있어서, 상기 복수의 기판 영역 사이의 상기 더미 영역에 형성되는 제3 더미금속층을 더 포함하는 것을 특징으로 한다.The substrate strip according to the fourth preferred embodiment of the present invention further includes a third dummy metal layer formed in the dummy area between the plurality of substrate areas in the substrate strip according to the second preferred embodiment of the present invention. It is characterized by.

여기서, 상기 몰드게이트, 상기 제1 더미금속층, 상기 제2 더미금속층, 상기 제3 더미금속층은 동일한 금속으로 구성된 것을 특징으로 한다.The mold gate, the first dummy metal layer, the second dummy metal layer, and the third dummy metal layer may be made of the same metal.

본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로부터 더욱 명백해질 것이다.The features and advantages of the present invention will become more apparent from the following detailed description based on the accompanying drawings.

이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.Prior to this, terms and words used in the present specification and claims should not be construed in a conventional and dictionary sense, and the inventor may appropriately define the concept of a term in order to best describe its invention The present invention should be construed in accordance with the spirit and scope of the present invention.

본 발명에 따른 기판 스트립은 몰드게이트에 대향하여 더미 영역의 타측 너비방향 모서리부에 제1 더미금속층을 형성함으로써, 기판 스트립의 휨 현상을 감소시키는 장점이 있다.The substrate strip according to the present invention has the advantage of reducing the warpage phenomenon of the substrate strip by forming the first dummy metal layer on the other side widthwise corner of the dummy region opposite to the mold gate.

또한, 본 발명에 따른 기판 스트립은 휨 현상이 감소되어 반도체칩이 들뜨지 않아, 일정한 크기의 범프가 형성되는 장점이 있다.In addition, the substrate strip according to the present invention has the advantage that the bending phenomenon is reduced, the semiconductor chip is not lifted, a bump of a certain size is formed.

또한, 본 발명에 따른 기판 스트립은 더미 영역의 양측 길이방향 모서리부에 제2 더미금속층을 형성함으로써, 기판 스트립의 휨 현상을 감소시키고, 응력이 집중되는 현상을 방지하는 장점이 있다.In addition, the substrate strip according to the present invention has the advantage of forming a second dummy metal layer on both side longitudinal edges of the dummy region, thereby reducing warpage of the substrate strip and preventing stress concentration.

또한, 본 발명에 따른 기판 스트립은 기판 영역 사이의 더미 영역에 제3 더미금속층을 형성함으로써, 기판 스트립의 열팽창계수를 고르게 하는 장점이 있다.In addition, the substrate strip according to the present invention has an advantage in that the thermal expansion coefficient of the substrate strip is evenly formed by forming a third dummy metal layer in the dummy region between the substrate regions.

본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.BRIEF DESCRIPTION OF THE DRAWINGS The objects, particular advantages and novel features of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings, in which: FIG. In the present specification, in adding reference numerals to the components of each drawing, it should be noted that the same components as possible, even if displayed on different drawings have the same number as possible. In addition, terms such as first and second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. In addition, in describing the present invention, if it is determined that the detailed description of the related known technology may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 바람직한 제1 실시예에 따른 기판 스트립(100a)의 평면도이고 도 3은 도 2에 도시한 기판 스트립(100a)에 형성된 기판 유닛(101)의 단면도이다. 이하, 이를 참조하여 본 실시예에 따른 기판 스트립(100a)에 대해 설명하기로 한다.2 is a plan view of a substrate strip 100a according to a first preferred embodiment of the present invention, and FIG. 3 is a cross-sectional view of the substrate unit 101 formed in the substrate strip 100a shown in FIG. Hereinafter, the substrate strip 100a according to the present exemplary embodiment will be described with reference to the drawings.

도 2에 도시한 바와 같이, 기판 스트립(100a)은 복수의 기판 유닛(101)이 포함된 복수의 기판 영역(102), 기판 영역(102)을 둘러싸는 더미 영역(103), 더미 영역(103)의 너비방향(105) 모서리부에 각각 형성되는 몰드게이트(104), 및 제1 더미금속층(108)을 포함한다.As shown in FIG. 2, the substrate strip 100a includes a plurality of substrate regions 102 including a plurality of substrate units 101, a dummy region 103 surrounding the substrate region 102, and a dummy region 103. The mold gate 104 and the first dummy metal layer 108 are respectively formed at the edge portion of the width direction 105 of the ().

기판 유닛(101)은 단위 반도체칩(미도시)이 실장되는 영역으로, 도 3에 도시한 바와 같이, 베이스기판(109), 베이스기판(109)의 상, 하면에 각각 형성된 제1 회로층(110)과 제2 회로층(112), 및 제1 솔더레지스트층(111)과 제2 솔더레지스트층(113)으로 구성된다.The substrate unit 101 is an area in which a unit semiconductor chip (not shown) is mounted, and as shown in FIG. 3, the first circuit layer formed on the base substrate 109 and the upper and lower surfaces of the base substrate 109, respectively. 110, the second circuit layer 112, and the first solder resist layer 111 and the second solder resist layer 113.

여기서, 베이스기판(109)은 이후에 기판 스트립(100a)의 기판 영역(102)에 실장되는 반도체칩(미도시)의 하중, 및 기판 스트립(100a)의 자중을 지지할 수 있는 경질의 소재로 이루어지며, 예를 들면, 금속판 또는 절연재가 될 수 있다. 베이스기판(109)이 절연재로 구성되는 경우, 예를 들어, 에폭시 수지 또는 개질된 에폭시 수지, 비스페놀 A 수지, 에폭시-노볼락 수지, 아라미드 강화되거나 유리 섬유 강화되거나 종이 강화된 에폭시 수지를 포함한 경질의 절연재로 구성될 수 있다.Here, the base substrate 109 is made of a rigid material that can support the load of the semiconductor chip (not shown) mounted on the substrate region 102 of the substrate strip 100a and the weight of the substrate strip 100a. It may be made, for example, a metal plate or an insulating material. When the base substrate 109 is composed of an insulating material, for example, a hard resin including an epoxy resin or a modified epoxy resin, a bisphenol A resin, an epoxy-novolak resin, an aramid reinforced glass fiber reinforced or paper reinforced epoxy resin It may be composed of an insulating material.

제1 회로층(110)은 베이스기판(109) 상면에, 제2 회로층(112)은 베이스기판(109) 하면에 각각 형성된다. 또한, 제1 회로층(110) 및 제2 회로층(112)은 통상적인 SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process), 또는 서브트랙티브(Subtractive) 공법 등을 이용하여 형성할 수 있고, 비아(미도시)를 통해 전기적 연결될 수 있다. 한편, 제1 회로층(110) 및 제2 회로층(112)의 물질로 는 예를 들면, 금, 은, 구리, 니켈 등의 전기 전도성 금속으로 이루어질 수 있다. 또한, 제1 회로층(110)은 반도체칩(미도시)이 범프(미도시)를 통해 연결되는 본딩 패드(116)를 포함하고, 제2 회로층(112)은 솔더볼이 형성되는 볼 랜드(117)를 포함할 수 있다.The first circuit layer 110 is formed on the upper surface of the base substrate 109, and the second circuit layer 112 is formed on the lower surface of the base substrate 109. In addition, the first circuit layer 110 and the second circuit layer 112 are formed using a conventional semi-additive process (SAP), a modified semi-additive process (MSAP), or a subtractive method. And may be electrically connected via vias (not shown). Meanwhile, the materials of the first circuit layer 110 and the second circuit layer 112 may be made of, for example, an electrically conductive metal such as gold, silver, copper, or nickel. In addition, the first circuit layer 110 includes a bonding pad 116 to which a semiconductor chip (not shown) is connected through a bump (not shown), and the second circuit layer 112 may include a ball land in which solder balls are formed. 117).

제1 솔더레지스트층(111)은 제1 회로층(110)을 포함한 베이스기판(109)의 상면에 형성되며, 제1 회로층(110)을 함침하여 형성된다. 또한, 제2 솔더레지스트층(113)은 제2 회로층(112)을 포함한 베이스기판(109)의 하면에 형성되며, 제2 회로층(112)을 함침하여 형성된다. 여기서, 제1 솔더레지스트층(111) 및 제2 솔더레지스트층(113)은 예를 들어, 액상 솔더레지스트 잉크를 사용하여 형성할 수 있다. 한편, 제1 회로층(110)의 본딩 패드(116)와 제2 회로층(112)의 볼 랜드(117)는 각각 제1 솔더레지스트층(111) 및 제2 솔더레지스트층(113)에 형성된 오픈부(118)를 통하여 외부로 노출된다.The first solder resist layer 111 is formed on the upper surface of the base substrate 109 including the first circuit layer 110 and is formed by impregnating the first circuit layer 110. In addition, the second solder resist layer 113 is formed on the lower surface of the base substrate 109 including the second circuit layer 112 and formed by impregnating the second circuit layer 112. Here, the first solder resist layer 111 and the second solder resist layer 113 may be formed using, for example, liquid solder resist ink. Meanwhile, the bonding pads 116 of the first circuit layer 110 and the ball lands 117 of the second circuit layer 112 are formed in the first solder resist layer 111 and the second solder resist layer 113, respectively. It is exposed to the outside through the open portion 118.

기판 영역(102)은 단위 기판 유닛(101)이 모여서 하나의 영역을 구성한 부분으로, 기판 스트립(100a)에는 복수의 기판 영역(102)이 형성된다. 또한, 기판 스트립(100a)의 기판 영역(102)에 반도체칩(미도시)이 실장된다.The substrate region 102 is a portion in which the unit substrate units 101 are assembled to form one region, and a plurality of substrate regions 102 are formed in the substrate strip 100a. In addition, a semiconductor chip (not shown) is mounted on the substrate region 102 of the substrate strip 100a.

더미 영역(103)은 기판 영역(102)의 주위를 둘러싸면서 형성되는 부재로서, 반도체칩(미도시)이 본딩되지 않는 영역이다.The dummy region 103 is a member formed surrounding the substrate region 102, and is a region where a semiconductor chip (not shown) is not bonded.

더미 영역(103)에는 이하에서 설명되는 몰드게이트(104), 기판 스트립(100a) 의 가공시에 기준으로 사용되는 툴링홀(미도시; tooling hole), 반도체칩(미도시)을 실장하기 위한 정렬마크(미도시), 기판 스트립(100a)의 휨 현상을 방지하는 슬롯(107)이 형성된다. 또한, 정렬마크(미도시), 및 툴링홀(미도시)은 더미 영역(103)의 최외곽에 형성되고, 슬롯(107)은 기판 영역(102) 사이의 더미 영역(103)에 형성될 수 있다. 여기서, 더미 영역(103)이 넓어질수록 기판 스트립(100a) 상의 유효 면적이 감소하는바, 더미 영역(103)은 상기 툴링홀 등이 형성될 수 있을 정도 크기로 형성하는 것이 바람직하다.The dummy region 103 has an alignment for mounting the mold gate 104 described below, a tooling hole (not shown) and a semiconductor chip (not shown) which are used as a reference when processing the substrate strip 100a. A mark 107 and a slot 107 are formed to prevent the warpage of the substrate strip 100a. In addition, an alignment mark (not shown) and a tooling hole (not shown) may be formed at the outermost portion of the dummy region 103, and the slot 107 may be formed in the dummy region 103 between the substrate regions 102. have. Here, as the dummy region 103 becomes wider, the effective area on the substrate strip 100a decreases, and the dummy region 103 may be formed to a size sufficient to form the tooling hole or the like.

몰드게이트(104)는 기판 스트립(100a)의 상면을 따라, 더미 영역(103)의 너비방향(105) 일측 모서리부에 형성되며, 반도체칩(미도시)을 실장한 후, 기판 스트립(100a)을 몰딩할 때 몰딩 수지가 원활하게 공급될 수 있도록 한다. 한편, 몰드게이트(104)는 녹는점이 높은 금속으로 구성하는 것이 바람직하다.The mold gate 104 is formed at one corner of the width direction 105 of the dummy region 103 along the upper surface of the substrate strip 100a, and after mounting a semiconductor chip (not shown), the substrate strip 100a. When molding the molding resin can be smoothly supplied. On the other hand, the mold gate 104 is preferably composed of a metal having a high melting point.

제1 더미금속층(108)은 몰드게이트(104)와 대향하여, 기판스트립(100a)의 상면을 따라, 더미 영역(103)의 타측 너비방향(105) 모서리부에 형성된다. 여기서, 제1 더미금속층(108)은 몰드게이트(104)와 대응되어 반도체칩(미도시)을 실장할 때 휨 현상이 발생하는 것을 방지하는 부재이다. The first dummy metal layer 108 is formed along the upper surface of the substrate strip 100a to face the mold gate 104 and is formed at the edge portion of the other width direction 105 of the dummy region 103. Here, the first dummy metal layer 108 is a member corresponding to the mold gate 104 to prevent warpage from occurring when mounting a semiconductor chip (not shown).

구체적으로 살펴보면, 기판 유닛(101)에 반도체칩(미도시)을 실장할 때, 범핑(bumping) 및 코이닝(coining)을 수행하는 경우, 200°C 이상의 온도와 압력이 가해진다. 이때, 몰드게이트(104)와 기판 유닛(101)간, 즉, 베이스기판(109), 회로 층(110, 112), 솔더레지스트층(111, 113) 간 열팽창계수는 다르기 때문에, 기판 스트립(100a)이 뒤틀리고 휘게 된다. 따라서, 실장한 반도체칩(미도시)이 들뜨게 되고, 응력의 불균형으로 인하여 각 범프(미도시)의 크기가 달라지고, 반도체칩(미도시)과 기판 스트립(100a) 간 전기적 연결이 불량할 수 있다. 반면, 제1 더미금속층(108)을 몰드게이트(104)와 대향하여 형성한 경우에는, 제1 더미금속층(108)과 몰드게이트(104) 모두 금속으로 구성될 수 있는바, 열팽창계수의 차이가 있더라도 기판 스트립(100a)의 너비방향(105)이 균형을 잡을 수 있기 때문에, 응력 불균형을 해소하고 기판 스트립(100a)의 휨 현상을 감소시킬 수 있다. Specifically, when the semiconductor chip (not shown) is mounted on the substrate unit 101, when bumping and coining are performed, a temperature and pressure of 200 ° C. or more are applied. At this time, the coefficient of thermal expansion between the mold gate 104 and the substrate unit 101, that is, the base substrate 109, the circuit layers 110 and 112, and the solder resist layers 111 and 113 is different, and thus, the substrate strip 100a. ) Is twisted and warped. Therefore, the mounted semiconductor chip (not shown) is excited, the size of each bump (not shown) due to the unbalance of the stress, and the electrical connection between the semiconductor chip (not shown) and the substrate strip (100a) may be poor. have. On the other hand, when the first dummy metal layer 108 is formed to face the mold gate 104, both the first dummy metal layer 108 and the mold gate 104 may be made of metal, and thus the difference in thermal expansion coefficient is different. Even if the width direction 105 of the substrate strip 100a can be balanced, the stress imbalance can be eliminated and the warping phenomenon of the substrate strip 100a can be reduced.

특히, 제1 더미금속층(108)과 몰드게이트(104)의 열팽창계수를 같게 하기 위하여, 같은 종류의 금속으로 구성하는 것이 바람직하다. 또한, 기판 스트립(100a)의 너비방향(105)에 형성되는 제1 더미금속층(108)과 몰드게이트(104)의 크기를 동일하게 하는 것이 바람직하다.In particular, in order to make the coefficient of thermal expansion of the first dummy metal layer 108 and the mold gate 104 the same, it is preferable to configure the same kind of metal. In addition, the size of the first dummy metal layer 108 and the mold gate 104 formed in the width direction 105 of the substrate strip 100a may be the same.

도 4는 본 발명의 바람직한 제2 실시예에 따른 기판 스트립(100b)의 평면도이다. 이하, 이를 참조하여 본 실시예에 따른 기판 스트립(100b)에 대해 설명하기로 한다. 여기서, 동일하거나 대응하는 구성요소는 동일한 도면부호로 지칭되며, 제1 실시예와 중복되는 설명은 생략하기로 한다.4 is a plan view of a substrate strip 100b according to a second preferred embodiment of the present invention. Hereinafter, the substrate strip 100b according to the present exemplary embodiment will be described with reference to the drawings. Here, the same or corresponding components are referred to by the same reference numerals, and descriptions overlapping with the first embodiment will be omitted.

도 4에 도시한 바와 같이, 본 실시예에 따른 기판 스트립(100b)은 복수의 기판 유닛(101)이 포함된 복수의 기판 영역(102), 기판 영역(102)을 둘러싸는 더미 영역(103), 및 더미 영역(103)의 너비방향(105) 모서리부에 각각 형성되는 몰드게 이트(104)와 제1 더미금속층(108)으로 구성되되, 제2 더미금속층(114)을 더 포함하는 것을 특징으로 한다.As shown in FIG. 4, the substrate strip 100b according to the present embodiment includes a plurality of substrate regions 102 including a plurality of substrate units 101 and a dummy region 103 surrounding the substrate regions 102. And a mold gate 104 and a first dummy metal layer 108 respectively formed at corners of the width direction 105 of the dummy region 103, and further comprising a second dummy metal layer 114. It is done.

제2 더미금속층(114)은 더미 영역(103)의 양측 길이방향(106) 모서리부에 대향하여 각각 형성되고, 제2 더미금속층(114)이 형성됨으로써, 기판 스트립(100b)의 휨 현상을 더욱 감소시킬 수 있다.The second dummy metal layer 114 is formed to face opposite edges of the longitudinal direction 106 of the dummy region 103, and the second dummy metal layer 114 is formed, thereby further bending the substrate strip 100b. Can be reduced.

구체적으로, 제2 더미금속층(114), 제1 더미금속층(108), 및 몰드게이트(104)는 전체적으로 사각형 형상을 갖게 되고, 기판 스트립(100a)의 너비방향(105) 뿐만 아니라 길이방향(106)까지 균형을 잡아줌으로써, 기판 스트립(100a)은 열과 압력이 가해지더라도 응력이 어느 한 곳에 집중되지 않고, 휘지 않을 수 있다. 한편, 양측에 형성된 제2 더미금속층(114)은 같은 크기인 것이 바람직하고, 제1 더미금속층(108) 및 몰드게이트(104)와 같은 금속으로 구성되는 것이 바람직하다.Specifically, the second dummy metal layer 114, the first dummy metal layer 108, and the mold gate 104 may have a quadrangular shape as a whole, and the longitudinal direction 106 as well as the width direction 105 of the substrate strip 100a. By balancing), the substrate strip 100a may not be bent at any point without stress being concentrated even when heat and pressure are applied. On the other hand, the second dummy metal layer 114 formed on both sides is preferably the same size, and preferably composed of the same metal as the first dummy metal layer 108 and the mold gate 104.

도 5는 본 발명의 바람직한 제3 실시예에 따른 기판 스트립(100c)의 평면도이다. 이하, 이를 참조하여 본 실시예에 따른 기판 스트립(100c)에 대해 설명하기로 한다. 여기서, 동일하거나 대응하는 구성요소는 동일한 도면부호로 지칭되며, 제1 실시예 및 제2 실시예와 중복되는 설명은 생략하기로 한다.5 is a plan view of a substrate strip 100c according to a third preferred embodiment of the present invention. Hereinafter, the substrate strip 100c according to the present embodiment will be described with reference to the drawings. Here, the same or corresponding elements are referred to by the same reference numerals, and descriptions overlapping with the first and second embodiments will be omitted.

도 5에 도시한 바와 같이, 본 실시예에 따른 기판 스트립(100c)은 복수의 기판 유닛(101)이 포함된 복수의 기판 영역(102), 기판 영역(102)을 둘러싸는 더미 영역(103), 및 더미 영역(103)의 너비방향(105) 모서리부에 각각 형성되는 몰드게이트(104)와 제1 더미금속층(108)으로 구성되되, 제3 더미금속층(115)을 더 포함하는 것을 특징으로 한다.As shown in FIG. 5, the substrate strip 100c according to the present embodiment includes a plurality of substrate regions 102 including a plurality of substrate units 101 and a dummy region 103 surrounding the substrate regions 102. And a mold gate 104 and a first dummy metal layer 108 respectively formed at corners of the width direction 105 of the dummy region 103, and further comprising a third dummy metal layer 115. do.

제3 더미금속층(115)은 기판 영역(102) 사이의 더미 영역(103)에 형성되고, 제3 더미금속층(115)이 형성됨으로써, 기판 스트립(100c)의 휨 현상을 더욱 감소시킬 수 있다.The third dummy metal layer 115 is formed in the dummy region 103 between the substrate regions 102, and the third dummy metal layer 115 is formed, thereby further reducing the warpage of the substrate strip 100c.

구체적으로, 제3 더미금속층(115)이 형성되면, 제3 더미금속층(115), 제1 더미금속층(108), 몰드게이트(104)는 전체적으로 사다리 형상이 되고, 기판 스트립(100a)의 외측 과 내측이 모두 금속층이 형성되어, 열팽창계수가 고르게 되어 응력집중을 피할 수 있다.Specifically, when the third dummy metal layer 115 is formed, the third dummy metal layer 115, the first dummy metal layer 108, and the mold gate 104 become a ladder shape as a whole, and the outer side of the substrate strip 100a is formed. All of the metal layers are formed on the inner side, so that the coefficient of thermal expansion is even, thereby avoiding stress concentration.

도 6은 본 발명의 바람직한 제4 실시예에 따른 기판 스트립(100d)의 평면도이다. 이하, 이를 참조하면, 본 발명의 바람직한 제2 실시예와 제3 실시예의 제2 더미금속층(114)과 제3 더미금속층(115)이 모두 형성되어, 더욱 기판 스트립(100d)의 휨 현상이 방지될 수 있다. 이하, 제1 실시예, 제2 실시예, 및 제3 실시예와 중복되는 설명은 생략하기로 한다.6 is a plan view of a substrate strip 100d according to a fourth preferred embodiment of the present invention. Hereinafter, referring to this, both the second dummy metal layer 114 and the third dummy metal layer 115 of the second and third embodiments of the present invention are formed to further prevent warpage of the substrate strip 100d. Can be. Hereinafter, descriptions overlapping with the first embodiment, the second embodiment, and the third embodiment will be omitted.

이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 기판 스트립은 이에 한정 되지 않으며, 본 발명의 기술적 사상 내에서 당해 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함은 명백하다고 할 것이다.Although the present invention has been described in detail through specific embodiments, this is for explaining the present invention in detail, and the substrate strip according to the present invention is not limited thereto, and the general knowledge of the art within the technical spirit of the present invention is provided. It is obvious that modifications and improvements are possible by those who have them.

본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.All simple modifications and variations of the present invention fall within the scope of the present invention, and the specific scope of protection of the present invention will be apparent from the appended claims.

도 1은 종래기술에 따른 기판 스트립의 평면도이다.1 is a plan view of a substrate strip according to the prior art.

도 2는 본 발명의 바람직한 제1 실시예에 따른 기판 스트립의 평면도이다.2 is a plan view of a substrate strip according to a first preferred embodiment of the present invention.

도 3은 도 2에 도시한 기판 스트립에 형성된 기판 유닛의 단면도이다.3 is a cross-sectional view of the substrate unit formed on the substrate strip shown in FIG. 2.

도 4는 본 발명의 바람직한 제2 실시예에 따른 기판 스트립의 평면도이다.4 is a plan view of a substrate strip according to a second preferred embodiment of the present invention.

도 5는 본 발명의 바람직한 제3 실시예에 따른 기판 스트립의 평면도이다.5 is a plan view of a substrate strip according to a third preferred embodiment of the present invention.

도 6는 본 발명의 바람직한 제4 실시예에 따른 기판 스트립의 평면도이다.6 is a plan view of a substrate strip according to a fourth preferred embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

101 : 기판 유닛 102 : 기판 영역101: substrate unit 102: substrate region

103 : 더미 영역 104 : 몰드게이트103: dummy region 104: mold gate

105 : 너비방향 106 : 길이방향105: width direction 106: longitudinal direction

107 : 슬롯 108 : 제1 더미금속층107: slot 108: first dummy metal layer

109 : 베이스기판 110 : 제1 회로층109: base substrate 110: first circuit layer

111 : 제1 솔더레지스트층 112 : 제2 회로층111: first solder resist layer 112: second circuit layer

113 : 제2 솔더레지스트층 114 : 제2 더미금속층113: second solder resist layer 114: second dummy metal layer

115 : 제3 더미금속층 116 : 본딩 패드115: third dummy metal layer 116: bonding pad

117 : 볼 랜드 118 : 오픈부117: Borland 118: Open

Claims (14)

복수의 기판 유닛이 포함된 복수의 기판 영역;A plurality of substrate regions including a plurality of substrate units; 상기 복수의 기판 영역을 둘러싸는 더미 영역;A dummy region surrounding the plurality of substrate regions; 상기 더미 영역의 일측 너비방향 모서리부에 형성되는 몰드게이트; 및A mold gate formed at one side widthwise corner of the dummy region; And 상기 더미 영역의 타측 너비방향 모서리부에 형성되되, 상기 몰드게이트와 대향하여 형성되는 제1 더미금속층;A first dummy metal layer formed on the other side widthwise edge portion of the dummy area and formed to face the mold gate; 을 포함하는 기판 스트립.Substrate strip comprising a. 복수의 기판 유닛이 포함된 복수의 기판 영역;A plurality of substrate regions including a plurality of substrate units; 상기 복수의 기판 영역을 둘러싸는 더미 영역;A dummy region surrounding the plurality of substrate regions; 상기 더미 영역의 일측 너비방향 모서리부에 형성되는 몰드게이트; 및A mold gate formed at one side widthwise corner of the dummy region; And 상기 더미 영역의 타측 너비방향 모서리부에 형성되되, 상기 몰드게이트와 대향하여 형성되는 제1 더미금속층;A first dummy metal layer formed on the other side widthwise edge portion of the dummy area and formed to face the mold gate; 을 포함하되,&Lt; / RTI &gt; 상기 기판 유닛이, 상면에 제1 회로층이 형성되고 하면에 제2 회로층이 형성된 베이스기판, 상기 베이스기판의 상부에 형성된 제1 솔더레지스트층, 및 상기 베이스기판의 하부에 형성된 제2 솔더레지스트층을 포함하는 것을 특징으로 하는 기판 스트립.The substrate unit includes a base substrate having a first circuit layer formed on an upper surface thereof and a second circuit layer formed on a lower surface thereof, a first solder resist layer formed on an upper portion of the base substrate, and a second solder resist formed below the base substrate. A substrate strip comprising a layer. 청구항 1 또는 청구항 2에 있어서,The method according to claim 1 or 2, 상기 몰드게이트는 상기 제1 더미금속층과 동일한 금속으로 구성된 것을 특징으로 하는 기판 스트립.And the mold gate is formed of the same metal as the first dummy metal layer. 청구항 1 또는 청구항 2에 있어서,The method according to claim 1 or 2, 상기 몰드게이트와 상기 제1 더미금속층의 크기는 동일한 것을 특징으로 하는 기판 스트립.And the mold gate and the first dummy metal layer have the same size. 청구항 1 또는 청구항 2에 있어서,The method according to claim 1 or 2, 상기 복수의 기판 영역 사이의 상기 더미 영역에 형성되는 슬롯을 더 포함하는 것을 특징으로 하는 기판 스트립.And a slot formed in the dummy region between the plurality of substrate regions. 청구항 1 또는 청구항 2에 있어서,The method according to claim 1 or 2, 상기 더미 영역의 최외곽에 형성되는 툴링홀, 및 정렬마크를 더 포함하는 것을 특징으로 하는 기판 스트립.And a tooling hole formed at an outermost side of the dummy area, and an alignment mark. 청구항 1 또는 청구항 2에 있어서, The method according to claim 1 or 2, 상기 더미 영역의 양측 길이방향 모서리부에 대향하여 형성되는 제2 더미금속층을 더 포함하는 것을 특징으로 하는 기판 스트립.And a second dummy metal layer formed opposite both longitudinal edges of the dummy area. 청구항 7에 있어서,The method of claim 7, 상기 몰드게이트, 상기 제1 더미금속층, 및 상기 제2 더미금속층은 동일한 금속으로 구성된 것을 특징으로 하는 기판 스트립.And the mold gate, the first dummy metal layer, and the second dummy metal layer are made of the same metal. 청구항 7에 있어서,The method of claim 7, 상기 제2 더미금속층의 크기는 모두 동일한 것을 특징으로 하는 기판 스트립.And the second dummy metal layer has the same size. 청구항 1 또는 청구항 2에 있어서,The method according to claim 1 or 2, 상기 복수의 기판 영역 사이의 상기 더미 영역에 형성되는 제3 더미금속층을 더 포함하는 것을 특징으로 하는 기판 스트립.And a third dummy metal layer formed in the dummy region between the plurality of substrate regions. 청구항 10에 있어서,The method according to claim 10, 상기 몰드게이트, 상기 제1 더미금속층, 및 상기 제3 더미금속층은 동일한 금속으로 구성된 것을 특징으로 하는 기판 스트립.And the mold gate, the first dummy metal layer, and the third dummy metal layer are made of the same metal. 청구항 10에 있어서,The method according to claim 10, 상기 제3 더미금속층의 크기는 모두 동일한 것을 특징으로 하는 기판 스트립.And the third dummy metal layer has the same size. 청구항 7에 있어서,The method of claim 7, 상기 복수의 기판 영역 사이의 상기 더미 영역에 형성되는 제3 더미금속층을 더 포함하는 것을 특징으로 하는 기판 스트립.And a third dummy metal layer formed in the dummy region between the plurality of substrate regions. 청구항 13에 있어서,14. The method of claim 13, 상기 몰드게이트, 상기 제1 더미금속층, 상기 제2 더미금속층, 상기 제3 더미금속층은 동일한 금속으로 구성된 것을 특징으로 하는 기판 스트립.The mold gate, the first dummy metal layer, the second dummy metal layer, and the third dummy metal layer are formed of the same metal.
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