KR20110037673A - Semiconductor device and method for fabricating thereof - Google Patents

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Abstract

PURPOSE: A semiconductor device and a method for fabricating thereof are provided to maximize the coupling ratio between a control gate and the capacitance between tunneling regions by forming the floating gate of a trench type. CONSTITUTION: In a semiconductor device and a method for fabricating thereof, an element isolation film(130) defines a first well region(110) and an active area including a second well region(120). An insulating layer(140) is formed on the inside of a trench which is formed in the first and second well region. A floating gate(150) is formed on the insulating layer. Source/drain regions(160,170) are formed on one side of the first well region. A bulk region(180) is formed on the other side of the first well region.

Description

반도체 소자 및 그 제조방법{Semiconductor device and method for fabricating thereof}Semiconductor device and method for manufacturing same

본 발명은 반도체 소자에 관한 것으로서, 특히 좁은 면적에서도 터널링 영역과 컨트롤 게이트 영역의 커패시턴스 간의 Coupling ratio를 극대화하는 반도체 소자 및 그 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a semiconductor device and a method of manufacturing the same, which maximize the coupling ratio between the capacitance of the tunneling region and the control gate region even in a small area.

비휘발성 메모리(Non volatile memory)의 종류로서, 게이트로 작용하는 다결정(poly) 실리콘층이 단일 층인 단일 폴리 이이프롬(single poly EEPROM), 두 개의 다결정 실리콘츠이 수직으로 적층된 적층 게이트(stack gate ETOX), 단일 폴리 EEPROM과 적층 게이트의 중간에 해당하는 듀얼 폴리(dual POLY) EEPROM 및 분리 게이트 등이 있다. Non volatile memory, a single layer of poly polysilicon that acts as a gate, a single poly poly-EPROM, and a stack gate of two polycrystalline silicon vertically stacked stack ETOX ), A dual poly (EPLY) EEPROM and a separation gate that is halfway between a single poly EEPROM and a stacked gate.

일반적으로, 적층 게이트 타입은 셀 크기가 가장 작은 반면에 회로가 복잡하여 고밀도나 고성능용으로 적합하지만, 저밀도용으로는 적합하지 못하다. 저밀도용으로는 EEPROM이 주로 사용된다. 일 예로 단일 폴리형 EEPROM은 로직 공정에서 2개 정도의 마스크 공정을 추가하면 제작 가능하다. In general, the stacked gate type has the smallest cell size while the circuit is complex and suitable for high density or high performance, but not for low density. EEPROM is mainly used for low density. For example, a single poly-type EEPROM can be manufactured by adding about two mask processes in a logic process.

일반적인 단일 폴리형 EEPROM에 대해 다음과 같이 설명한다. A general single poly type EEPROM is described as follows.

도 1은 일반적인 단일 폴리형 EEPROM 셀(CELL)을 나타내는 평면도이고, 도 2는 도 1에 도시된 EEPROM에서 Y-Y'를 자른 단면도를 나타낸다.1 is a plan view illustrating a typical single poly-type EEPROM cell (CELL), and FIG. 2 is a cross-sectional view taken along the line Y-Y 'of the EEPROM shown in FIG.

도 1에 도시된 일반적인 단일 폴리형 EEPROM은 F-N 터널링(tunneling) 방식을 이용하여 프로그램(program) 동작과 소거(erase) 동작을 수행한다.The general single poly type EEPROM shown in FIG. 1 performs a program operation and an erase operation by using an F-N tunneling method.

도 1을 참조하면, 단일 폴리형 EEPROM은 터널링 영역(50), 리드 트랜지스터 영역(52) 및 컨트롤 게이트 영역(54)으로 구분된다.Referring to FIG. 1, a single poly type EEPROM is divided into a tunneling region 50, a lead transistor region 52, and a control gate region 54.

상기 각 영역(50, 52 및 54)은 활성 영역(20A, 20B 및 20C)과 웰(10A, 30 및 10B)을 포함하며, 패터닝된 폴리실리콘(40)이 전 영역(50, 52 및 54)에 걸쳐 형성된다.Each of the regions 50, 52, and 54 includes active regions 20A, 20B, and 20C and wells 10A, 30, and 10B, with the patterned polysilicon 40 being the entire region 50, 52, and 54. Formed over.

도 1에 도시된 EEPROM에서, NMOS를 사용할 경우 터널링 영역(50)과 컨트롤 게이트 영역(54)의 웰(10A 및 10B)은 모두 N형인 반면, 리드 트랜지스터 영역(52)의 웰(30)만 P형이 된다. 이 경우 P형인 반도체 기판(미도시)과 EEPROM을 서로 분리시킬 필요가 있다. In the EEPROM shown in FIG. 1, when the NMOS is used, the wells 10A and 10B of the tunneling region 50 and the control gate region 54 are both N-type, while only the well 30 of the lead transistor region 52 is P. FIG. You become a brother. In this case, it is necessary to separate the P-type semiconductor substrate (not shown) and the EEPROM from each other.

한편, 도 2에 도시된 터널링 영역(50)의 캐패시턴스(capacitance)(A)와 컨트롤 게이트 영역(54)의 캐패시턴스(B) 간 차이(coupling ratio)를 이용하여 터널링 영역(50)에서의 전자의 터널링 현상을 발생시킴으로써 프로그램/소저 동작을 수행한다.Meanwhile, by using the coupling ratio between the capacitance A of the tunneling region 50 and the capacitance B of the control gate region 54 shown in FIG. 2, the electrons in the tunneling region 50 Program / clear operation is performed by generating tunneling phenomenon.

프로그램/소저 동작 시에 두 캐패시턴스들(A,B) 간의 차이를 적당히 크게 하기 위해서는 컨트롤 게이트 영역(54)의 면적을 크게 하여 컨트롤 게이트 영역(54)의 활성 영역(20C)과 폴리실리콘(40)이 오버랩(overlap)되는 면적을 증가시켜야 한 다. 그러므로 전체 셀 크기가 커지게 된다. In order to appropriately increase the difference between the two capacitances A and B in the program / clear operation, the area of the control gate region 54 is increased so that the active region 20C and the polysilicon 40 of the control gate region 54 are increased. This overlapping area must be increased. Therefore, the total cell size becomes large.

결국, 수십 비트 이상의 EEPROM의 경우 EEPROM 셀의 전체 면적이 커지게 되어 셀 밀도가 저하되는 문제가 잇었다. As a result, in the case of an EEPROM of several tens of bits or more, the total area of the EEPROM cell is increased, resulting in a decrease in cell density.

또한, 셀 밀도 향상을 위해 듀얼 폴리(dual poly) EEPROM 셀을 제작하는 경우에는 컨트롤 게이트 영역의 캐패시턴스를 위해 별도의 절연막을 형성하는 공정이나 별도의 컨트롤 게이트 제작 공정이 요구되어 공정이 복잡해지는 문제가 따른다. In addition, when a dual poly EEPROM cell is manufactured to improve cell density, a process of forming a separate insulating film or a separate control gate manufacturing process is required for capacitance of a control gate region, which complicates the process. Follow.

본 발명이 이루고자 하는 기술적 과제는 셀의 면적을 증가시키지 않고 단순한 공정만으로 높은 셀 밀도를 보장해주는 반도체 소자 및 그의 제조방법을 제공하는데 있다. SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a semiconductor device and a method of manufacturing the same, which guarantee a high cell density by a simple process without increasing the area of a cell.

상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자는 반도체 기판내에 제1 웰 영역 및 그의 하부에 형성된 제2 웰 영역을 포함하는 활성 영역을 정의하기 위한 소자 분리막과, 제1 웰 영역 및 제2 웰 영역 내에 형성된 트렌치의 내벽 및 제1 웰 영역 상의 일부에 형성된 절연막과, 절연막 상에 일체형으로 형성된 플로팅 게이트와, 플로팅 게이트에 대하여 제1 웰 영역 내의 일측에 형성된 소스/드레인 영역과, 제1 웰 영역 내의 타측에 형성된 벌크 영역 및 제2 웰 영역 내에 형성된 컨트롤 터미널 영역을 포함함을 특징으로 한다. A semiconductor device according to an embodiment of the present invention for achieving the above object is a device isolation film for defining an active region including a first well region and a second well region formed below the semiconductor substrate, the first well An insulating film formed on an inner wall of the trench formed in the region and the second well region and a portion on the first well region, a floating gate integrally formed on the insulating film, a source / drain region formed on one side of the first well region with respect to the floating gate; And a bulk region formed on the other side in the first well region and a control terminal region formed in the second well region.

본 발명의 다른 실시 예에 따른 반도체 소자의 제조방법은 반도체 기판내에 제1 웰 영역 및 그의 하부에 형성된 제2 웰 영역을 포함하는 활성 영역을 정의하는 소자 분리막을 형성하는 단계와, 제1 웰 영역 및 제2 웰 영역 내에 형성된 트렌치의 내벽 및 제1 웰 영역 상의 일부에 절연막을 증착하는 단계와, 절연막 상에 폴리실리콘을 증착하여 일체형의 플로팅 게이트를 형성하는 단계와, 플로팅 게이트에 대하여 제1 웰 영역 내의 일측에 제2 도전형의 불순물을 이온주입하여 소스/드레인 영역을 형성하는 단계와, 제1 웰 영역 내의 타측에 제1 도전형의 불순물을 이온주 입하여 벌크 영역을 형성하는 단계 및 제2 웰 영역 내에 제2 도전형의 불순물을 이온주입하여 컨트롤 터미널 영역을 형성하는 단계를 포함함을 특징으로 한다. According to another aspect of the present invention, there is provided a method of fabricating a semiconductor device, the method including: forming an isolation layer defining an active region including a first well region and a second well region formed at a lower portion of the semiconductor substrate; Depositing an insulating film on an inner wall of the trench formed in the second well region and a portion of the first well region; depositing polysilicon on the insulating film to form an integral floating gate; Forming a source / drain region by ion implanting an impurity of a second conductivity type in one side of the region, and forming a bulk region by ion implanting an impurity of the first conductivity type in the other side of the first well region; And implanting impurities of the second conductivity type into the two well regions to form a control terminal region.

본 발명의 실시예에 따른 반도체 소자 및 그의 제조방법은 트렌치 타입의 플로팅 게이트를 형성함으로써 컨트롤 게이트 및 터널링 영역의 캐패시턴스의 Coupling ratio를 극대화함으로써 셀 블럭의 집적도를 높일 수 있다. The semiconductor device and the method of manufacturing the same according to the embodiment of the present invention can increase the integration degree of the cell block by maximizing the coupling ratio of the capacitance of the control gate and the tunneling region by forming a trench type floating gate.

이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. Hereinafter, the technical objects and features of the present invention will be apparent from the description of the accompanying drawings and the embodiments.

본 발명을 구체적으로 살펴보면 다음과 같다. Looking at the present invention in detail.

이하, 도 3을 참조하여 본 발명의 실시예에 따른 반도체 소자에 대해서 설명하기로 한다. 참고로 도 3은 도 4의 반도체 소자를 Z-Z' 선으로 자른 공정 단면도이다.Hereinafter, a semiconductor device according to an exemplary embodiment of the present invention will be described with reference to FIG. 3. For reference, FIG. 3 is a cross-sectional view of the semiconductor device of FIG. 4 taken along the line Z-Z '.

반도체 소자는 반도체 기판(100)내에 제1 웰 영역(110) 및 그의 하부에 형성된 제2 웰 영역(120)을 포함하는 활성 영역을 정의하기 위한 소자 분리막(130), 제1 웰 영역(110) 및 제2 웰 영역(120) 내에 형성된 트렌치(130)의 내벽 및 제1 웰 영역(110) 상의 일부에 형성된 절연막(140), 절연막(140) 상에 일체형으로 형성된 플로팅 게이트(150), 플로팅 게이트(150)에 대하여 제1 웰 영역(110) 내의 일측에 형성된 소스/드레인 영역(160, 170), 제1 웰 영역(110) 내의 타측에 형성된 벌크 영역(180) 및 제2 웰 영역(120) 내에 형성된 컨트롤 터미널 영역(190)을 포함한다.The semiconductor device includes a device isolation layer 130 and a first well region 110 for defining an active region including a first well region 110 and a second well region 120 formed below the semiconductor substrate 100. And an insulating layer 140 formed on an inner wall of the trench 130 formed in the second well region 120 and a portion of the first well region 110, a floating gate 150 integrally formed on the insulating layer 140, and a floating gate. Source / drain regions 160 and 170 formed at one side in the first well region 110 with respect to 150, and bulk regions 180 and the second well region 120 formed at the other side in the first well region 110. Control terminal region 190 formed therein.

제1 웰 영역(110)은 P형 이온을 주입하여 형성되는 P형 웰 영역이고, 제2 웰 영역(120)은 N형 이온을 주입하여 형성되는 N형 웰 영역일 수 있다. The first well region 110 may be a P-type well region formed by implanting P-type ions, and the second well region 120 may be an N-type well region formed by implanting N-type ions.

제2 웰 영역(120) 내에 형성된 플로팅 게이트(150)는 컨트롤 게이트(control gate) 동작하는 컨트롤 게이트 폴리이다. The floating gate 150 formed in the second well region 120 is a control gate poly that operates as a control gate.

컨트롤 터미널 영역(190)은 컨트롤 게이트 영역에 바이어스 전압을 인가하는 역할을 한다.The control terminal region 190 serves to apply a bias voltage to the control gate region.

소스/드레인 영역(160, 170) 및 플로팅 게이트(150)는 프로그램 또는 소거 동작시 리드 트랜지스터로 동작하고, 한편, 상기 리드 트랜지스터 영역은 소오스(160), 벌크 영역(180)에 접지전위인 GND 전위를 인가하고 드레인 영역(170)에 VDD 전원전압의 전위를 인가하며, 컨트롤 터미널 영역(190)에 통상적인 VCC 전원을 인가하면 터미널 영역으로 동작한다. The source / drain regions 160 and 170 and the floating gate 150 act as read transistors during a program or erase operation, while the read transistor regions are ground potentials at the source 160 and the bulk region 180. Is applied, a potential of the VDD power supply voltage is applied to the drain region 170, and a conventional VCC power supply is applied to the control terminal region 190 to operate as a terminal region.

터널링 영역의 캐패시턴스(A')와 컨트롤 게이트 영역의 캐패시턴스(B') 간 차이(Coupling ratio)를 이용하여 터널링 영역에서의 전자(electron)의 터널링 현상을 발생시킴으로써 프로그램/소저 동작을 수행한다.A program / clear operation is performed by generating a tunneling phenomenon of electrons in the tunneling region by using a coupling ratio between the capacitance A ′ of the tunneling region and the capacitance B ′ of the control gate region.

본 발명은 single poly EEPROM Cell을 트렌치 타입의 플로팅 게이트를 형성하여 컨트롤 게이트를 형성함으로써, 종래보다 감소된 면적에서 터널링 영역과 컨트롤 게이트 영역 간의 캐패시턴스(A', B') 간의 coupling ratio를 극대화할 수 있다. The present invention forms a control gate by forming a trench type floating gate of a single poly EEPROM Cell, thereby maximizing the coupling ratio between the capacitance (A ', B') between the tunneling region and the control gate region in a reduced area than conventionally. have.

도 4는 본 발명의 일 실시예에 의한 반도체 소자의 평면도이다. 위에서 내려다보면 본 발명의 반도체 소자는 컨트롤 게이트 영역을 반도체 기판 내에 트렌치로 형성하였기 때문에 평면상으로는 면적을 차지하고 있지 않기 때문에, 셀 크기 축소 효과가 있음을 알 수 있다.4 is a plan view of a semiconductor device according to an embodiment of the present invention. Looking down from the above, it can be seen that the semiconductor device of the present invention does not occupy an area on the plane because the control gate region is formed as a trench in the semiconductor substrate, thereby reducing the cell size.

도 5a 내지 도 5f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.5A through 5F are cross-sectional views of processes for describing a method of manufacturing a semiconductor device, according to an embodiment of the present invention.

도 5a에 도시된 바와 같이, 반도체 기판(100)에 활성 영역을 정의하기 위한 소자 분리막(130)을 형성한다. 소자 분리막(130)은 LOCOS 또는 STI(Shallow Trench Isolation) 공정을 통해 형성된다. As shown in FIG. 5A, an isolation layer 130 for defining an active region is formed in the semiconductor substrate 100. The device isolation layer 130 is formed through a LOCOS or shallow trench isolation (STI) process.

도 5b에 도시된 바와 같이, 소자 분리막(130)이 형성된 반도체 기판(100) 내에 이온주입으로 제1 웰 영역(110) 및 제2 웰 영역(120)을 형성한다. As shown in FIG. 5B, the first well region 110 and the second well region 120 are formed by ion implantation in the semiconductor substrate 100 on which the device isolation layer 130 is formed.

예로써, P형 불순물 이온주입으로 P형 웰인 제1 웰 영역(110)을 형성하고, N형 불순물 이온주입으로 N형 웰인 제2 웰 영역(120)을 형성한다. For example, a first well region 110 that is a P type well is formed by P-type impurity ion implantation, and a second well region 120 that is an N-type well is formed by N-type impurity ion implantation.

도 5c에 도시된 바와 같이, 제1 웰 영역(110) 및 제2 웰 영역(120)을 관통하는 트렌치 영역(125)을 형성한다. As shown in FIG. 5C, the trench region 125 penetrating the first well region 110 and the second well region 120 is formed.

트렌치 영역(125)은 감광막 패턴(미도시)을 이용하여 에칭(etching)하는 방법으로 형성할 수 있다. The trench region 125 may be formed by etching using a photoresist pattern (not shown).

도 5d에 도시된 바와 같이, 트렌치 영역(125)을 포함하는 반도체 기판(100) 전면에 열 산화(thermal oxidation)법 또는 화학 기상 증착법(CVD:Chemical Vapor Deposition)을 이용하여 트렌치(125)의 내벽 및 반도체 기판(100) 상에 절연막(oxidation, 140)을 형성한다.As illustrated in FIG. 5D, an inner wall of the trench 125 may be formed on the entire surface of the semiconductor substrate 100 including the trench region 125 by thermal oxidation or chemical vapor deposition (CVD). And an insulating layer 140 is formed on the semiconductor substrate 100.

도 5e에 도시된 바와 같이, 절연막(140)이 형성된 트렌치(125) 및 반도체 기 판(100) 상의 일부에 폴리실리콘을 화학 기상 증착법(CVD)을 이용하여 증착한다. 다음, 감광막 패턴 및 건조 습식 공정(Dry etch)을 이용하여 플로팅 게이트(150)를 형성한다. 그리고, 플로팅 게이트(150)를 제외한 나머지 반도체 기판 상의 절연막(140)을 모두 제거한다. As illustrated in FIG. 5E, polysilicon is deposited on the trench 125 and the semiconductor substrate 100 on which the insulating layer 140 is formed by chemical vapor deposition (CVD). Next, the floating gate 150 is formed by using a photoresist pattern and a dry wet process. Then, all of the insulating layer 140 on the semiconductor substrate except for the floating gate 150 is removed.

도 5f에 도시된 바와 같이, 플로팅 게이트(150)에 대하여 제1 웰 영역(110) 내의 일측에 제2 도전형의 불순물을 이온주입하여 소스/드레인 영역(160, 170)을 형성한다. 제2 도전형의 불순물은 N+형 불순물 이온을 이용할 수 있다. 이후, 반도체 기판(100) 상의 플로팅 게이트(150) 측면에 스페이서(155)를 형성할 수 있다. As illustrated in FIG. 5F, source / drain regions 160 and 170 are formed by ion implanting impurities of a second conductivity type in one side of the first well region 110 with respect to the floating gate 150. As the impurity of the second conductivity type, N + type impurity ions may be used. Thereafter, a spacer 155 may be formed on the side of the floating gate 150 on the semiconductor substrate 100.

그리고, 제1 웰 영역(110) 내의 타측에 제1 도전형의 불순물을 이온주입하여 벌크 영역(180)을 형성한다. 이 때, 제1 도전형의 불순물은 P+형 불순물 이온을 이용할 수 있다. 다음, 제2 웰 영역(120) 내의 반도체 기판 표면(100) 부근에 제2 도전형의 불순물을 이온주입하여 컨트롤 터미널(190) 영역을 형성한다. The bulk region 180 is formed by ion implanting impurities of the first conductivity type on the other side of the first well region 110. In this case, P + type impurity ions may be used as the impurity of the first conductivity type. Next, a second conductivity type impurity is ion implanted near the surface of the semiconductor substrate 100 in the second well region 120 to form the control terminal 190 region.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변경 및 변형이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. The present invention described above is not limited to the above-described embodiment and the accompanying drawings, and various substitutions, changes and modifications can be made without departing from the spirit of the present invention. It will be apparent to those who have knowledge.

따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

도 1은 일반적인 반도체 소자의 평면도. 1 is a plan view of a general semiconductor device.

도 2는 일반적인 반도체 소자의 공정 단면도. 2 is a process sectional view of a general semiconductor device.

도 3은 본 발명의 실시예에 따른 반도체 소자의 공정 단면도. 3 is a process cross-sectional view of a semiconductor device in accordance with an embodiment of the present invention.

도 4는 본 발명의 실시예에 따른 반도체 소자의 평면도. 4 is a plan view of a semiconductor device in accordance with an embodiment of the present invention.

도 5a 내지 도 5f는 본 발명의 실시예에 따른 반도체 소자를 제조하기 위한 공정 단면도. 5A through 5F are cross-sectional views illustrating a process of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

Claims (6)

반도체 기판내에 제1 웰 영역 및 그의 하부에 형성된 제2 웰 영역을 포함하는 활성 영역을 정의하기 위한 소자 분리막;An isolation layer for defining an active region including a first well region and a second well region formed below the semiconductor substrate; 상기 제1 웰 영역 및 제2 웰 영역 내에 형성된 트렌치의 내벽 및 상기 제1 웰 영역 상의 일부에 형성된 절연막;An insulating film formed on an inner wall of the trench formed in the first well region and the second well region and a part of the first well region; 상기 절연막 상에 일체형으로 형성된 플로팅 게이트;A floating gate integrally formed on the insulating film; 상기 플로팅 게이트에 대하여 상기 제1 웰 영역 내의 일측에 형성된 소스/드레인 영역;A source / drain region formed at one side of the first well region with respect to the floating gate; 상기 제1 웰 영역 내의 타측에 형성된 벌크 영역; 및A bulk region formed on the other side of the first well region; And 상기 제2 웰 영역 내에 형성된 컨트롤 터미널 영역;A control terminal region formed in the second well region; 을 포함함을 특징으로 하는 반도체 소자. A semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 제2 웰 영역 내에 형성된 상기 플로팅 게이트는 컨트롤 게이트 동작하는 것을 특징으로 하는 반도체 소자. And the floating gate formed in the second well region operates a control gate. 제 2 항에 있어서,The method of claim 2, 상기 컨트롤 터미널 영역은 상기 컨트롤 게이트 영역에 바이어스 전압을 인가하는 것을 특징으로 하는 반도체 소자.And the control terminal region applies a bias voltage to the control gate region. 제 1 항에 있어서,The method of claim 1, 상기 소스/드레인 영역 및 상기 소스/드레인 영역 상의 상기 플로팅 게이트는 프로그램 또는 소거 동작시 리드 트랜지스터 동작하는 것을 특징으로 하는 반도체 소자. And the floating gate on the source / drain region and the source / drain region operates a read transistor during a program or erase operation. 제 4 항에 있어서,The method of claim 4, wherein 상기 리드 트랜지스터 영역은 상기 소오스, 벌크 영역에 GND 전위를 인가하고 상기 드레인 영역에 VDD 전원을 인가하며, 상기 컨트롤 터미널 영역에 VCC 전원을 인가하면 터미널 영역으로 동작하는 것을 특징으로 하는 반도체 소자. And the lead transistor region operates as a terminal region when a GND potential is applied to the source and bulk regions, a VDD power is applied to the drain region, and a VCC power is applied to the control terminal region. 반도체 기판내에 제1 웰 영역 및 그의 하부에 형성된 제2 웰 영역을 포함하는 활성 영역을 정의하는 소자 분리막을 형성하는 단계;Forming an isolation layer in the semiconductor substrate defining an active region including a first well region and a second well region formed below the first well region; 상기 제1 웰 영역 및 제2 웰 영역 내에 형성된 트렌치의 내벽 및 상기 제1 웰 영역 상의 일부에 절연막을 증착하는 단계;Depositing an insulating film on an inner wall of the trench formed in the first well region and the second well region and a portion on the first well region; 상기 절연막 상에 폴리실리콘을 증착하여 일체형의 플로팅 게이트를 형성하는 단계;Depositing polysilicon on the insulating film to form an integrated floating gate; 상기 플로팅 게이트에 대하여 상기 제1 웰 영역 내의 일측에 제2 도전형의 불순물을 이온주입하여 소스/드레인 영역을 형성하는 단계;Forming a source / drain region by implanting a second conductivity type impurity into one side of the first well region with respect to the floating gate; 상기 제1 웰 영역 내의 타측에 제1 도전형의 불순물을 이온주입하여 벌크 영 역을 형성하는 단계; 및Forming a bulk region by ion implanting impurities of a first conductivity type into the other side of the first well region; And 상기 제2 웰 영역 내에 제2 도전형의 불순물을 이온주입하여 컨트롤 터미널 영역을 형성하는 단계;Implanting impurities of a second conductivity type into the second well region to form a control terminal region; 를 포함함을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a.
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KR20140125131A (en) * 2013-04-18 2014-10-28 에스케이하이닉스 주식회사 Nonvolatile memory device and method of fabricating the same
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