KR20110037489A - Laterally diffused metal oxide semiconductor transistor - Google Patents

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Abstract

PURPOSE: A laterally diffused metal oxide semiconductor transistor is provided to simultaneously increase a cut-off frequency and a maximum oscillation frequency by adding a thick oxide layer in the lower part of a gate lead metal. CONSTITUTION: In a laterally diffused metal oxide semiconductor transistor, a gate lead metal(32) is arranged in a semiconductor substrate in vertical direction. A gate metal(36) is arranged in the semiconductor substrate in horizontal direction. A gate finger(31) is contacted with the gate metal, and a drain finger(34) is parallel with the gate finger. A drain lead metal(35) is parallel with the gate metal.

Description

ＬＤＭＯＳ 트랜지스터{Laterally Diffused Metal Oxide Semiconductor transistor}LMDMOS transistors {Laterally Diffused Metal Oxide Semiconductor transistor}

본 발명은 트랜지스터에 관한 것으로, 더욱 상세하게는 RF에 이용가능한 LDMOS(Laterally Diffused Metal Oxide Semiconductor) 트랜지스터에 관한 것이다.The present invention relates to transistors and, more particularly, to LDMOS (Laterally Diffused Metal Oxide Semiconductor) transistors usable for RF.

도 1은 종래 기술에 의한 LDMOS 트랜지스터의 레이아웃을 도시한 도면이다. 도 1에 도시된 레이이웃에 따르면, 게이트 핑거(1) 사이에 드레인 핑거(4)가 수평으로 배열되어 있고, 게이트 리드 메탈(2)과 드레인 리드 메탈(5)이 수직으로 배열되어 있음을 확인할 수 있다.1 is a view showing the layout of a conventional LDMOS transistor. According to the layout shown in FIG. 1, it is confirmed that the drain fingers 4 are horizontally arranged between the gate fingers 1, and that the gate lead metal 2 and the drain lead metal 5 are vertically arranged. Can be.

또한 도시되는 않았지만, N+ 소스(미도시)와 P+ 싱커(미도시)는 메탈 클램프(3)를 통하여 서로 연결된다.Also not shown, the N + source (not shown) and the P + sinker (not shown) are connected to each other via the metal clamp 3.

도 1에 도시된 레이아웃에서 게이트 리드 메탈(2)의 우측에도, 좌측에 배열한 게이트 핑거(1), 드레인 핑거(4) 및 메탈클 램프(3)를 대칭으로 배치할 수 있다. 이와 같은 배치에 의해, 칩의 집적도를 높이는 것이 가능하다.In the layout shown in FIG. 1, the gate finger 1, the drain finger 4, and the metallization lamp 3 arranged on the left side may also be symmetrically arranged on the right side of the gate lead metal 2. With this arrangement, it is possible to increase the degree of integration of the chip.

한편, 도 1에 도시된 LDMOS 트랜지스터의 레이아웃에서 생선 가시(Fish bone) 또는 빗(comb) 구조로 뻗어있는 게이트 핑거(1)의 우측 끝 부분에서는 컨택 트 홀(contact hole : 미도시)을 통하여 게이트 리트 메탈(2)과 게이트 핑거(1)가 접속된다. 따라서, 게이트 저항을 줄이기가 어렵고, 차단주파수(ft: 아래의 수학식 1 참조)를 증가시키기가 매우 어렵다.On the other hand, in the layout of the LDMOS transistor shown in FIG. 1, at the right end of the gate finger 1 extending into a fish bone or comb structure, a gate is formed through a contact hole (not shown). The lit metal 2 and the gate finger 1 are connected. Therefore, it is difficult to reduce the gate resistance, and it is very difficult to increase the cutoff frequency (f t : see Equation 1 below).

Figure 112009061321208-PAT00001
Figure 112009061321208-PAT00001

또한, 도 1에 도시된 LDMOS 트랜지스터의 레이아웃에서는 출력단인 게이트 핑거(1) 위에 페러데이 실드(Faraday shield)가 되어있지 않아, 드레인과 게이트 사이의 커패시턴스(Cdg)이 증가하게 되어 최대진동주파수(fmax: 아래의 수학식 2 참조)가 낮아지게 되는 문제점도 있다.In addition, in the layout of the LDMOS transistor shown in FIG. 1, a Faraday shield is not formed on the gate finger 1, which is an output terminal, so that the capacitance C dg between the drain and the gate increases, resulting in a maximum vibration frequency f. max : (Equation 2 below) is also lowered.

Figure 112009061321208-PAT00002
Figure 112009061321208-PAT00002

또한, 도 1에 도시된 LDMOS 트랜지스터의 레이아웃에서는 LDMOS칩을 다른 소자와 격리시키기 위한 소자격리 구조를 가지고 있지 않다. 따라서, 디지털신호, 아날로그신호, 저항, 콘덴서, 인덕터 및 전송선으로 집적이 되어 SoC(System on Chip)를 구현하는 경우, 다른 칩들과 누화(crosstalk)가 발생하여 오동작하거나 선형성이 떨어질 수 있는 문제가 있다. In addition, the layout of the LDMOS transistor shown in FIG. 1 does not have a device isolation structure for isolating the LDMOS chip from other devices. Therefore, when the system is integrated with digital signals, analog signals, resistors, capacitors, inductors, and transmission lines to implement a SoC (System on Chip), there is a problem that crosstalk with other chips may occur, leading to malfunction or inferior linearity. .

이러한 문제를 해결하기 위한 기존의 기술을 도 2a에 도시하였다.An existing technique for solving this problem is illustrated in FIG. 2A.

도 2a에 도시된 종래의 LDMOS 트랜지스터의 레이아웃의 경우는, 메탈 클램프(13)가 게이트 핑거(11)를 감싸고 있어 패러데이 실드 역활을 하고, 이에 드레인-게이트 커패시턴스 Cdg가 도 1에 도시된 구조에 비해 낮은 값을 갖게 된다. 이에 따라, 최대 진동 주파수 fmax가 증가하게 되는 장점이 있다.In the case of the conventional LDMOS transistor layout shown in FIG. 2A, the metal clamp 13 surrounds the gate finger 11 to act as a Faraday shield, and the drain-gate capacitance C dg is shown in the structure shown in FIG. 1. It will have a lower value. Accordingly, there is an advantage that the maximum vibration frequency f max is increased.

또한, 게이트 핑거(11)의 중간에 있는 contact hole을 통하여 접속되는 게이트 메탈(15)에 의하여 도 1의 구조에 비해 게이트 저항값을 더 낮출 수 있어 차단 주파수 ft를 높일 수 있는 장점이 있다.In addition, by the gate metal 15 connected through the contact hole in the middle of the gate finger 11, the gate resistance value can be further lowered compared to the structure of FIG. 1, thereby increasing the cutoff frequency f t .

그러나, 도 2a에 점선 A1-A2로 나타낸 부분의 소자 단면 구조를 나타낸 도 2b를 참조하면, 상기 구조의 경우, 콘택(contact)을 형성하기 위한 절연막(23) 두께가 충분히 두껍지 않다면 게이트 리드 메탈(12)에 의한 게이트와 소스간의 커패시턴스(Cgs)을 줄이기가 어려워 차단주파수 ft를 증가시키기가 어려워진다.However, referring to FIG. 2B showing the element cross-sectional structure of the portion indicated by the dotted lines A1-A2 in FIG. 2A, in the case of the above structure, if the thickness of the insulating film 23 for forming a contact is not thick enough, the gate lead metal ( It is difficult to reduce the capacitance (C gs ) between the gate and the source by 12), making it difficult to increase the cutoff frequency f t .

즉, 기존의 기술로는 차단주파수 ft와 최대 진동 주파수 fmax를 동시에 증가시키기가 어려운 문제가 있고, 서로 다른 기능을 갖는 칩들과 집적되어 SoC를 구현하는데 있어서 누화 및 선형성을 향상시키기가 어려운 단점이 있는 것이다.That is, it is difficult to simultaneously increase the cutoff frequency f t and the maximum vibration frequency f max with the existing technology, and it is difficult to improve crosstalk and linearity in implementing SoC by integrating with chips having different functions. Is there.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은, 전술한 종래기술에 의한 문제점을 해결하기 위한 LDMOS 트랜지스터를 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide an LDMOS transistor for solving the problems according to the prior art described above.

또한, 본 발명의 다른 목적은, LDMOS와 디지탈신호, 아날로그신호, 저항, 콘덴서, 인덕터 및 전송선과 집적화되어 SoC를 구성함에 있어, LDMOS 칩을 소자 격리하여 서로 다른 기능을 하는 칩들과의 누화를 방지하고 선형성을 증가시킬 수 있는 LDMOS 트랜지스터를 제공함에 있다.In addition, another object of the present invention is to integrate the LDMOS and digital signals, analog signals, resistors, capacitors, inductors, and transmission lines to form SoCs, and to prevent crosstalk with chips having different functions by isolating LDMOS chips. To provide an LDMOS transistor that can increase the linearity.

상기 목적을 달성하기 위한 본 발명에 따른, LDMOS 트랜지스터는, 반도체 기판; 상기 반도체 기판에 배열된 게이트 리드 메탈; 상기 게이트 리드 메탈의 중심에 상기 게이트 리드 메탈과 수직하게 연결된 게이트 메탈; 중앙부가 상기 게이트 메탈에 수직하게 접속되는 게이트 핑거; 상기 게이트 핑거 사이에 상기 게이트 핑거와 평행하게 배열되는 드레인 핑거; 상기 드레인 핑거의 한쪽 끝을 상기 드레인 핑거와 수직이 되도록 전기적으로 접속한 드레인 리드 메탈; 및 상기 게이트 핑거를 감싸고 형태로 형성된 메탈 클램프;를 포함한다.According to the present invention for achieving the above object, an LDMOS transistor, a semiconductor substrate; A gate lead metal arranged on the semiconductor substrate; A gate metal vertically connected to the gate lead metal at a center of the gate lead metal; A gate finger having a central portion connected perpendicular to the gate metal; A drain finger arranged in parallel with the gate finger between the gate fingers; A drain lead metal electrically connected to one end of the drain finger so as to be perpendicular to the drain finger; And a metal clamp formed in a shape surrounding the gate finger.

그리고, 상기 게이트 리드 메탈 아래에는, 상기 게이트 메탈과 상기 게이트 핑거의 접속을 위한 contact hole 형성을 위해 사용되는 절연막 및 필드산화막이 형성되어 있는 것이 바람직하다.An insulating film and a field oxide film, which are used to form a contact hole for connecting the gate metal and the gate finger, are formed under the gate lead metal.

또한, 상기 절연막과 필드산화막 두께의 합은 1㎛ 이상이고 20㎛ 이하일 수 있다.In addition, the sum of the thickness of the insulating film and the field oxide film may be 1 μm or more and 20 μm or less.

그리고, 상기 LDMOS 트랜지스터의 단위 셀들을 소자 격리하고, 상기 단위 셀들의 밖을 소자격리하여 LDMOS 칩을 외부 소자로부터 격리하는 것이 바람직하다.In addition, device isolation of the unit cells of the LDMOS transistor and device isolation of the outside of the unit cells may be used to isolate the LDMOS chip from external devices.

또한, 상기 소자격리는 P+ 가드링으로 수행하는 것이 바람직하다.In addition, the device isolation is preferably carried out with a P + guard ring.

이상 설명한 바와 같이, 본 발명에 의한 LDMOS 트랜지스터는 종래의 LDMOS 트랜지스터에서 구현하지 못하던 문제를 해결하고, 차단 주파수 ft 및 최대 진동 주파수 fmax를 동시에 증가시킬 수 있는 우수한 효과가 있다. 특히, 면적을 많이 차지하는 게이트 리드 메탈의 하부에 두꺼운(약 1㎛) 산화막을 추가함으로써 게이트 신호가 기판으로 손실되는 것을 억제할 수 있게 되어, ft와 fmax를 동시에 증가시킬 수 있게 된다.As described above, the LDMOS transistor according to the present invention has an excellent effect of solving a problem not realized in the conventional LDMOS transistor and simultaneously increasing the cutoff frequency f t and the maximum vibration frequency f max . In particular, by adding a thick (about 1 mu m) oxide film to the lower portion of the gate lead metal, which occupies a large area, the loss of the gate signal to the substrate can be suppressed, thereby increasing f t and f max simultaneously.

그리고, 본 발명은, LDMOS와 디지탈신호, 아날로그신호, 저항, 콘덴서, 인덕터 및 전송선과 집적화되어 SoC를 구성함에 있어, LDMOS 칩을 소자 격리하여 서로 다른 기능을 하는 칩들과의 누화를 방지하고 선형성을 증가시킬 수 있게 된다.In addition, the present invention, in the integration of LDMOS, digital signals, analog signals, resistors, capacitors, inductors, and transmission lines to form SoCs, isolating LDMOS chips to prevent crosstalk with chips having different functions and linearity. You can increase it.

아울러, 본 발명은, LDMOS 칩을 구성하는 단위 셀들과 칩을 P+ 가드링으로 전기적 격리를 함으로써 SoC를 구현하는데 있어서 누화 방지 효과가 있고 아울러서 선형성을 증가시킬 수 있는 장점이 있으므로, 양산성 있게 집적회로 제작에 적용시킬 수 있는 장점이 있다.In addition, the present invention has the advantage of preventing crosstalk in implementing SoC by electrically isolating the unit cells constituting the LDMOS chip with the P + guard ring and increasing linearity. There is an advantage that can be applied to production.

그리고, 본 발명에서는 Tree branch 구조를 갖는 게이트 핑거, 드레인 핑거 및 게이트 메탈로 인하여 게이트 저항 감소가 용이하고, 게이트 핑거를 메탈 클램프로 감싸서 드레인 핑거를 통한 출력 신호가 게이트 핑거를 통하여 입력신호에 피드백 되는 것을 억제하는 구조를 취함으로써 Cdg를 낮출 수 있는 장점이 있다.In the present invention, a gate finger, a drain finger, and a gate metal having a tree branch structure can easily reduce the gate resistance, and the gate signal is wrapped with a metal clamp so that an output signal through the drain finger is fed back to the input signal through the gate finger. There is an advantage that the C dg can be lowered by taking the structure that suppresses it.

이하에서는 도면을 참조하여 본 발명을 더욱 상세하게 설명한다.Hereinafter, the present invention will be described in more detail with reference to the drawings.

도 3a는 본 발명의 실시예에 따른 LDMOS 트랜지스터(Laterally Diffused Metal Oxide Semiconductor transistor)의 레이아웃을 도시한 도면이다.3A is a diagram illustrating a layout of an LDMOS transistor (Laterally Diffused Metal Oxide Semiconductor transistor) according to an embodiment of the present invention.

도 3a에 도시된 바와 같이, 본 실시예에 따른 LDMOS 트랜지스터는, 게이트 핑거(31), 게이트 리드 메탈(32), 메탈클램프(33), 드레인 핑거(34), 드레인 리드 메탈(35) 및 게이트 메탈(36)을 구비한다.As shown in FIG. 3A, the LDMOS transistor according to the present embodiment includes a gate finger 31, a gate lead metal 32, a metal clamp 33, a drain finger 34, a drain lead metal 35, and a gate. A metal 36 is provided.

게이트 메탈(36)은 반도체 기판 상에서 수직 방향으로 배열된 게이트 리드 메탈(32)의 중심에 연결된다. 또한, 게이트 메탈(36)은 반도체 기판 상에서 수평 방향으로 배열되며, 그 결과 게이트 리드 메탈(32)과 수직하게 배열된다.The gate metal 36 is connected to the center of the gate lead metal 32 arranged in the vertical direction on the semiconductor substrate. In addition, the gate metal 36 is arranged in a horizontal direction on the semiconductor substrate, and as a result, is arranged perpendicular to the gate lead metal 32.

또한, 게이트 메탈(36)은 컨택트 홀(contact hole)을 통하여 게이트 핑거(31)의 중앙에 접속된다. 게이트 핑거(31)는 반도체 기판 상에서 수직 방향으로 배열되어 있기에, 게이트 메탈(36)과 게이트 핑거(31)도 수직하게 배치된다.In addition, the gate metal 36 is connected to the center of the gate finger 31 through a contact hole. Since the gate fingers 31 are arranged in the vertical direction on the semiconductor substrate, the gate metal 36 and the gate fingers 31 are also vertically disposed.

드레인 핑거(34)는 게이트 핑거(31) 사이에 게이트 핑거(31)와 평행하게 배열된다.The drain finger 34 is arranged in parallel with the gate finger 31 between the gate fingers 31.

드레인 리드 메탈(35)은 드레인 핑거(34)의 한쪽 끝에 드레인 핑거(34)에 수직하게 전기적으로 접속된다. 드레인 리드 메탈(35)은 게이트 핑거(31)와 수직하며 게이트 메탈(36)과 평행하게 배치된다.The drain lead metal 35 is electrically connected perpendicularly to the drain finger 34 at one end of the drain finger 34. The drain lead metal 35 is perpendicular to the gate finger 31 and disposed in parallel with the gate metal 36.

메탈클램프(33)는 게이트 핑거(31)를 감싸는 형태로 형성된다. 또한, 메탈클 램프(33)는 N+ 소스(도 3a에는 미도시) 및 P+ 싱커(도 3a에는 미도시)와 연결된 다.The metal clamp 33 is formed to surround the gate finger 31. In addition, the metallization lamp 33 is connected to an N + source (not shown in FIG. 3A) and a P + sinker (not shown in FIG. 3A).

도 3a에 도시된 본 실시예에 따른 LDMOS 트랜지스터의 레이아웃에서, 게이트 핑거(31), 드레인 핑거(34) 및 게이트 메탈(36) 구조는 Tree branch 구조를 이루게 되어, 전술한 도 1에 도시된 종래의 구조에 비하여 게이트 저항이 1/2로 감소된다. 이에 따라, 차단주파수 ft는 높아지게 된다.In the layout of the LDMOS transistor according to the present embodiment illustrated in FIG. 3A, the gate finger 31, the drain finger 34, and the gate metal 36 have a tree branch structure. Compared to the structure of the gate resistance is reduced to 1/2. As a result, the cutoff frequency f t becomes high.

또한, 도 3a에 도시된 본 실시예에 따른 LDMOS 트랜지스터의 레이아웃에서는, 메탈 클램프(33)가 게이트 핑거(31)를 감싸는 구조이므로 패러데이 실드(Faraday shield)가 형성되어 드레인-게이트 커패시턴스 Cdg가 감소되고, 궁극적으로는 최대 진동 주파수 fmax가 높아지게 된다.In addition, in the layout of the LDMOS transistor according to the present embodiment illustrated in FIG. 3A, since the metal clamp 33 surrounds the gate finger 31, a Faraday shield is formed to reduce the drain-gate capacitance C dg . Ultimately, the maximum vibration frequency f max is increased.

도 3b는 도 3a에 도시된 LDMOS 트랜지스터의 레이아웃에서 점선 B1-B2로 표시한 부분의 단면구조를 도시한 도면이다.FIG. 3B is a diagram showing a cross-sectional structure of the portion indicated by the dotted lines B1-B2 in the layout of the LDMOS transistor shown in FIG. 3A.

도 3b에 도시된 바에 따르면, LDMOS 트랜지스터의 P+ 기판(16) 위에는 P- 에피(17)가 적층되고, P- 에피(17)에는 N+ 드레인영역(18), N+ 소스영역(19), N- 드리프트영역(20), P- well(21), P+ 싱커(22)가 형성된다.As shown in FIG. 3B, a P− epi 17 is stacked on the P + substrate 16 of the LDMOS transistor, and an N + drain region 18, an N + source region 19, and N− are stacked on the P− epi 17. The drift region 20, the P-well 21, and the P + sinker 22 are formed.

그리고, 이들의 상부에는, 게이트 핑거(31), 게이트 리드 메탈(32), 메탈클 램프(33), 드레인 핑거(34), 드레인 리드 메탈(35) 및 게이트 메탈(36)이 도 3a에 도시된 레이아웃대로 배열되어 있다.On top of these, a gate finger 31, a gate lead metal 32, a metal clamp 33, a drain finger 34, a drain lead metal 35 and a gate metal 36 are shown in Fig. 3A. Are arranged according to the layout.

또한, 도 3b에 도시된 바에 따르면, 게이트 리드 메탈(32) 아래에는 contact hole 형성을 위하여 사용하는 절연막(23)을 확인할 수 있다. 또한, 약 1㎛ 두께를 갖는 필드 산화막(24)도 형성되어 있다.In addition, as illustrated in FIG. 3B, the insulating film 23 used for forming contact holes may be identified under the gate lead metal 32. In addition, a field oxide film 24 having a thickness of about 1 μm is also formed.

도 2b에 도시된 종래에 이용되었던 LDMOS 트랜지스터에 형성된 게이트 리드 메탈(12)과 달리, 도 3b에 도시된 본 실시예에 따른 LDMOS 트랜지스터에 형성된 게이트 리드 메탈(32) 하부에는 약 1㎛ 두께를 갖는 필드 산화막(24)이 형성되어 있다.Unlike the gate lead metal 12 formed in the conventional LDMOS transistor shown in FIG. 2B, the gate lead metal 32 formed in the LDMOS transistor according to the present embodiment shown in FIG. 3B has a thickness of about 1 μm. The field oxide film 24 is formed.

따라서, 도 3b에 도시된 본 실시예에 따른 LDMOS 트랜지스터는 도 2b에 도시된 종래에 이용되었던 LDMOS 트랜지스터에 비하여 상대적으로 더 낮은 게이트-소스 커패시턴스 Cgs를 가지게 되며, 그 결과 차단주파수 ft가 더 증가될 수 있다.Accordingly, the LDMOS transistor according to the present embodiment shown in FIG. 3B has a relatively lower gate-source capacitance C gs than the conventionally used LDMOS transistor shown in FIG. 2B, and as a result, the cutoff frequency f t is higher. Can be increased.

한편, 절연막(23)과 필드산화막(24)의 두께의 합은 1㎛ 이상이고 20㎛ 이하인 것으로 구현함이 바람직하다.Meanwhile, the sum of the thicknesses of the insulating film 23 and the field oxide film 24 is preferably 1 μm or more and 20 μm or less.

도 3c는 도 3a에 도시된 LDMOS 트랜지스터의 레이아웃에서 점선 C1-C2로 표시한 부분의 단면구조를 도시한 도면이다.FIG. 3C is a diagram showing a cross-sectional structure of the portion indicated by the dotted lines C1-C2 in the layout of the LDMOS transistor shown in FIG. 3A.

도 3c에 도시된 바와 같이, 메탈클램프(33)는 N+ 소스(19)와 P+ 싱커(22)를 접속하여 P+ 기판(16)으로 접지가 되도록 한다. 메탈클램프(33)는 게이트 핑거(31)를 감싸는 형태로 형성되어 있다. 이에 따라, 드레인 핑거(34)를 통한 출력 신호가 입력으로 커플링 되는 것이 차단되어 드레인-게이트 커패시턴스 Cdg가 감소된다. 그 결과, 최대 진동 주파수 fmax는 증가되게 된다.As shown in FIG. 3C, the metal clamp 33 connects the N + source 19 and the P + sinker 22 to be grounded to the P + substrate 16. The metal clamp 33 is formed to surround the gate finger 31. Accordingly, the output signal through the drain finger 34 is blocked from being coupled to the input, thereby reducing the drain-gate capacitance C dg . As a result, the maximum vibration frequency f max is increased.

한편, 도 3a에 도시된 바와 같은 구조를 가지는 LDMOS 칩을 디지털신호, 아날로그신호, 저항, 콘덴서, 인덕터 및 전송선 등과 집적하여 SoC를 이루기 위해서 는 LDMOS 칩을 다른 소자들과 격리해야 할 필요가 있다. 누화(cross talk)를 억제하여 SoC가 오동작 되는 것을 방지하고 또한 선형성을 향상시키도록 하기 위함이다.Meanwhile, in order to form an SoC by integrating an LDMOS chip having a structure as shown in FIG. 3A with a digital signal, an analog signal, a resistor, a capacitor, an inductor, a transmission line, and the like, it is necessary to isolate the LDMOS chip from other devices. This is to prevent cross talk to prevent the SoC from malfunctioning and to improve linearity.

도 4에는 이를 위한 구조의 레이아웃이 도시되어 있다. 즉, 도 4에서 매트릭스 형태를 갖는 단위 셀 11, 셀 12, 셀 21 및 셀 22는 자체적으로 P+ 로 셀가드링(25)을 하였다.4 shows the layout of the structure for this. That is, in FIG. 4, the unit cells 11, 12, 21, and 22 having a matrix form themselves have a cell guard ring 25 with P +.

또한, LDMOS 칩은 P+ 로 칩 밖에 칩가드링(26)을 더 하는 구조를 취하였다.In addition, the LDMOS chip has a structure in which a chip guard ring 26 is added outside the chip with P +.

도 4에 도시된 레이아웃에서, 단위 셀들의 수를 늘리거나 줄임으로써 스팩에서 요구되는 RF power 수준을 맞출 수 있다. 도시된 레이아웃에서는, 단위 셀들 간의 신호는 셀가드링(25)을 통하여 차단되도록 하였고, 칩 밖에 칩가드링(26)을 별도로 더 두어 서로 다른 기능을 하는 칩과의 누화를 억제하여 SoC가 오동작 되는 것을 방지하고 또한 선형성을 향상시킬 수 있도록 하였다.In the layout shown in FIG. 4, the RF power level required in the specification can be matched by increasing or decreasing the number of unit cells. In the illustrated layout, the signals between the unit cells are blocked through the cell guard ring 25, and the chip guard ring 26 is additionally placed outside the chip to suppress crosstalk with chips having different functions so that the SoC malfunctions. And also improve the linearity.

또한, 이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.In addition, although the preferred embodiment of the present invention has been shown and described above, the present invention is not limited to the specific embodiments described above, but the technical field to which the invention belongs without departing from the spirit of the invention claimed in the claims. Of course, various modifications can be made by those skilled in the art, and these modifications should not be individually understood from the technical spirit or the prospect of the present invention.

도 1은 종래의 LDMOS 트랜지스터의 레이아웃을 도시한 도면,1 is a view showing a layout of a conventional LDMOS transistor,

도 2a는 종래의 LDMOS 트랜지스터의 레이아웃을 도시한 도면,2A is a view showing the layout of a conventional LDMOS transistor;

도 2b는, 도 2a에 점선 A1-A2로 나타낸 부분의 소자 단면 구조를 도시한 도면,FIG. 2B is a view showing an element cross-sectional structure of a portion indicated by dashed lines A1-A2 in FIG. 2A;

도 3a는 본 발명의 실시예에 따른 LDMOS 트랜지스터의 레이아웃을 도시한 도면,3A illustrates a layout of an LDMOS transistor according to an embodiment of the present invention;

도 3b는, 도 3a에 도시된 LDMOS 트랜지스터의 레이아웃에서 점선 B1-B2로 표시한 부분의 단면구조를 도시한 도면,FIG. 3B is a view showing a cross-sectional structure of a portion indicated by dotted lines B1-B2 in the layout of the LDMOS transistor shown in FIG. 3A;

도 3c는 도 3a에 도시된 LDMOS 트랜지스터의 레이아웃에서 점선 C1-C2로 표시한 부분의 단면구조를 도시한 도면, 그리고,FIG. 3C is a view showing a cross-sectional structure of a portion indicated by dotted lines C1-C2 in the layout of the LDMOS transistor shown in FIG. 3A, and

도 4는 본 발명에 있어서, 셀가드링과 칩가드링을 위한 구조의 레이아웃을 도시한 도면이다.4 is a view showing the layout of the structure for the cell guard ring and the chip guard ring in the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

1, 11, 31: 게이트 핑거 2, 12, 32: 게이트 리드 메탈1, 11, 31: gate fingers 2, 12, 32: gate lead metal

3, 13, 33: 메탈 클램프 4, 14, 34: 드레인 핑거3, 13, 33: metal clamps 4, 14, 34: drain finger

5, 35: 드레인 리드 메탈 15, 36: 게이트 메탈 5, 35: drain lead metal 15, 36: gate metal

16: P+ 기판 17: P- 에피 16: P + substrate 17: P- epi

18: N+ 드레인영역 19: N+ 소스영역 18: N + drain region 19: N + source region

20: N- 드리프트영역 21: P- well 20: N-drift region 21: P- well

22: P+ 싱커 23: 절연막22: P + sinker 23: insulating film

24: 산화막 25: 셀가드링24: oxide film 25: Celgard ring

26: 칩가드링26: chip guard ring

Claims (5)

반도체 기판;Semiconductor substrates; 상기 반도체 기판에 배열된 게이트 리드 메탈;A gate lead metal arranged on the semiconductor substrate; 상기 게이트 리드 메탈의 중심에 상기 게이트 리드 메탈과 수직하게 연결된 게이트 메탈;A gate metal vertically connected to the gate lead metal at a center of the gate lead metal; 중앙부가 상기 게이트 메탈에 수직하게 접속되는 게이트 핑거;A gate finger having a central portion connected perpendicular to the gate metal; 상기 게이트 핑거 사이에 상기 게이트 핑거와 평행하게 배열되는 드레인 핑거;A drain finger arranged in parallel with the gate finger between the gate fingers; 상기 드레인 핑거의 한쪽 끝을 전기적으로 접속하며 상기 드레인 핑거와 수직이 되도록 형성된 드레인 리드 메탈; 및A drain lead metal electrically connected to one end of the drain finger and formed to be perpendicular to the drain finger; And 상기 게이트 핑거를 감싸는 형태로 형성된 메탈 클램프;를 포함하는 것을 특징으로 하는 LDMOS 트랜지스터.And a metal clamp formed to surround the gate finger. 제 1항에 있어서,The method of claim 1, 상기 게이트 리드 메탈 아래에는,Under the gate lead metal, 상기 게이트 메탈과 상기 게이트 핑거의 접속을 위한 contact hole 형성을 위해 사용되는 절연막 및 필드산화막이 형성되어 있는 것을 특징으로 하는 LDMOS 트랜지스터.And an insulating film and a field oxide film used for forming a contact hole for connecting the gate metal and the gate finger. 제 2항에 있어서,3. The method of claim 2, 상기 절연막과 필드산화막의 두께의 합은 1㎛ 이상이고 20㎛ 이하인 것을 특징으로 하는 LDMOS 트랜지스터.The sum of the thicknesses of the insulating film and the field oxide film is 1 μm or more and 20 μm or less. 제 1항에 있어서,The method of claim 1, 상기 LDMOS 트랜지스터의 단위 셀들을 소자 격리하고, 상기 단위 셀들의 밖을 소자격리하여 LDMOS 칩을 외부 소자로부터 격리하는 것을 특징으로 하는 LDMOS 트랜지스터.And isolating unit cells of the LDMOS transistor, and isolating the outside of the unit cells to isolate the LDMOS chip from an external device. 제 4항에 있어서,The method of claim 4, wherein 상기 소자격리는 P+ 가드링으로 수행하는 것을 특징으로 하는 LDMOS 트랜지스터.The device isolation is LDMOS transistor, characterized in that performed by the P + guard ring.
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