KR20110023374A - Ｔａｍ 기반 테스트가 가능한 시스템 온 칩 및 이의 테스트 방법 - Google Patents

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Abstract

본 발명은 TAM 기반 테스트가 가능한 시스템 온 칩 및 이의 테스트 방법을 개시한다. 본 발명은 복수의 코어를 포함하는 시스템 온 칩에 있어서, 적어도 하나의 코어에 연결되며, 칩 외부로부터 테스트 데이터를 입력 받아 상기 연결된 코어에 전달하는 복수의 서브-TAM(Test Access Mechanism); 상기 복수의 서브-TAM 각각에 대해 독립적으로 제공되는 m(m은 2이상의 자연수)개의 스캔 제어 신호선; 및 상기 스캔 제어 신호선에 m 비트의 스캔 제어 신호를 인가하는 스캔 제어 신호 생성 모듈을 포함한다. 본 발명에 따르면, 병렬 코어 스캔 테스트에서 전체 테스트 시간을 단축시킬 수 있는 장점이 있다.
TAM, 스캔 제어 신호, 병렬 코어, SoC, 전용, 코어 셀렉터

Description

ＴＡＭ 기반 테스트가 가능한 시스템 온 칩 및 이의 테스트 방법{System on Chip capable of Testing based on Test Access Mechanism}
본 발명은 TAM 기반 테스트가 가능한 시스템 온 칩 및 이의 테스트 방법에 관한 것으로서, 보다 상세하게는 복수의 코어에 대한 테스트 시간을 단축시킬 수 있는 시스템 온 칩 및 이의 테스트 방법에 관한 것이다.
휴대폰을 비롯한 PDA, 디지털 TV, 스마트폰 등 각종 디지털 정보기기들이 인터넷 접속이나 컴퓨팅 기능을 원활하게 구현하기 위해서는 마이크로프로세서, 네트워크 칩, 메모리 등의 많은 반도체 칩들을 필요로 한다. 또한, 점차 복합 다양화되는 경향에 따라, 정보기기의 부품들 간의 융합은 더욱 진전될 것으로 전망된다. 따라서, 정보기기 안에는 보다 많은 반도체 칩이 필요하게 될 것이다.
이처럼 각종 부품을 하나의 반도체 칩에 집적시킴으로써 향후 반도체뿐만 아니라 개별 부품을 모두 원칩화하기 위한 기술로 등장한 것이 시스템 온 칩(System on Chip: 이하 SoC) 기술이다. SoC는 마이크로프로세서와 DSP(Digital Signal Processor), 메모리, 베이스밴드 칩 등을 하나의 칩 안에 집적시켜 칩 자체가 하나의 시스템으로 기능할 수 있도록 한 것이다. 예를 들면, 최근 인텔이 발표한 GSM/GPRS 통합칩 솔루션은 베이스밴드 칩과 DSP, 애플리케이션 구동용 마이크로프로세서, 플래시 메모리를 하나로 통합한 것이다. 통합칩 솔루션에 따라 개별 칩들에 의한 구성에 비해 저렴한 가격과 크기의 축소 및 연장된 배터리 수명 등의 기능을 제공한다.
이 같은 장점 때문에 휴대폰뿐 아니라 PDA, 휴대용 미디어 단말기, 홈 네트워크 서버 등 앞으로 수요가 크게 늘어나 각종 디지털 기기에서 SoC의 채택은 더욱 확대될 것으로 예상되고 있다.
반도체 공정기술의 발전으로 고품질의 IP 코어 생산은 가능하게 되었지만, SoC내부에서 이러한 코어들을 테스트하기 위해서는 점점 더 긴 시간이 요구되고 있다. 결과적으로 고가의 테스트 비용이 초래되고 있다.
이는 초미세 공정으로 인해 노이즈, 신호 지연, 그리고 간섭 등의 문제가 더욱 중요시됨에 따라 기존의 고장 모델과 이에 연관된 테스트 패턴 생성 툴이 적합하지 않게 되기 때문이다.
IP 사용자 계층 간의 테스트를 위한 정보의 원활하지 않은 소통은 SoC의 테스트를 어렵게 한다. 또한, SoC를 테스트하는 데 발생하는 어려움은 칩의 입출력에서 코어의 입출력으로의 테스트에 필요한 접점을 얻기가 용이하지 않다는 점에 있다. 하나의 칩에 여러 개의 코어가 내장된 경우 각각의 코어에 대해서 테스트 용도의 핀을 부여하는 것은 불가능하다. 따라서, 최소한의 핀으로 칩의 각 부분에 존재하는 코어들에 대해서 테스트에 필요한 제어 및 관측이 효과적으로 이루어질 수 있어야 한다.
SoC 테스트를 수행하기 위해서, SoC 내부에는 코어 테스트 래퍼(Core Test Wrapper) 및 TAM(Test Access Mechanism)이 필요하다. 코어 테스트 래퍼는 SoC 내부의 코어와 TAM 사이의 인터페이스 역할을 한다. 그리고 TAM은 칩 외부로부터 테스트 데이터를 입력 받아 코어 테스트 래퍼에 전달해 주는 역할을 한다.
한편, 종래에는 TAM 기반 테스트에 있어 순차적(serial) 테스트 및 병렬 코어 스캔 테스트 방식이 존재한다.
순차적 테스트의 경우 도 1에 도시된 바와 같이, SoC 내부의 코어 특성과는 무관하게 테스트 대상 코어에 전체 TAM을 모두 할당하며, 복수의 코어(A 내지 E)에 대한 테스트가 순차적으로 진행된다.
이러한 순차적 테스트의 경우, 각 코어마다 필요 이상의 TAM폭을 사용하는 경우가 발생하므로 TAM의 낭비를 초래하며, 하나의 코어에 대한 테스트가 종료된 후에 다음 코어의 테스트가 진행되기 때문에 테스트 시간이 길어지는 문제점이 있다.
이러한 문제점을 해소하기 위해 병렬 코어 스캔 테스트 방식이 제안된다.
도 2에 도시된 바와 같이, 병렬 코어 스캔 테스트의 경우에는 순차 테스트와는 달리 테스트 구조 최적화에 의한 스케줄링 결과에 의하여 각 코어에 적절한 TAM폭 할당하므로, 즉 전체 TAM을 복수의 서브-TAM으로 분할하기 때문에 효율적으로 TAM을 사용할 수 있다.
일반적으로 각 코어마다 플립플롭 개수만큼 시프트 인(shift in) 되고, 업데이트(update)와 캡쳐(capture)를 위해 스캔 제어 신호를 0으로 떨어뜨려야 하므로, 이때 시프트 중인 다른 코어들이 정지되어야 한다. 이 후에 다시 스캔 제어 신호가 1로 바뀌고 업데이트된 값이 시프트 아웃(shift out)된다.
종래의 병렬 코어 스캔 테스트 방식에 따르면, 복수의 서브-TAM이 하나의 스캔 제어 신호선(Scan Enable)을 공유하기 때문에 병렬 코어 스캔 테스트가 이루어진다 하더라도 상기와 같이, 특정 코어에서 업데이트 및 캡쳐가 이루어지는 경우에는 테스트가 진행 중인 다른 코어에 대해서도 테스트 정지가 이루어진다.
따라서 종래의 병렬 코어 스캔 테스트 방식에 있어서, 업데이트 및 캡쳐로 인해 SoC 전체의 테스트 과정에서 코어의 개수에 각 코어의 테스트 패턴 수를 곱한 만큼 그리고 코어의 변경 횟수만큼 테스트 정지가 이루어진다.
근래에 SoC 내에 매우 많은 수의 코어가 배치되는 상황에서, 상기와 같이 빈번한 테스트 정지가 요구되는 경우에는 전체 테스트 시간이 상당히 길어지는 문제점이 있다.
본 발명은 상기한 바와 같은 종래기술의 문제점을 해결하기 위해, 테스트 시간을 단축할 수 있는 TAM 기반 테스트가 가능한 시스템 온 칩 및 이의 테스트 방법을 제안하고자 한다.
상기한 목적을 달성하기 위해, 본 발명의 바람직한 일 실시예에 따르면, 복수의 코어를 포함하는 시스템 온 칩에 있어서, 적어도 하나의 코어에 연결되며, 칩 외부로부터 테스트 데이터를 입력 받아 상기 연결된 코어에 전달하는 복수의 서브-TAM(Test Access Mechanism); 상기 복수의 서브-TAM 각각에 대해 독립적으로 제공되는 m(m은 2이상의 자연수)개의 스캔 제어 신호선; 및 상기 스캔 제어 신호선에 m 비트의 스캔 제어 신호를 인가하는 스캔 제어 신호 생성 모듈을 포함하는 시스템 온 칩이 제공된다.
본 발명의 다른 측면에 따르면, 복수의 코어를 포함하는 시스템 온 칩에 있어서, 적어도 하나의 코어에 연결되며, 칩 외부로부터 테스트 데이터를 입력 받아 상기 연결된 코어에 전달하는 복수의 서브-TAM; 상기 복수의 서브-TAM이 공유하는 스캔 제어 신호선; 상기 스캔 제어 신호선에 스캔 제어 신호를 인가하는 스캔 제어 신호 생성 모듈; 및 상기 복수의 서브-TAM에 의해 동시에 테스트 되는 코어에 테스트 대상임을 알리기 위한 코어 셀렉트 신호를 출력하는 코어 셀렉터를 포함하되, 상기 코어 셀렉터는 TIC 모듈에 연결된 어드레스 버스로부터 코어 어드레스 신호를 수신하여 셀렉트 제어 신호를 출력하는 어드레스 디코더를 포함하며 상기 어드레스 디코더는 테스트 대상이 되는 코어의 어드레스가 변경되는 경우에 하이 신호를 출력하는 시스템 온 칩이 제공된다.
본 발명의 또 다른 측면에 따르면, 복수의 코어 및 적어도 하나의 코어에 연결되며 칩 외부로부터 테스트 데이터를 입력 받아 상기 연결된 코어에 전달하는 복수의 서브-TAM(Test Access Mechanism)을 포함하는 시스템 온 칩을 병렬 코어 스캔 테스트하는 방법으로서, 상기 복수의 서브-TAM 각각에 대해 독립적으로 제공되는 m(m은 2이상의 자연수)개의 스캔 제어 신호선을 제공하는 단계; 외부의 기능 입력 핀을 이용하여 m 비트(여기서, m은 2이상의 자연수)의 스캔 제어 신호를 생성하는 단계; 및 상기 m 비트의 스캔 제어 신호 각각을 개별 스캔 제어 신호선을 통해 각 서브-TAM에 연결된 적어도 하나의 코어에 인가하는 단계를 포함하는 병렬 코어 스캔 테스트 방법이 제공된다.
본 발명에 따르면, 테스트 구조 최적화 스케줄링에 의해 분할된 각 서브-TAM에 대해 전용 스캔 제어 신호를 사용함으로써 SoC 내의 여러 서브-TAM에 연결된 코어를 독립적으로 테스트할 수 있는 장점이 있다.
또한 본 발명에 따르면, 전용 스캔 제어 신호를 통해 각 서브-TAM에 연결된 코어의 테스트 정지에 대해 다른 서브-TAM에 연결된 코어가 영향을 받지 않도록 하여 SoC 전체 테스트 시간을 단축시킬 수 있는 장점이 있다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면 번호에 상관없이 동일한 수단에 대해서는 동일한 참조 번호를 사용하기로 한다.
도 3은 본 발명의 바람직한 일 실시예에 따른 테스트 구조를 도시한 도면이다.
도 3에 도시된 바와 같이, 본 발명에 따른 SoC는 복수의 코어 및 상기한 코어들을 테스트하기 위한 복수의 서브-TAM을 포함한다.
하기에서 복수의 서브-TAM 및 스캔 제어 신호에 의한 테스트는 복수의 서브-TAM에 의해 동일 시간에 복수의 코어가 테스트된다는 점에서 병렬 코어 스캔 테스트로 정의된다.
각 서브-TAM(Test Access Mechanism)은 테스트 데이터의 전송 경로로 사용되는 것으로서, 적어도 하나의 코어에 연결되며, 칩 외부로부터 테스트 데이터를 입 력 받아 상기 연결된 코어에 전달한다.
도 3은 5개의 코어(A 내지 E)가 제공되며, 제1 서브-TAM(Sub-TAM1)이 코어C 및 코어D에, 제2 서브-TAM(Sub-TAM2)이 코어B 및 코어E에, 그리고 제3 서브-TAM(Sub-TAM3)이 코어A에 연결되며, 각각 TAM폭이 제1 서브-TAM에 17비트, 제2 서브-TAM에 9비트, 제3 서브-TAM에 6비트가 할당된 것을 예로 도시한 것이다.
하기에서는 3개의 서브-TAM이 제공되는 것을 중심으로 본 발명을 설명할 것이나, 이는 설명의 편의를 위한 것일 뿐 다양한 개수의 서브-TAM이 제공될 수 있다는 점은 당업자에게 있어 자명할 것이다.
여기서, SoC에 포함된 복수의 코어를 테스트하기 위한 서브-TAM의 개수 및 서브-TAM 폭은 다양한 테스트 스케줄링에 따라 결정될 수 있으며, 각 코어의 스캔 체인 개수, 최대 스캔 체인 길이, 입출력 핀 수/종류 및 테스트 패턴의 수에 따라 결정될 수 있다.
본 발명의 바람직한 일 실시예에 따르면, 복수의 서브-TAM에 대해 전용 스캔 제어 신호선이 제공된다.
각 코어의 테스트에 있어서, 스캔 제어 신호 즉, 스캔 인에이블(Scan Enable: SE) 신호에 따라 각 코어의 스캔 체인에 연결되어 시프트, 업데이트 및 캡쳐 과정이 수행된다.
도 3에서는 3개의 서브-TAM이 제공됨에 따라 3개의 전용 스캔 제어 신호선(SE1 내지 SE3)이 도시된다.
본 발명에 따르면, 각 서브-TAM 별로 독립된 전용 스캔 제어 신호선, SE1, SE2, SE3를 두고 각 서브-TAM에 연결된 코어들은 이를 공유하는 구조를 사용한다. 이에 따라 어떤 서브-TAM 상의 코어에 대한 스캔 제어가 다른 서브-TAM에서 테스트를 수행 중이던 코어의 테스트를 정지시키는 경우가 없으므로 전체 테스트 시간이 단축될 수 있다.
도 4는 본 발명에 따른 병렬 코어 스캔 테스트 방식과 종래의 병렬 코어 스캔 테스트 방식에서의 테스트 시간 단축 효과를 설명하기 위한 도면이다.
도 4는 각 코어에 대해 단일 테스트 패턴이 적용되는 경우의 예를 도시한 것이며, 가장 긴 테스트 시간이 요구되는 코어A에 대한 테스트 정지 시간을 도시한다.
도 4a에 도시된 바와 같이, 종래와 같이 단일 스캔 제어 신호선이 사용되는 경우에는 5개의 코어에 대해 데이터의 업데이트 및 캡쳐를 위해 각각 5번의 테스트 정지가 발생하며, 또한 테스트될 코어가 변경되는 경우, 예를 들어, 제1 서브-TAM에 연결된 코어C에서 코어D로 변경되는 경우, 그리고 제2 서브-TAM에 연결된 코어B에서 코어E로 변경되는 경우에 각각 테스트 정지가 발생하여 가장 긴 테스트 시간을 갖는 코어A에 대해 총 7번의 테스트 정지가 이루어진다.
그러나, 도 4b에 도시된 바와 같이, 각 서브-TAM에 대해 전용 스캔 제어 신호선을 제공하는 경우에는 코어A를 중심으로 살펴볼 때, 단지 코어 내부에서의 업데이트 및 캡쳐를 위한 경우에만 1번의 테스트 정지가 요구된다.
이처럼 코어A의 테스트 중에 나머지 코어에서의 테스트 과정 또는 코어의 변경에 따른 테스트 정지가 이루어지지 않아 본 발명에 따르면 전체 SoC 테스트 시간 을 단축시킬 수 있다.
한편, 본 발명에 따른 각 서브-TAM에 대해 독립적으로 제공되는 스캔 제어 신호를 위해 별도의 외부 핀을 요구하지 않으며, 기존의 SoC에 포함된 기능 입력 핀을 이용한다.
도 5는 본 발명에 따른 스캔 제어 신호 생성 모듈의 구조를 도시한 도면으로서, 도 5는 표준 AMBA(Advanced Microcontroller Bus Architecture)에서의 스캔 제어 신호 생성 모듈을 도시한 것이다.
도 5에 도시된 바와 같이, 본 발명에 따른 스캔 제어 신호 생성 모듈은 테스트 시에 사용되지 않는 기능 입력 핀(Functional Input)을 스캔 제어 신호로 사용한다.
본 발명에 따른 스캔 제어 신호 생성 모듈은 스캔 테스트 모드 시, TIC(Test Interface Controller) 모듈(500)의 컨트롤 신호(Control Signal)과 스캔 제어 신호(Scan Enable) 중 하나를 선택하는 먹스(502)를 포함한다. 여기서 먹스(502)는 WIR(Wrapper Instruction Register) 디코더의 제어 신호에 따른 스캔 테스트 모드(ScanTestMode) 신호를 통해 컨트롤 신호 및 스캔 제어 신호 중 하나를 스캔 제어 신호선을 통해 코어 측으로 인가한다.
본 발명에 따르면, 스캔 제어 신호 생성 모듈은 m 비트(여기서 m은 2 이상의 자연수)의 스캔 제어 신호를 생성하며, 도 3과 같이 3개의 스캔 제어 신호선이 제공되는 경우, m은 3일 수 있다.
한편, 본 발명에 따른 SoC에는 동시에 테스트 될 코어에 테스트 대상임을 알 리기 위한 코어 셀렉트 신호를 발생시키기 위한 코어 셀렉터(Core Selector)가 제공된다.
도 6은 본 발명에 따른 코어 셀렉터의 구성을 도시한 도면으로서, 도 6 역시 표준 AMBA에서의 코어 셀렉터 구조를 도시한 도면이다.
도 6에 도시된 바와 같이, 본 발명에 따른 코어 셀렉터는 어드레스 디코더(600), 하나 이상의 논리 게이트(602,604) 및 레지스터(606)를 포함하는 테스트 모드 코어 셀렉터(Test Mode Core Selector, 608, 이하 'TMCS'라 함) 및 먹스(610)를 포함할 수 있다.
어드레스 디코더(600)는 TIC 모듈(500)에 연결된 어드레스 버스(HADDR: AMBA address bus)로부터 현재 테스트 대상이 되는 코어에 대한 어드레스 정보를 수신하며, 수신된 어드레스 정보에 따라 TMCS(608)로 코어 셀렉트 제어 신호(EN_TMCS)를 인가한다.
본 발명에 따르면, 어드레스 디코더(600)는 수신된 어드레스 정보가 이전과 달라지는 경우, 즉 테스트 대상이 되는 코어가 변경되는 경우에만 코어 셀렉트 제어 신호를 하이 신호(1)로 출력할 수 있다.
TMCS(608)의 어드레스 디코더 출력 측에는 AND(논리곱) 게이트(602)가 배치되며, AND 게이트(602)는 클럭 신호(HCLK)와 코어 셀렉트 제어 신호와의 논리곱을 통해 코어 어드레스가 변경된 경우에만 하이 신호를 인가하게 된다.
한편, TMCS(608)의 레지스터(604)는 코어의 개수에 상응하는 비트 수(Cn)를 가지며, 상기한 AND 게이트(602)로부터 하이 신호가 인가되는 경우에 레지스터 정 보를 업데이트 한다.
여기서, 레지스터 정보는 현재 테스트 대상이 되는 코어를 식별할 수 있는 정보이다.
이때, 레지스터 정보의 업데이트는 상기한 어드레스 디코더(600)의 코어 셀렉트 제어 신호 및 TIC 모듈(500)에 연결된 라이트(Write) 데이터 버스(HWDATA)를 통해 인가되는 비트(32) 중 적어도 일부(Cn 비트)를 이용하여 이루어질 수 있다.
예를 들어, 도 3과 같이 5개의 코어가 SoC에 포함되는 경우, 레지스터(604)는 5 비트로 구성될 수 있으며, 도 4b의 코어A 내지 코어E에 대해 t1 시점에서는 11100, t2 시점에서는 11010, t3 시점에서는 10011로 업데이트될 수 있다.
이처럼 코어의 변경에 따라 레지스터 정보가 업데이트되는 경우, 먹스(610)는 TMCS(608) 내부의 OR 게이트(606)를 통한 신호에 따라 코어 셀렉트 신호(HSELx)를 코어 측으로 인가한다.
도 7은 본 발명에 따른 AMBA 기반 SoC 상의 병렬 코어 스캔 테스트를 위한 전체 제어 구조를 도시한 도면이다.
본 발명에 따른 TIC 모듈(500)은 테스트 경로 분리 용이하게 하기 위해서 ARM 사에서 제시한 TIC 모듈을 사용한다.
그리고, 기능 테스트와 스캔 테스트를 구분하기 위해서 스캔 테스트 모드(ScanTestMode) 핀(700)이 추가된다.
여기서, 스캔 테스트 모드 핀(700)에 "0"이 인가된 경우에 기능 테스트가 수행되고, 스캔 테스트 모드 핀(700)에 "1"이 인가된 경우에 스캔 테스트를 수행하기 위한 스캔 테스트 모드가 수행되는 것으로 한다.
이하에서, 스캔 테스트 모드 핀(700)에 "0"이 인가된 경우인 기능 테스트 모드 시의 각각의 구성들의 동작에 대해서 살펴본 후, 스캔 테스트 모드 핀(700)에 "1"이 인가된 경우인 스캔 테스트 모드 시의 각각의 구성들의 동작에 대해서 살펴보기로 한다.
먼저, 기능 테스트 모드 수행 상태인 경우, TIC 모듈(500)은 TBUS를 통해 입력 받은 어드레스 및 데이터를 AHB의 HADDR과 HWDATA를 통해 테스트 대상 코어(도시하지 않음)로 전송하고, 테스트 대상 코어로부터의 스캔 출력을 리드(read) 하기 위해 TicRead 신호를 발생하여 OR 게이트(702)에 인가한다.
EBI(External Bus Interface) 모듈(706)은 OR 게이트(702)를 통해 인가된 TicRead 신호에 따라 테스트 대상 코어로부터 HRDATA를 리드하여 TBUS를 통해 테스트 결과를 출력한다.
한편, 기능 테스트 모드 수행 상태에서, 스캔 테스트 모드(ScanTestMode) 핀(700)에 "1"이 인가되면 스캔 테스트 모드 수행상태로 전환된다.
스캔 테스트 모드 수행상태로 전환된 후, TIC 모듈(500)은 외부로부터 스캔 입력 데이터를 TBUS를 통해 인가 받아 테스트 대상 코어로 전송하고, TicRead 신호를 발생하여 OR 게이트(702)로 제공한다.
OR 게이트(702)는 스캔 테스트 모드 핀(700)을 통해 "1"이 인가된 상태에서 TIC 모듈(500)에서 제공된 TicRead 신호가 입력되면 OR 논리연산을 통해 TicRead 신호를 EBI 모듈(706)에 제공한다.
EBI 모듈(706)은 OR 게이트(702)로부터 제공된 TicRead 신호에 따라 테스트 대상 코어로부터 스캔 출력 데이터를 AHB의 HRDATA를 통해 수신하여 출력데이터(EBIDATAOUT)와 출력 어드레스(EBIADDROUT)를 먹스(704)에 제공한다.
먹스(704)는 스캔 테스트 모드 핀(700)을 통해 "1"이 인가된 상태, 즉 스캔 테스트 모드 상태이면, 출력 데이터(EBIDATAOUT)의 스캔 출력 값을 EBIEXTADDROUT로 전송하며, 반면에 "0"이 인가된 상태, 즉 기능 테스트 모드 상태인 경우에 출력 어드레스(EBIADDROUT) 값을 EBIEXTADDROUT로 전송하게 된다.
살펴본 바와 같이, TIC 모듈(500)과 EBI 모듈(706)은 OR 게이트(702)와 먹스(MUX)(704)를 사용하여 스캔 테스트 모드(ScanTestMode)시, 즉 스캔 테스트모드 핀(700)에 "1"이 인가된 경우에 테스트 대상 코어로부터 출력된 데이터인 HRDATA -> 출력데이터(EBIDATAOUT) -> 외부 출력 어드레스(EBIEXTADDROUT)의 경로를 유지한다.
그 결과, TIC 모듈(500)은 테스트 입력 경로로 사용되며, EBI 모듈(706)은 테스트 출력 경로만으로 사용됨을 알 수 있다.
따라서, 스캔 입력 수행 시 스캔 출력이 자동적으로 수행되므로 스캔 출력을 위한 리드 트랜잭션(Read Transaction) 없이 스캔 입력과 스캔 출력의 병행처리가 가능하게 된다.
또한, 도 7에 도시된 바와 같이, AMBA 버스의 기능적 테스트를 위해 사용되는 TIC 모듈(500)을 코어 셀렉트 신호를 위해 재사용하기 때문에 병렬 코어 스캔 테스트를 위한 추가 로직이 구비되지 않아도 된다.
하기에서는 본 발명에 따른 테스트 방식에서의 테스트 시간 단축 효과를 설명한다.
병렬 코어 스캔 테스트 시 단일 스캔 제어 신호를 사용하는 경우, 서브-TAM 별로 전용 스캔 제어 신호를 사용한 경우보다 테스트 시간이 어느 정도 증가하는지 [표 1]에 나타내었다.
[표 1] 단일 스캔 제어 신호 및 서브-TAM 별 독립된 스캔 제어 신호 사용에 의한 병렬 코어 스캔 테스트 시간 비교

SoC		 TAM별 전용 SE 사용 단일 SE 사용 테스트 증가 시간 비교

SE 수
스트 시간
2cycle 정지		 2cycle 정지
증가시간 증가율
d695 3 21518 23054 1536 7.14
p22810 6 222471 265375 42904 19.29
p34392 4 551778 681312 129534 23.48
p93791 3 915095 956265 41170 4.50
u226 4 10665 17769 7104 66.61
d281 4 4084 4740 656 16.06
h953 3 119357 120847 1490 1.25
g1023 5 16855 21095 4240 25.16
f2126 3 335334 336602 1268 0.38
q12710 4 2222349 2226503 4154 0.19
t512505 3 5268868 5283344 14476 0.27
a586710 3 22475033 26725361 4250328 18.91
테스트 시간 비교를 위해서 ITC'02벤치마크 회로(E.J. Marinissen, V. Iyerngar, and K. Charkrabarty, ITC'02 SOC Test Benchmarks.,
http://itc02socbenchm.pratt.duke.edu/)를 대상으로 전체 TAM의 폭은 32비트로 가정하여 SoC 상의 테스트 대상 코어 및 사용 가능한 TAM 폭의 정보를 기반으로, 서브-TAM의 개수, 서브-TAM 별 할당할 코어들 및 코어의 테스트 순서를 결정하 는 테스트 스케줄링을 해주는 기존의 TR-ARCHITECT(민필재, 송재훈, 이현빈, 박성주, “AMBA 기반 SoC 테스트를 위한 접근 메커니즘 설계”, 대한전자공학회 논문지, Vol.43, No.10, Oct. 2006.)를 적용하였으며, 결과를 바탕으로 Sub-TAM별 전용 스캔 제어 신호를 사용하는 구조와 단일 스캔 제어 신호를 공유하는 구조로 나누어 병렬 코어 스캔 테스트 시간을 구하였다.
이때 단일 스캔 제어 신호를 사용하는 경우에는 코어 스캔 캡쳐 수행을 하지 않는 코어 테스트의 정지에 필요한 clock cycle을 2로 가정하였다. [표 1]에 나오는 SE 수는 대상 SoC에 대하여 TR-ARCHITECT를 적용한 결과에 따라 정해진 수치이다. Sub-TAM별로 전용 스캔 제어 신호를 사용한 경우에는 동시에 테스트 되고 있는 서로 다른 Sub-TAM상의 코어 간에 영향을 주지 않아서 최소의 테스트 시간을 얻게 된다. 반면에 단일 스캔 제어 신호를 사용하는 경우에는 하나의 코어의 테스트가 동시에 테스트 되고 있는 다른 Sub-TAM 상의 코어 테스트에 영향을 주어 [표 1]처럼 테스트 시간이 증가하는 것을 알 수 있다.
본 발명의 적용 예로 AMBA 기반 SoC를 구성하고, AMBA 기반 SoC의 병렬 코어 스캔 테스트 설계 기술을 이용하여 병렬 코어 스캔 테스트 수행시의 테스트 시간 감소 효과를 알아보기 위해 기존 AMBA 기반 SoC의 순차 테스트를 사용한 방법과 비교 분석하였다.
실험 대상은 ITC'02테스트 벤치마크 회로를 대상으로 이루어 졌으며, 버스의 폭 Wmax를 16에서 64까지 변화 시키며 순차 테스트와 병렬 코어 스캔 테스트로 나 누어 실험하였다. 순차 테스트는 AMBA 버스를 TAM으로 사용하며 테스트 대상 코어를 주어진 TAM 폭 모두를 할당하여 하나씩 순차적으로 테스트한다.
병렬 코어 스캔 테스트 코어의 경우에는 테스트 스케줄링 과정에 TAM 체인 분할과정이 포함되어 있기 때문에 공정한 비교를 위하여 순차 테스트의 대상 코어에도 TAM 체인 분할을 수행하였다.
병렬코어 테스트 설계 기술의 테스트 시간을 구하기 위해서는 변형된 TR-ARCHITECT를 적용하여 구한다.
[표 2]와 [표 3]에서는 ITC'02 테스트 벤치마크 회로에 대한 순차 테스트와 병렬 코어 스캔 테스트 시간을 비교하고 있다.
[표 2] 벤치마크회로(스캔체인이 고정인 경우)에 대한 테스트 시간 비교
SoC Wmax 순차테스트 병렬코어테스트 감소비율(%)

d695		 16 59291 44328 25.24
32 45161 21539 52.31
64 42462 11045 73.99

p22810		 16 864474 458146 47.00
32 701254 222537 68.27
64 653768 133468 79.58

p34392		 16 1916413 1010866 47.25
32 1769198 551823 68.81
64 1714304 544624 68.23

p93791		 16 2141641 1791725 16.34
32 1412433 915182 35.21
64 807039 455813 43.52

u226		 16 73224 18666 47.51
32 60879 10668 82.48
64 60651 8002 86.81

d281		 16 19340 8182 57.69
32 14462 4093 71.70
64 12002 3938 67.19

h953		 16 244495 119372 51.18
32 239877 119372 50.24
64 237722 119372 49.79

g1023		 16 89839 34492 61.61
32 72010 16882 76.56
64 63556 14821 76.68

f2126		 16 592732 372131 37.22
32 580014 335337 42.18
64 574072 335337 41.59

q12710		 16 7261050 2222349 69.39
32 6755560 2222349 67.10
64 6501592 2222349 65.82

t512505		 16 23189698 10531082 54.59
32 17754663 5268952 70.32
64 17651036 5228504 70.38

a586710		 16 73608777 41523877 43.59
32 51338095 22475039 56.22
64 38247890 12510362 67.29
[표 3] 벤치마크회로(스캔체인이 변경 가능한 경우)에 대한 테스트 시간 비교
SoC Wmax 순차테스트 병렬코어테스트 감소비율(%)

d695		 16 49105 42046 14.38
32 27288 21124 22.59
64 16371 10705 34.61

p22810		 16 631976 431409 31.74
32 397737 219057 44.92
64 268453 110991 58.66

p34392		 16 1105292 971867 12.07
32 743257 499134 32.85
64 581105 241296 58.48

p93791		 16 2005507 1757689 12.36
32 1072815 885158 17.49
64 608300 444282 26.96

u226		 16 70260 18669 73.43
32 59435 10671 82.05
64 57991 6852 88.18

d281		 16 15474 8013 48.22
32 9660 4161 56.93
64 6846 2133 68.84

h953		 16 81951 72509 11.52
32 44822 36389 18.81
64 25967 18432 29.02

g1023		 16 59891 31620 48.20
32 36647 16299 55.52
64 25602 8349 67.39

f2126		 16 338594 324702 4.10
32 172394 163107 5.39
64 89500 81924 8.46

q12710		 16 2016262 1529906 24.12
32 1025922 766340 25.30
64 527880 384683 27.13

t512505		 16 10991124 10253123 6.71
32 5542030 5132939 7.38
64 2819815 2573315 8.74

a586710		 16 66461262 41886450 36.98
32 40727260 21058777 48.29
64 25905395 11486610 55.66
테스트 시간의 단위는 clock cycle이며, 보다 정확한 감소 효과를 알아보기 위하여 코어의 스캔 체인이 고정되어 있어 변경이 불가능한 경우와 변경이 가능한 경우로 나누어 실험하였다. ITC'02테스트 벤치마크 회로는 코어의 스캔 체인이 고정 되어있다고 가정하고 있다. 하지만 플립플롭 개수에 대한 정보가 있기 때문에 코어의 스캔 체인이 변경 가능한 경우에 대해서도 실험이 가능하다. [표 2]와 [표 3]의 결과를 보면 버스의 폭이 증가 할수록 병렬 코어 스캔 테스트시간의 감소 효과가 큼을 알 수 있다. 순차 테스트의 경우 코어 특성에 상관없이 전체 버스 폭을 할당하게 되고 버스 폭이 커질수록 병렬 코어 스캔 테스트 방식에 비하여 비효율적이 된다. 또한 [표 2]와 [표 3]를 비교해 보면 스캔 체인 변경이 가능한 경우에 비하여 스캔체인이 고정인 경우가 테스트 감소 효과가 더 큼을 알 수 있다. 일반적으로 대부분의 코어들은 하드 IP형태이고 스캔체인의 변경이 불가능하기 때문에 본 발명이 더 효과적으로 테스트 시간을 감소시킬 수 있음을 알 수 있다.
[표 4]는 실제 AMBA 기반의 SoC 회로를 바탕으로 테스트 시간과 면적을 기존의 순차 테스트 방식과 비교한 결과이다.
[표 4] 테스트 대상 코어들의 특성
Cores Total Area
(# NAND gates)		 # PI #
PO		 #
DFF		 # Test vector Fault Coverage(%)
Original Full Scan

AHB		 Leon3 Processor 41901 46303 252 148 1166 386 99.75
SDRAM Controller 3701 4115 93 119 212 68 99.45
AHB-PCI Bridge 6364 7055 40 145 275 79 99.92
Ethernet MAC 32737 35580 109 243 1339 485 99.99

APB		 UART 9308 10523 69 32 524 231 98.99
GPIO 4922 5107 78 104 96 13 100
RTC 7566 9067 47 32 340 130 99.99
실험을 위한 AMBA 기반 시스템의 구조는 도 8과 같으며 SoC의 코어 특성은 [표 4]에 나타내었다. 테스트 벡터는 상업용 자동 테스트 패턴 생성(ATPG)툴을 사용하여 생성하였으며, RTL코드는 0.25㎛ 공정 라이브러리를 사용하여 합성하였다. 세 번째와 네 번째 열은 각 코어의 면적을 게이트 수로 나타내었다(2개의 입력을 가지는 NAND 게이트 기준). 열 5,6,7은 각각 PIs, POs, D-flipflop의 수이며 테스트 벡터의 수, fault coverage에 대한 정보는 열 8,9에 나열하였다. 실험은 테스트 벤치마크 회로와 같은 방식으로 이루어졌으며, 스캔 체인 변경이 자유로운 경우에 속한다.
실험 결과는 [표 5]에 나타내었으며, 앞에서와 마찬가지로 전체 TAM 폭이 증가할수록 높은 테스트 시간 감소율을 보이고 있다.
[표 5] 실제 AMBA 기반 SoC의 테스트 시간 비교
SoC Wmax 순차테스트 병렬코어테스트 감소비율(%)

실제 SoC 회로		 16 114406 99455 13.07
32 61467 50122 18.46
64 35236 25467 27.72
병렬 코어 스캔 테스트 설계를 이용하여 테스트하는 경우에는 기존의 순차 테스트 방식에 비하여 테스트 시간은 감소하지만 병렬 코어 스캔 테스트를 위한 추가 설계로 인하여 면적이 증가하게 된다.
순차 테스트 방식은 표준 래퍼 대신 테스트 하니스(Harness)를 이용하여 코어를 테스트하기 때문에 객관적인 면적 비교를 위하여 우선 래퍼 부분만 [표 6]에 비교하였다.
[표 6] 실제 AMBA 기반 SoC의 테스트 면적 비교
Cores 테스트 하니스 면적 표준 래퍼 면적 증가비율(%)

AHB		 Leon3 Processor 3975 4647.38 16.92
SDRAM Controller 2041 2642.04 29.45
AHB-PC IBridg 1891 2354.04 24.49
Ethernet MAC 3027 4135.38 36.62

APB		 UART 1271 1458.04 14.72
GPIO 1785 2322.04 30.09
RTC 988 1223.38 23.82
Total 14978 18782.3 25.40
면적은 2입력 NAND 게이트 수로 나타내고 있다. 여기서 사용한 순차테스트 방식에서는 코어의 출력에 테스트 하니스를 연결하지 않는 반면에 본 발명에서는 입력과 출력 모두에 표준 래퍼를 연결하고 있기 때문에 표준 래퍼의 면적이 크게 나왔다. 래퍼를 제외하고 순차테스트 방식과 면적을 비교하는 경우에는 224개의 게이트가 증가한다. 이를 통하여 본 발명 AMBA 기반의 병렬 코어 스캔 테스트 설계 기술은 기존의 방법에 비하여 적은 면적 증가로 높은 테스트 시간 감소 효과를 낼 수 있음을 알 수 있다.
상기한 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대해 통상의 지식을 가진 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래기술에 따른 순차적 테스트를 위한 TAM 구조 및 테스트 시간을 도시한 도면.
도 2는 종래기술에 따른 병렬 코어 스캔 테스트를 위한 TAM 구조를 도시한 도면.
도 3은 본 발명의 바람직한 일 실시예에 따른 테스트 구조를 도시한 도면.
도 4는 본 발명에 따른 병렬 코어 스캔 테스트 방식과 종래의 병렬 코어 스캔 테스트 방식에서의 테스트 시간 단축 효과를 설명하기 위한 도면.
도 5는 본 발명에 따른 스캔 제어 신호 생성 모듈의 구조를 도시한 도면.
도 6은 본 발명에 따른 코어 셀렉터의 구성을 도시한 도면.
도 7은 본 발명에 따른 AMBA 기반 SoC 상의 병렬 코어 스캔 테스트를 위한 전체 제어 구조를 도시한 도면.
도 8은 본 발명이 적용된 AMBA 기반 시스템 온 칩의 구성을 도시한 도면.

Claims (12)

  1. 복수의 코어를 포함하는 시스템 온 칩에 있어서,
    적어도 하나의 코어에 연결되며, 칩 외부로부터 테스트 데이터를 입력 받아 상기 연결된 코어에 전달하는 복수의 서브-TAM(Test Access Mechanism);
    상기 복수의 서브-TAM 각각에 대해 독립적으로 제공되는 m(m은 2이상의 자연수)개의 스캔 제어 신호선; 및
    상기 스캔 제어 신호선에 m 비트의 스캔 제어 신호를 인가하는 스캔 제어 신호 생성 모듈을 포함하는 시스템 온 칩.
  2. 제1항에 있어서,
    제1 서브-TAM에 연결되는 하나 이상의 코어는 상기 제1 서브-TAM에 대해 할당된 제1 스캔 제어 신호선을 공유하는 시스템 온 칩.
  3. 제1항에 있어서,
    상기 스캔 제어 신호 생성 모듈은 외부의 기능 입력 핀을 이용하여 상기 스캔 제어 신호를 생성하는 시스템 온 칩.
  4. 제1항에 있어서,
    상기 복수의 서브-TAM 중 적어도 하나에 의해 동시에 테스트 되는 하나 이상 의 코어에 테스트 대상임을 알리기 위한 코어 셀렉트 신호를 출력하는 코어 셀렉터를 더 포함하는 시스템 온 칩.
  5. 제4항에 있어서,
    상기 코어 셀렉터는 TIC(Test Interface Controller) 모듈의 어드레스 버스로부터 코어 어드레스를 수신하여 코어 셀렉트 제어 신호를 출력하는 어드레스 디코더를 포함하는 시스템 온 칩.
  6. 제5항에 있어서,
    상기 어드레스 디코더는 테스트 대상이 되는 코어의 어드레스가 변경되는 경우에 하이 신호를 출력하는 시스템 온 칩.
  7. 제5항에 있어서,
    상기 코어 셀렉터는 상기 셀렉트 제어 신호 및 상기 TIC 모듈에 연결된 라이트(Write) 데이터 버스를 통해 인가되는 비트 중 적어도 일부를 이용하여 상기 코어 셀렉트 신호를 출력하는 시스템 온 칩.
  8. 제1항에 있어서,
    상기 복수의 서브-TAM은,
    스캔 테스트 모드 시에 외부와 연결된 핀으로부터 테스트 데이터를 입력 받 아 버스를 통해 상기 코어에 인가하고, 출력 데이터 리드 신호를 발생하는 TIC 모듈;
    상기 스캔 테스트 모드 수행을 위해 입력된 스캔 테스트 모드 신호와 출력 데이터 리드 신호를 이용하여 스캔 출력 리드 신호를 발생하는 신호 발생 모듈;
    상기 스캔 출력 리드 신호에 따라 상기 코어로부터 스캔 출력 데이터를 리드하여 출력하는 EBI 모듈; 및
    상기 스캔 테스트 모드 신호에 따라 스캔 출력 데이터와 출력 어드레스를 외부로 전송하는 먹스를 포함하는 시스템 온 칩.
  9. 복수의 코어를 포함하는 시스템 온 칩에 있어서,
    적어도 하나의 코어에 연결되며, 칩 외부로부터 테스트 데이터를 입력 받아 상기 연결된 코어에 전달하는 복수의 서브-TAM;
    상기 복수의 서브-TAM이 공유하는 스캔 제어 신호선;
    상기 스캔 제어 신호선에 스캔 제어 신호를 인가하는 스캔 제어 신호 생성 모듈; 및
    상기 복수의 서브-TAM에 의해 동시에 테스트 되는 코어에 테스트 대상임을 알리기 위한 코어 셀렉트 신호를 출력하는 코어 셀렉터를 포함하되,
    상기 코어 셀렉터는 TIC 모듈에 연결된 어드레스 버스로부터 코어 어드레스 신호를 수신하여 셀렉트 제어 신호를 출력하는 어드레스 디코더를 포함하며 상기 어드레스 디코더는 테스트 대상이 되는 코어의 어드레스가 변경되는 경우에 하이 신호를 출력하는 시스템 온 칩.
  10. 제9항에 있어서,
    상기 코어 셀렉터는 상기 셀렉트 제어 신호 및 상기 TIC 모듈로부터의 라이트(Write) 데이터 버스를 통한 비트 중 적어도 일부를 이용하여 상기 코어 셀렉트 신호를 출력하는 시스템 온 칩.
  11. 제9항에 있어서,
    상기 스캔 제어 신호선은 상기 복수의 서브-TAM 각각에 대해 독립적으로 m(m은 2이상의 자연수)개 제공되며,
    상기 스캔 제어 신호선에 m 비트의 스캔 제어 신호를 인가하는 스캔 제어 신호 생성 모듈을 더 포함하는 시스템 온 칩.
  12. 복수의 코어 및 적어도 하나의 코어에 연결되며 칩 외부로부터 테스트 데이터를 입력 받아 상기 연결된 코어에 전달하는 복수의 서브-TAM(Test Access Mechanism)을 포함하는 시스템 온 칩을 병렬 코어 스캔 테스트하는 방법으로서,
    상기 복수의 서브-TAM 각각에 대해 독립적으로 제공되는 m(m은 2이상의 자연수)개의 스캔 제어 신호선을 제공하는 단계;
    외부의 기능 입력 핀을 이용하여 m 비트(여기서, m은 2이상의 자연수)의 스캔 제어 신호를 생성하는 단계; 및
    상기 m 비트의 스캔 제어 신호 각각을 개별 스캔 제어 신호선을 통해 각 서브-TAM에 연결된 적어도 하나의 코어에 인가하는 단계를 포함하는 병렬 코어 스캔 테스트 방법.
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