KR20110016025A - Method of manufacturing a semiconductor package - Google Patents

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KR20110016025A
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김지은
김성철
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주식회사 하이닉스반도체
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Abstract

PURPOSE: A semiconductor package manufacturing method is provided to greatly reduce the time needed for plating by forming a preliminary electrode in the empty space in advance and simply bonding the preliminary electrode made on the metal seed layer. CONSTITUTION: A semiconductor chip(10) comprises a recess portion formed with the predetermined depth from the upper side. A molding member(20) comprises the empty space(24) having the pillar shape within the recess portion. A preliminary electrode(35) having the pillar shape within the recess portion is formed by filling the empty space with the conductive member.

Description

반도체 패키지의 제조 방법{METHOD OF MANUFACTURING A SEMICONDUCTOR PACKAGE}Manufacturing method of semiconductor package {METHOD OF MANUFACTURING A SEMICONDUCTOR PACKAGE}

본 발명은 반도체 패키지의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor package.

최근 들어, 방대한 데이터를 저장 및 방대한 데이터를 단 시간 내 처리하는 것이 가능한 반도체 칩 및 반도체 칩을 포함하는 반도체 패키지가 개발되고 있다.Recently, semiconductor packages including semiconductor chips and semiconductor chips capable of storing massive data and processing massive data in a short time have been developed.

최근에는 데이터 저장 용량 및 데이터 처리 속도를 보다 향상시키기 위해서 적어도 2 개의 반도체 칩들을 적층한 적층 반도체 패키지가 개발된 바 있다.Recently, in order to further improve data storage capacity and data processing speed, a stacked semiconductor package in which at least two semiconductor chips are stacked has been developed.

적층 반도체 패키지는 적어도 2 개의 반도체 칩들을 전기적으로 연결하기 위한 관통 전극을 포함한다.The multilayer semiconductor package includes a through electrode for electrically connecting at least two semiconductor chips.

종래 적층 반도체 패키지에 포함된 각 반도체 칩들은 반도체 칩의 상면 및 하면을 관통하는 관통홀, 관통홀에 의하여 형성된 반도체 칩의 내측면에 형성된 절연막 및 절연막 상에 배치되며 관통홀을 채우는 관통 전극을 포함한다.Each of the semiconductor chips included in the conventional multilayer semiconductor package includes a through hole penetrating the upper and lower surfaces of the semiconductor chip, an insulating film formed on the inner surface of the semiconductor chip formed by the through hole, and a through electrode filling the through hole on the insulating film. do.

최근 들어, 반도체 칩으로부터 입력 및/또는 출력되는 신호량이 증가됨에 따라 한정된 면적을 갖는 반도체 칩에 형성되는 관통 전극의 개수 역시 증가되고 있으며, 이로 인해 관통 전극의 사이즈는 점차 감소되고 있다.In recent years, as the amount of signals input and / or output from a semiconductor chip increases, the number of through electrodes formed on the semiconductor chip having a limited area also increases, thereby decreasing the size of the through electrodes.

그러나, 관통 전극의 사이즈가 감소됨과 비례하여 관통 전극을 형성하기 위한 정밀도는 점차 증가되고 있고, 이로 인해 관통 전극을 형성하는 도중 빈번한 불량이 발생되고 있다.However, as the size of the through electrode decreases, the precision for forming the through electrode is gradually increased, which causes frequent defects during the formation of the through electrode.

또한, 관통 전극을 형성하기 위해서는 관통 전극을 절연하는 절연막을 매우 작은 사이즈를 갖는 관통홀 내에 정밀하게 형성해야 하는 문제점을 갖는다.In addition, in order to form the through electrode, there is a problem in that an insulating film for insulating the through electrode must be precisely formed in the through hole having a very small size.

본 발명의 목적은 미세 사이즈를 갖는 관통 전극을 형성하기에 적합한 반도체 패키지의 제조 방법을 제공한다.It is an object of the present invention to provide a method of manufacturing a semiconductor package suitable for forming a through electrode having a fine size.

본 발명에 따른 반도체 패키지의 제조 방법은 상면으로부터 소정 깊이로 형성된 리세스부를 갖는 반도체 칩을 제조하는 단계, 상기 리세스부 내에 기둥 형상을 갖는 적어도 하나의 빈 공간이 형성된 성형 부재를 배치하는 단계, 상기 빈 공간에 도전 부재를 채워 상기 리세스부 내에 기둥 형상을 갖는 예비 전극을 형성하는 단계, 상기 성형 부재를 상기 리세스부로부터 제거하는 단계 및 상기 리세스부를 절연물질로 채우는 단계를 포함한다.A method of manufacturing a semiconductor package according to the present invention includes the steps of: manufacturing a semiconductor chip having a recessed portion formed at a predetermined depth from an upper surface, disposing a molding member having at least one empty space having a columnar shape in the recessed portion; Filling the empty space with a conductive member to form a preliminary electrode having a columnar shape in the recess, removing the molding member from the recess, and filling the recess with an insulating material.

상기 리세스부에 상기 절연물질을 채우는 단계 이후, 상기 반도체 칩의 상기 상면과 대향하는 하면을 가공하여 상기 하면으로부터 상기 예비 전극을 노출하여 전극을 형성하는 단계를 더 포함한다.After filling the recess with the insulating material, the method may further include forming an electrode by exposing the preliminary electrode from the lower surface by processing a lower surface facing the upper surface of the semiconductor chip.

상기 성형 부재를 배치하는 단계에서, 상기 성형 부재는 상기 리세스부에 의하여 형성된 상기 반도체 칩의 내측면 및 바닥면으로부터 소정 높이로 이격된다.In the disposing of the molding member, the molding member is spaced apart from the inner surface and the bottom surface of the semiconductor chip formed by the recess portion at a predetermined height.

상기 성형 부재를 배치하는 단계 이전에 상기 내측면 및 상기 바닥면에 금속 씨드층을 형성하는 단계를 더 포함하며, 상기 예비 전극을 형성하는 단계는 상기 금속 씨드층을 이용하는 도금 공정에 의하여 형성된다.Forming a metal seed layer on the inner surface and the bottom surface prior to the step of placing the molding member, wherein forming the preliminary electrode is formed by a plating process using the metal seed layer.

상기 반도체 칩의 상기 상면 상에 형성된 본딩 패드 및 상기 전극 중 상기 상면으로부터 노출된 단부를 연결하는 재배선을 형성하는 단계를 더 포함한다.The method may further include forming a redistribution line connecting a bonding pad formed on the upper surface of the semiconductor chip and an end exposed from the upper surface of the electrode.

본 발명에 따르면, 매우 미세한 사이즈를 갖는 관통 전극 및 관통 전극을 절연하는 절연 물질을 쉽게 형성할 수 있는 효과를 갖는다.According to the present invention, it is possible to easily form a through electrode having a very fine size and an insulating material for insulating the through electrode.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.Hereinafter, a method of manufacturing a semiconductor package according to embodiments of the present invention will be described in detail with reference to the accompanying drawings, but the present invention is not limited to the following embodiments, and has a general knowledge in the art. It will be apparent to those skilled in the art that the present invention may be embodied in various other forms without departing from the spirit of the invention.

도 1 내지 도 7들은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도이다.1 to 7 are cross-sectional views illustrating a semiconductor package according to an embodiment of the present invention.

도 1을 참조하면, 반도체 패키지를 제조하기 위해서, 먼저, 반도체 칩 제조 공정을 통해 웨이퍼(미도시)에 반도체 칩(10)들이 제조되고, 각반도체 칩(10)들은 웨이퍼로부터 개별화된다.Referring to FIG. 1, in order to manufacture a semiconductor package, first, semiconductor chips 10 are manufactured on a wafer (not shown) through a semiconductor chip manufacturing process, and each semiconductor chip 10 is individualized from the wafer.

반도체 칩(10)들이 개별화된 후, 각 반도체 칩(10)에는 반도체 칩(10)의 상면(1)으로부터 상면(1)과 대향하는 하면(2)을 향해 오목한 리세스부(4)가 형성된다. 리세스부(4)는 평면상에서 보았을 때, 섬(island) 형상 또는 사각형 형상 등 다양한 형상으로 형성될 수 있다.After the semiconductor chips 10 are individualized, recesses 4 are formed in each semiconductor chip 10 from the upper surface 1 of the semiconductor chip 10 toward the lower surface 2 facing the upper surface 1. do. The recessed portion 4 may be formed in various shapes such as an island shape or a square shape when viewed in a plan view.

본 실시예에서 리세스부(4)는 건식 식각 공정 및 습식 식각 공정 중 어느 하 나의 공정에 의하여 형성될 수 있다. 이와 다르게, 리세스부(4)는 드릴링 공정, 레이저 드릴링 공정 등에 의하여 형성될 수 있다.In the present embodiment, the recess 4 may be formed by any one of a dry etching process and a wet etching process. Alternatively, the recess 4 may be formed by a drilling process, a laser drilling process, or the like.

리세스부(4)가 반도체 칩(10)에 형성된 후, 반도체 칩(10)의 상면(1) 상에는 포토레지스트 패턴(미도시)이 형성된다. 포토레지스트 패턴은 리세스부(4)를 노출하는 개구를 갖는다.After the recess portion 4 is formed in the semiconductor chip 10, a photoresist pattern (not shown) is formed on the upper surface 1 of the semiconductor chip 10. The photoresist pattern has an opening that exposes the recessed portion 4.

포토레지스트 패턴이 반도체 칩(10)에 형성된 후, 포토레지스트 패턴을 마스크로 이용하여 리세스부(4)에 의하여 형성된 반도체 칩(10)의 내측면(5) 및 바닥면(6) 상에는 금속 씨드층(7)이 형성된다. 금속 씨드층(7)으로서 사용될 수 있는 물질의 예로서는 니켈, 크롬, 티타늄, 구리 등을 들 수 있고, 금속 씨드층(7)은 화학 기상 증착 공정 또는 물리적 기상 증착 공정, 진공 증착 공정 등에 의하여 형성될 수 있다.After the photoresist pattern is formed on the semiconductor chip 10, a metal seed is formed on the inner surface 5 and the bottom surface 6 of the semiconductor chip 10 formed by the recess 4 using the photoresist pattern as a mask. Layer 7 is formed. Examples of materials that can be used as the metal seed layer 7 include nickel, chromium, titanium, copper, and the like, and the metal seed layer 7 may be formed by a chemical vapor deposition process or a physical vapor deposition process, a vacuum deposition process, or the like. Can be.

반도체 칩(10)의 내측면(5) 및 바닥면(6) 상에 금속 씨드층(7)이 형성된 후, 반도체 칩(10)의 상면(1) 상에 형성된 포토레지스트 패턴은 반도체 칩(10)의 상면(1)으로부터 제거된다.After the metal seed layer 7 is formed on the inner surface 5 and the bottom surface 6 of the semiconductor chip 10, the photoresist pattern formed on the upper surface 1 of the semiconductor chip 10 is a semiconductor chip 10. Is removed from the upper surface (1).

도 2를 참조하면, 리세스부(4)의 내부에는 성형 부재(20)가 배치된다. 성형 부재(20)는 리세스부(4)와 닮은 형상을 갖고 성형 부재(20)는 리세스부(4)의 사이즈 보다 다소 작은 사이즈를 갖는다. 이로써, 성형 부재(20)는 리세스부(4) 내에 삽입될 수 있다.Referring to FIG. 2, the molding member 20 is disposed in the recess 4. The molding member 20 has a shape similar to that of the recessed portion 4 and the molding member 20 has a size somewhat smaller than the size of the recessed portion 4. As a result, the molding member 20 can be inserted into the recess portion 4.

성형 부재(20)의 상면(21)과 대향하는 하면(22)에는 하면(22)으로부터 상면(21)을 향해 형성된 빈 공간(24)이 형성된다. 빈 공간(24)은 기둥 형상으로 형성 되고, 빈 공간(24)은 적어도 하나, 바람직하게 복수개가 형성된다.An empty space 24 formed from the lower surface 22 toward the upper surface 21 is formed on the lower surface 22 facing the upper surface 21 of the molding member 20. The empty space 24 is formed in a columnar shape, and at least one empty space 24 is preferably formed.

본 실시예에서, 성형 부재(20)의 하면(22) 및 측면(23)은 각각 리세스부(4)의 바닥면(6) 및 내측면(5)으로부터 소정 간격 이격된다. 성형 부재(20)는 별도의 고정 부재(미도시)에 의하여 고정된다.In the present embodiment, the lower surface 22 and the side surface 23 of the molding member 20 are spaced apart from the bottom surface 6 and the inner surface 5 of the recessed portion 4 by a predetermined distance, respectively. The molding member 20 is fixed by a separate fixing member (not shown).

도 3을 참조하면, 성형 부재(20)가 반도체 칩(10)의 내측면(5) 및 바닥면(5)으로부터 이격된 상태로 배치된 후, 리세스부(4)의 내부로는 도금액이 제공된 후 금속 씨드막(7)을 이용하여 도금 공정이 수행되고, 도금 공정에 의하여 성형 부재(20)의 빈 공간(24)에는 전극(35)이 형성된다.Referring to FIG. 3, after the molding member 20 is disposed in a state spaced apart from the inner side surface 5 and the bottom surface 5 of the semiconductor chip 10, the plating solution is introduced into the recess portion 4. After being provided, a plating process is performed using the metal seed film 7, and an electrode 35 is formed in the empty space 24 of the forming member 20 by the plating process.

전극(35)이 성형 부재(20)의 빈 공간(24)에 형성된 후, 성형 부재(20)는 반도체 칩(10)의 리세스부(4)로부터 제거되고, 반도체 칩(10)의 바닥면(6) 상에는 전극(35)들이 바닥면(6)에 대하여 수직하게 배치된다.After the electrode 35 is formed in the empty space 24 of the molding member 20, the molding member 20 is removed from the recessed portion 4 of the semiconductor chip 10, and the bottom surface of the semiconductor chip 10 is formed. On (6) electrodes 35 are arranged perpendicular to bottom surface 6.

도 4를 참조하면, 반도체 칩(10)의 리세스부(4) 내에 기둥 형상을 갖는 예비 전극(35)이 형성된 후, 리세스부(4) 내에는 절연물질(40)이 채워진다. 본 실시예에서, 절연물질(40)은, 예를 들어, 유기물 또는 무기물일 수 있다.Referring to FIG. 4, after the pillar-shaped preliminary electrode 35 is formed in the recess 4 of the semiconductor chip 10, the insulating material 40 is filled in the recess 4. In the present embodiment, the insulating material 40 may be, for example, an organic material or an inorganic material.

도 5를 참조하면, 리세스부(4) 내에 절연물질(40)이 채워진 후, 반도체 칩(10)의 하면(2)은 연마 공정 또는 식각 공정에 의하여 가공된다. 이때, 반도체 칩(10)의 하면(2)은 절연물질(40)이 노출될 때까지 연마 공정 또는 식각 공정에 의하여 가공되고, 이로 인해 반도체 칩(10)의 상면(1) 및 하면(2)을 관통하는 전극(38)이 형성된다.Referring to FIG. 5, after the insulating material 40 is filled in the recess 4, the lower surface 2 of the semiconductor chip 10 is processed by a polishing process or an etching process. At this time, the lower surface 2 of the semiconductor chip 10 is processed by a polishing process or an etching process until the insulating material 40 is exposed, thereby the upper surface (1) and the lower surface (2) of the semiconductor chip 10 An electrode 38 penetrating is formed.

도 5를 참조하면, 전극(38)이 형성된 후, 반도체 칩(10)의 상면(1) 상에는 재배선(50)이 형성되고, 재배선(50)은 반도체 칩(10)의 상면(1) 상에 형성된 본딩 패드(52)와 전기적으로 연결된다.Referring to FIG. 5, after the electrode 38 is formed, the redistribution 50 is formed on the upper surface 1 of the semiconductor chip 10, and the redistribution 50 is the upper surface 1 of the semiconductor chip 10. Is electrically connected to the bonding pads 52 formed thereon.

도 7은 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 도시한 단면도이다. 본 발명에 다른 반도체 패키지의 제조 방법은 성형 부재를 제외하면 앞서 도 1 내지 도 6에 도시된 반도체 패키지의 제조 방법과 실질적으로 동일하다. 따라서, 동일한 부분에 대한 중복된 설명은 생략하기로 하며, 동일한 부분에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.7 is a cross-sectional view illustrating a method of manufacturing a semiconductor package according to another embodiment of the present invention. The manufacturing method of the semiconductor package according to the present invention is substantially the same as the manufacturing method of the semiconductor package shown in FIGS. 1 to 6 except for the molding member. Therefore, duplicate descriptions of the same parts will be omitted, and the same parts and the same reference numerals will be given to the same parts.

도 7을 참조하면, 성형 부재(20)의 하면(22) 및 측면(23)은 리세스부(4)의 바닥면(6) 및 내측면(5)과 밀착되고, 성형 부재(20)의 상면(21)에는 성형 부재(20)의 외부 및 성형 부재(20)의 내부에 형성된 빈 공간(24)을 연통하는 개구(26)가 형성된다.Referring to FIG. 7, the lower surface 22 and the side surface 23 of the molding member 20 are in close contact with the bottom surface 6 and the inner surface 5 of the recessed portion 4, and the molding member 20 The upper surface 21 is formed with an opening 26 communicating with the outside of the molding member 20 and the empty space 24 formed inside the molding member 20.

예비 전극을 형성하기 위한 도금액은 성형 부재(20)의 개구(26)를 통해 제공되고, 이로 인해 성형 부재(20)의 빈 공간(24)에는 예비 전극이 형성된다.The plating liquid for forming the preliminary electrode is provided through the opening 26 of the forming member 20, thereby forming a preliminary electrode in the empty space 24 of the forming member 20.

본 발명에서는 성형 부재에 빈 공간을 형성한 후 도금 공정에 의하여 성형 부재의 빈 공간에 예비 전극을 형성하는 것이 도시 및 설명되고 있지만, 이와 다르게, 성형 부재의 빈 공간에 미리 예비 전극을 미리 형성한 후, 금속 씨드층에 이미 만들어진 성형 부재의 예비 전극을 단순 접합 함으로써 도금에 소요되는 시간을 크게 감소시킬 수 있다.In the present invention, the formation of the preliminary electrode in the empty space of the molding member by the plating process after forming the empty space in the molding member is shown and described, in contrast, the preliminary formation of the preliminary electrode in the empty space of the molding member in advance After that, by simply joining the preliminary electrodes of the molded member already made to the metal seed layer, the time required for plating can be greatly reduced.

이상에서 상세하게 설명한 바에 의하면, 매우 미세한 사이즈를 갖는 관통 전극 및 관통 전극을 절연하는 절연 물질을 쉽게 형성할 수 있는 효과를 갖는다.As described above in detail, it has the effect of easily forming a through electrode having a very fine size and an insulating material insulating the through electrode.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.In the detailed description of the present invention described above with reference to the embodiments of the present invention, those skilled in the art or those skilled in the art having ordinary knowledge in the scope of the present invention described in the claims and It will be appreciated that various modifications and variations can be made in the present invention without departing from the scope of the art.

도 1 내지 도 7들은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도이다.1 to 7 are cross-sectional views illustrating a semiconductor package according to an embodiment of the present invention.

Claims (6)

상면으로부터 소정 깊이로 형성된 리세스부를 갖는 반도체 칩을 제조하는 단계;Manufacturing a semiconductor chip having a recess formed at a predetermined depth from an upper surface thereof; 상기 리세스부 내에 기둥 형상을 갖는 적어도 하나의 빈 공간이 형성된 성형 부재를 배치하는 단계;Disposing a molding member having at least one empty space having a columnar shape in the recess; 상기 빈 공간에 도전 부재를 채워 상기 리세스부 내에 기둥 형상을 갖는 예비 전극을 형성하는 단계;Filling a conductive member in the empty space to form a preliminary electrode having a columnar shape in the recess; 상기 성형 부재를 상기 리세스부로부터 제거하는 단계; 및Removing the molding member from the recess; And 상기 리세스부를 절연물질로 채우는 단계를 포함하는 반도체 패키지의 제조 방법.Filling the recess with an insulating material. 제1항에 있어서,The method of claim 1, 상기 리세스부에 상기 절연물질을 채우는 단계 이후, 상기 반도체 칩의 상기 상면과 대향하는 하면을 가공하여 상기 하면으로부터 상기 예비 전극을 노출하여 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.And after filling the recess portion with the insulating material, processing the lower surface facing the upper surface of the semiconductor chip to expose the preliminary electrode from the lower surface to form an electrode. Method of preparation. 제1항에 있어서,The method of claim 1, 상기 성형 부재를 배치하는 단계에서, 상기 성형 부재는 상기 리세스부에 의 하여 형성된 상기 반도체 칩의 내측면 및 바닥면으로부터 소정 높이로 이격된 것을 특징으로 하는 반도체 패키지의 제조 방법.In the step of disposing the molding member, the molding member is a semiconductor package manufacturing method, characterized in that spaced apart by a predetermined height from the inner surface and the bottom surface of the semiconductor chip formed by the recess. 제3항에 있어서,The method of claim 3, 상기 성형 부재를 배치하는 단계 이전에 상기 내측면 및 상기 바닥면에 금속 씨드층을 형성하는 단계를 더 포함하며,Forming a metal seed layer on the inner side and the bottom surface before the forming member; 상기 예비 전극을 형성하는 단계는 상기 금속 씨드층을 이용하는 도금 공정에 의하여 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.The forming of the preliminary electrode may be performed by a plating process using the metal seed layer. 제3항에 있어서,The method of claim 3, 상기 성형 부재는 상기 내측면 및 상기 바닥면에 밀착되고, 상기 성형 부재는 상기 성형 부재의 외부의 도금액을 상기 빈 공간으로 제공하기 위해 상기 빈 공간과 연결된 개구를 갖는 것을 특징으로 하는 반도체 패키지의 제조 방법.Wherein the molding member is in close contact with the inner side and the bottom surface, and the molding member has an opening connected to the empty space to provide a plating solution external to the molding member to the empty space. Way. 제1항에 있어서,The method of claim 1, 상기 반도체 칩의 상기 상면 상에 형성된 본딩 패드 및 상기 전극 중 상기 상면으로부터 노출된 단부를 연결하는 재배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.And forming redistribution lines connecting bonding pads formed on the upper surface of the semiconductor chip and end portions exposed from the upper surface of the electrodes.
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