KR20110014550A - 저온 공정을 이용한 3ｄ 적층셀 구조의 플래쉬 메모리 소자의 제조 방법 및 3ｄ 적층셀 구조의 플래쉬 메모리 소자 - Google Patents
저온 공정을 이용한 3ｄ 적층셀 구조의 플래쉬 메모리 소자의 제조 방법 및 3ｄ 적층셀 구조의 플래쉬 메모리 소자 Download PDFInfo
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Abstract
본 발명은 3D 적층셀 구조의 플래쉬 메모리셀 구현에 적합한 저온 공정의 플래쉬 메모리 소자 제조 방법 및 이에 의해 제조되는 플래쉬 메모리 소자를 제공한다.
본 발명의 일 측면에 따른 3D 적층셀 구조의 플래쉬 메모리 소자의 제조 방법은, 기판 상에 제1 플로팅 게이트층 및 제1 제어 게이트층을 형성하는 단계; 및 상기 제1 제어 게이트층 위에 상부 채널층, 제2 플로팅 게이트층 및 제2 제어 게이트층을 형성하는 단계를 포함하고, 상기 상부 채널층은 용액 기반의 반도체 산화물 물질을 코팅하여 형성되는 것을 특징으로 한다.
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Description
본 발명은 3D(3-dimensional) 적층셀 구조의 플래쉬 메모리 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 용액 기반의 산화물 반도체 물질을 사용하여 채널 영역을 형성함으로써 저온에서 용이하게 플래쉬 메모리 셀을 제조할 수 있고 3D 적층셀 구조를 용이하게 구현할 수 있는 플래쉬 메모리 소자를 이용한 3D 적층셀 구조의 플래쉬 메모리 소자의 제조 방법 및 이에 의해 제조되는 3D 적층셀 구조의 플래쉬 메모리 소자에 관한 것이다.
본 발명은 교육과학기술부 및 한국과학재단의 국가지정연구실사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2008-8-0878, 과제명: 차세대 디스플레이를 위한 SBS(SOLUTION BASED SI) 박막 및 ASB(ALL SOLUTION BASED) TFT 기술개발].
플래쉬 메모리 소자는 기존의 전형적인 MOS 구조의 유전막 사이에 플로팅 게이트(floating gate)라고 불리우는 전하 저장부를 포함하며, 전원 공급이 차단된 상태에서도 데이터를 저장할 수 있는 특성을 갖는다. 기존의 플래쉬 메모리 소자에서는 전하를 저장하는 플로팅 게이트로서 폴리실리콘을 주로 사용하였으나, 소자간 간섭으로 인한 집적도 향상의 어려움 때문에 최근에는 폴리실리콘을 대체하기 위한 전하 트랩형 메모리 소자(charge trap type memory device)에 관한 연구가 활발히 진행되고 있다. 디램 등의 기존 휘발성 메모리와 마찬가지로, 플래쉬 메모리 소자 역시 전류가 흐르는 채널 영역으로서 실리콘 반도체를 사용하고 있다. 이러한 실리콘 반도체의 채널 영역을 적용할 경우, 채널 도핑, 소스-드레인 도핑, 웰 도핑 등을 위한 이온주입 및 열처리 공정을 수행한다.
플래쉬 메모리 소자의 성능은 데이터 저장 능력과 그 데이타의 쓰기 및 읽기 동작의 안정성 및 속도 등에 의해 결정된다. 플래쉬 등의 비휘발성 메모리 소자 분야에서도 고집적화의 필요성이 증대되고 있다. 이를 위해서 메모리 소자의 크기를 줄이기 위한 노력이 계속되고 있으나 소자 축소에 따른 단채널 효과등 소자 특성의 악화를 방지하기 위한 방안이 요구되고 있다. 고집적화를 위한 다른 방안으로서, 복수 개의 플래쉬 메모리 셀을 수직으로 적층하는 3D(3-dimensional) 적층셀의 구현 가능성이 제시되고 있다.
그러나, 실리콘으로 된 채널 영역을 사용하는 경우, 실리콘 반도체의 특성상 높은 온도를 가하면 플래쉬 메모리 셀 특성이 변하기 때문에 단일층 셀만을 구성할 수 있고 적층셀 구조를 구현할 수 없는 문제가 있다. 또한 실리콘 반도체의 채널 영역이 고온에서 형성되기 때문에, 실리콘 반도체 기판이 아닌 유리(glass) 또는 플라스틱 기판 등을 사용하여 플레쉬 메모리 소자를 제조하는 것이 불가능하거나 매우 어렵다. 적층셀 구현 또는 플라스틱 기판 적용의 측면에서, 플로팅 게이트 형성 공정도 기존의 폴리실리콘 형성 온도보다 더욱 저온에서 수행되는 것이 바람직하다.
본 발명의 과제는 상술한 문제점을 해결하는 것으로서, 저온에서 채널 영역을 형성할 수 있고 3D 적층셀 구현이 용이하며 유리 또는 플라스틱 기판의 적용이 충분히 가능한 플래쉬 메모리 소자를 이용하여 3D 적층셀 구조의 플래쉬 메모리 소자의 제조 방법 및 이에 의한 3D 적층셀 구조의 플래쉬 메모리 소자를 제공하는 것이다.
본 발명의 일 측면에 따른 플래쉬 메모리 소자의 제조 방법은, 기판, 채널층, 플로팅 게이트 및 제어 게이트를 구비하는 플래쉬 메모리 소자의 제조 방법에 있어서, 상기 채널층은 용액 기반의 반도체 산화물 물질을 코팅하여 형성되는 것을 특징으로 한다.
본 발명의 실시형태에 따르면, 상기 채널층은 용액 기반의 IGZO(Indium Gallium Zinc Oxide) 물질을 코팅하여 형성될 수 있다. 다른 실시형태에 따르면, 상기 채널층은 용액 기반의 ZnO, IZO 및 ZTO 중에서 선택된 물질을 코팅하여 형성될 수 있다.
본 발명의 실시형태에 따르면, 상기 플로팅 게이트는 용액 기반의 카본 나노튜브 물질을 코팅하여 형성될 수 있다. 상기 카본 나노튜브 물질은 SWNT, MWNT, 그라펜(graphene) 및 플러렌(fullerene) 중 적어도 1종을 포함할 수 있다. 다른 실시형태에 따르면, 상기 플로팅 게이트는 용액 기반의 IGZO, ZnO, IZO 및 ZTO 중에서 선택된 물질을 코팅하여 형성될 수 있다.
상기 채널층은 스핀 코팅(spin coating), 나노 압인(nano imprinting) 및 잉크젯 프린팅 중에서 선택된 공정을 이용하여 형성될 수 있다.
본 발명의 실시형태에 따르면, 상기 제조 방법에 의해 제조되는 플래쉬 메모리 소자는 바텀 제어 게이트형(bottom control gate type) 소자로서, 상기 기판 위에 상기 제어 게이트와 플로팅 게이트를 형성한 후에 상기 채널층을 형성할 수 있다. 다른 실시형태에 따르면, 상기 제조 방법에 의해 제조되는 플래쉬 메모리 소자는 탑 제어 게이트형(top control gate type) 소자로서, 상기 기판 위에 상기 채널층을 형성한 후에 상기 플로팅 게이트 및 제어 게이트를 형성할 수 있다.
상기 기판은 유리 기판 또는 PET 등의 플라스틱 기판일 수 있다. 다른 실시형태로서, 실리콘 기판일 수도 있다.
본 발명의 다른 측면에 따른 플래쉬 메모리 소자는, 기판과 상기 기판 상에 형성된 채널층, 플로팅 게이트 및 제어 게이트를 구비하는 플래쉬 메모리 소자에 있어서, 상기 채널층은 용액 기반의 IGZO 물질의 코팅을 통해 형성된 다결정(poly crystalline) IGZO로 이루어진 것을 특징으로 한다.
본 발명의 실시형태에 따르면, 상기 플로팅 게이트는 카본 나노튜브로 이루어진 층 구조일 수 있다. 다른 실시형태에 따르면, 상기 플로팅 게이트는 IGZO, ZnO, IZO 및 ZTO 중에서 선택된 물질로 이루어진 층 구조일 수 있다.
본 발명의 실시형태에 따르면, 상기 플래쉬 메모리 소자는 상기 기판 위에 제어 게이트가 배치되고, 상기 제어 게이트 위에 상기 플로팅 게이트가 배치되고, 상기 플로팅 게이트 위에 상기 채널층이 배치되는 바텀 제어 게이트형 플래쉬 메모리 소자일 수 있다. 다른 실시형태에 따르면, 상기 플래쉬 메모리 소자는 상기 기판 위에 채널층이 배치되고, 상기 채널층 위에 상기 플로팅 게이트가 배치되고, 상기 플로팅 게이트 위에 상기 제어 게이트가 배치되는 탑 제어 게이트형 플래쉬 메모리 소자일 수 있다.
본 발명의 또다른 측면에 따르면, 기판 상에 제1 플로팅 게이트층 및 제1 제어 게이트층을 형성하는 단계; 및 상기 제1 제어 게이트층 위에 상부 채널층, 제2 플로팅 게이트층 및 제2 제어 게이트층을 형성하는 단계를 포함하고, 상기 상부 채널층은 용액 기반의 반도체 산화물 물질을 코팅하여 형성하는 것을 특징으로 하는 3D 적층셀 구조의 플래쉬 메모리 소자의 제조 방법이 제공된다.
상기 상부 채널층은 용액 기반의 IGZO, ZnO, IZO 및 ZTO 중에서 선택된 물질을 코팅하여 형성될 수 있다.
본 발명의 실시형태에 따르면, 상기 기판은 실리콘 반도체 기판일 수 있다. 또한 상기 제1 플로팅 게이트는 폴리실리콘 물질로 형성될 수 있다. 다른 실시형태에 따르면, 상기 제1 플로팅 게이트 형성 전에 상기 기판 상에 용액 기반의 IGZO, ZnO, IZO 및 ZTO 중에서 선택된 물질을 코팅하여 하부 채널층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시형태에 따르면, 상기 제2 플로팅 게이트는 용액 기반의 카본 나노튜브 물질을 코팅하여 형성될 수 있다. 다른 실시형태에 따르면, 상기 제2 플로팅 게이트는 용액 기반의 IGZO, ZnO, IZO 및 ZTO 중에서 선택된 물질을 코팅하여 형성될 수 있다.
상기 상부 채널층은 스핀 코팅(spin coating), 나노 압인(nano imprinting) 및 잉크젯 프린팅 중에서 선택된 공정을 이용하여 형성될 수 있다.
본 발명의 또다른 측면에 따르면, 기판 상에 형성된 제1 플로팅 게이트 및 제1 제어 게이트를 구비하는 제1 메모리셀부; 상기 제1 메모리셀부 상에 형성된 상부 채널층, 제2 플로팅 게이트층 및 제2 제어 게이트층을 구비하는 제2 메모리셀부를 포함하고, 상기 상부 채널층은 용액 기반의 IGZO 물질의 코팅에 통해 형성된 다결정 IGZO로 이루어진 것을 특징으로 하는 3D 적층셀 구조의 플래쉬 메모리 소자가 제공된다.
본 발명의 실시형태에 따르면, 상기 기판은 실리콘 반도체 기판일 수 있다. 또한 상기 제1 플로팅 게이트는 폴리실리콘 물질로 이루어질 수 있다. 다른 실시형태에 따르면, 상기 제1 메모리셀부는 상기 기판 상에 형성되고 IGZO, ZnO, IZO 및 ZTO 중에서 선택된 물질로 이루어진 하부 채널층을 더 구비할 수 있다.
본 발명의 실시형태에 따르면, 상기 제2 플로팅 게이트는 카본 나노튜브로 이루어진 층 구조일 수 있다. 다른 실시형태에 따르면, 상기 제2 플로팅 게이트는 IGZO, ZnO, IZO 및 ZTO 중에서 선택된 물질로 이루어진 층 구조일 수 있다.
본 발명에 따르면, 용액 기반의 반도체 산화물 물질을 스핀 코팅 등으로 도포함으로써 플래쉬 메모리 셀의 채널 영역을 형성함으로써, 저온에서 비교적 단순한 공정으로 채널 영역을 용이하게 형성할 수 있고 3D 적층셀 구현이 용이하며 유리 또는 플렉시블(flexible) 기판에서 플래쉬 메모리 셀을 안정적으로 구현할 수 있게 된다. 이에 더하여, 플로팅 게이트를 용액 기반의 반도체 산화물 또는 용액 기반의 카본 나노튜브 물질을 코팅하여 형성함으로써, 플래쉬 메모리셀의 제조 공정 온도를 더욱 낮게 유지시킬 수 있을 뿐만 아니라 셀 간의 간섭 문제를 해결하는데 기여한다.
유리 기판 또는 PET 등의 플렉시블 기판의 적용 가능성으로 인해, LCD, OLED와 같은 디스플레이에 플래쉬 메모리 소자를 임베디드하여 SOC(system on chip)을 구현하는 데에 효과적일 뿐만 아니라, 3D 적층셀 구현으로 고집적도의 비휘발성 메모리 장치를 저비용으로 제작할 수 있고 이로써 대용량 SSD에의 적용에 유리하다.
도 1은 본 발명의 실시형태에 따른 플래쉬 메모리 소자의 단면도이다.
도 2는 본 발명의 다른 실시형태에 따른 플래쉬 메모리 소자의 단면도이다.
도 3은 본 발명의 실시형태에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 다른 실시형태에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 실시형태에 따른 3D 적층셀 구조의 플래쉬 메모리 소자의 단면도이다.
도 6은 본 발명의 다른 실시형태에 따른 3D 적층셀 구조의 플래쉬 메모리 소자의 단면도이다.
도 2는 본 발명의 다른 실시형태에 따른 플래쉬 메모리 소자의 단면도이다.
도 3은 본 발명의 실시형태에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 다른 실시형태에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 실시형태에 따른 3D 적층셀 구조의 플래쉬 메모리 소자의 단면도이다.
도 6은 본 발명의 다른 실시형태에 따른 3D 적층셀 구조의 플래쉬 메모리 소자의 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지의 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로만 한정되는 것은 아니다. 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시형태에 따른 플래쉬 메모리 소자의 단면도이다. 도 1은 특히 게이트 구조체(제어 게이트 및 플로팅 게이트 포함)가 기판과 채널 영역 사이에 배치되는 '바텀 제어 게이트형(bottom control gate type)' 플래쉬 메모리셀을 나타낸다.
도 1을 참조하면, 플래쉬 메모리 소자(100)는 기판(101) 상에 형성된 제어 게이트(103), 층간 절연막(interdielectric: 104), 플로팅 게이트(107), 터널링 절연막(107) 및 채널층(108)을 포함한다. 기판(101)과 제어 게이트(103) 사이에는 SiO2 버퍼층(103)이 형성되어 버퍼층(103) 위의 층 구조에의 불순물 혼입을 방지하고 버퍼층(103) 위의 층 구조의 막질을 개선할 수 있다. 채널층(108)의 양단에는 서로 이격 배치된 소스-드레인 전극(110, 120)이 배치되어 있다.
상기 채널층(108)은 후술하는 바와 같이, 용액 기반의 반도체 산화물 물질을 코팅하여 형성된 것이다. 특히, 스핀 코팅(spin coating), 나노 압인(nano imprinting) 또는 잉크젯 프린팅 등의 저온의 단순한 공정을 이용하여 터널링 절연막(107) 상에 용액 기반의 IGZO(solution-based Indium Gallium Zinc Oxide)을 코팅함으로써 상기 채널층(108)을 쉽게 얻을 수 있다.
이 채널층(108)은 다결정(poly crystalline) IGZO로 이루어진 것이며, 다결정 IGZO는 높은 이동도의 반도체 성질을 가져서 소스-드레인 전극(110, 120) 및 제어 게이트(103)의 전압 인가에 따라 이 채널층(108)을 통해 동작 전류가 흐르게 된다. 이러한 다결정 IGZO의 채널층(108)은 별도의 도핑 없이 트랜지스터의 채널로 작용하며 소스-드레인 전극과의 접합을 위한 별도의 불순물 영역(확산 영역 또는 이온 주입 영역)을 필요로 하지 않는다.
기판(101)으로는 종래의 실리콘 기판 등을 사용할 수 있으나, 유리 기판 또는 PET(polyethyleneterephthalate) 등의 휘어지기 쉬운 플렉시블(flexible) 기판 등을 용이하게 적용할 수 있다. 이는 채널층(108)이 종래 실리콘 반도체와 달리 용액 기반의 반도체 산화물 물질의 코팅 공정에 의해 저온에서 형성될 수 있기 때문에, 열에 약한 플라스틱, 유리 등 재질을 갖는 기판을 적용해도 기판에 손상이 가해지지 않기 때문이다. 따라서, 본 실시형태에 따른 플래쉬 메모리 셀 구조는 LCD, OLED 등의 디스플레이에 임베디드하여 SOC(system on chip)를 구현할 수 있으며, 플렉시블 메모리 소자 구현에 유리하다.
제어 게이트(103)는 MoW, W, Mo, AlNd, Ag, Cu, MoTa, Cr 등의 금속 또는 합금으로 형성될 수 있다. 층간 절연막(104)은 제어 게이트(103)와 플로팅 게이트(105) 사이에 배치되는 절연막으로서, 제어 게이트(103)에 인가된 전압을 플로팅 게이트(105)로 커플링을 통해 전달시켜주는 역할을 한다. 따라서, 층간 절연막(104)의 커패시턴스(capacitance)값이 큰 것이 바람직하다. 또한 메모리셀의 신뢰성(reliability)에 영향을 주는 주요 특성 중 하나인 리텐션(retention) 특성을 좋게 하기 위해 적절한 두께를 갖는 것이 바람직하다. 본 실시형태에서는, 층간 절연막(104)은 질화막과 산화막의 이중막 구조를 사용할 수 있는데, 예컨대 약 15nm의 SiNX막(104a)과 약 10nm의 SiO2막(104b)의 이중막 구조를 가질 수 있다. 이러한 NO 구조 이외에도, 층간 절연막(104)은 ONO 구조, 산화막만을 사용하는 구조, 고유전율(high-k) 물질인 Al2O3, HfO2, Zr/산화물/Zr 등의 재질 또는 막 구조를 사용할 수 있다. 채널층(108)으로부터 플로팅 게이트(105)로의 캐리어 터널링을 위한 터널링 절연막(107)으로는, 예컨대 Al2O3와 같은 고유전율 산화막을 사용할 수 있다. 그외에도, 터널링 절연막(107)으로서, SiO2, SiNX, Al2O3, HfO2 등의 고유전율 물질을 사용할 수 있다.
플로팅 게이트(105)는 카본 나노튜브층으로 이루어질 수 있다. 후술하는 바와 같이, 카본 나노튜브층 구조의 플로팅 게이트(105)는 카본 나노튜브(CNT)가 분산되어 있는 용액 기반의 CNT 물질을 스핀 코팅, 나노 압인 또는 잉크젯 프린팅등의 저온 공정으로 코팅하여 쉽게 얻을 수 있다. 이 플로팅 게이트(105)용 CNT로서 예컨대, SWNT(single wall carbon nanotube) 또는 MWNT(multiwall carbon nanotube)를 사용할 수 있다. 이와 같이 카본 나노튜브 층 구조의 플로팅 게이트(105)를 사용함으로써, 집적도를 향상시 문제가 되는 셀 간의 간섭 문제를 해결할 뿐만 아니라, 카본 나노튜브의 직경은 1~1.4nm 정도로 매우 작기 때문에 디바이스 스케일링 문제를 해결할 수 있다. 더욱이, 카본 나노튜브 층 구조의 플로팅 게이트(105)는 후술하는 바와 같이 저온 공정을 통해 비교적 쉽게 제작이 가능하기 때문에, 상술한 다결정 IGZO의 채널층(107)과 함께 3D 적층셀을 더욱 용이하게 구현할 수 있게 한다.
플로팅 게이트(105)는 카본 나노튜브 이외에도, 용액 기반의 반도체 산화 물질로부터 형성될 수도 있다. 후술하는 바와 같이, 용액 기반의 IGZO, 또는 용액 기반의 ZnO, 용액 기반의 IZO, 용액 기반의 ZTO 물질 등을 사용하여 플로팅 게이트를 형성하는 것도 가능하다. 이 경우 역시 저온 공정에 의한 플로팅 게이트 제작이 가능하고, 3D 적층셀 구현에 유리하다. 소스-드레인 전극(110, 120)은 예컨대, IZO, Cu, Al, W, MoW, Ti, Ta, Cr 또는 Ag 등을 사용하여 형성될 수 있다.
도 2는 본 발명의 다른 실시형태에 따른 플래쉬 메모리 소자(200)의 단면도이다. 도 2의 실시형태에서는, 기판과 채널 영역 위에 게이트 구조체가 배치되는 '탑 제어 게이트형(top control gate type)' 플래쉬 메모리셀을 나타낸다.
도 2를 참조하면, 기판(201) 상에 SiO2 버퍼층(201)과 채널층(208)이 형성되어 있고, 그 위에 터널링 절연막(207), 플로팅 게이트(205), 층간 절연막(204) 및 제어 게이트(203)가 순차적으로 적층되어 있다. 채널층(208)의 양단에는 소스-드레인 전극(210, 220)이 서로 이격 배치되어 있다. 기판(201)을 포함하여 채널층, 플로팅 게이트 등 각 구성 부분(203~220)의 재질과 기본 구조는 전술한 실시형태(도 1)와 마찬가지이다. 특히, 채널층(208)은 스핀 코팅, 나노 압인 또는 잉크젯 프린팅 등의 저온의 단순한 공정을 이용하여 버퍼층(202) 상에 용액 기반의 IGZO 물질을 코팅함으로써 얻어질 수 있으며, 다결정 IGZO 반도체층 구조로 되어 있다. 또한, 플로팅 게이트(205)는 용액 기반의 물질을 저온 코팅하여 형성될 수 있는 카본 나노튜브의 층구조이거나 IGZO, ZnO, IZO 또는 ZTO의 층구조일 수 있다. 따라서, 전술한 실시형태(도 1)와 마찬가지로, 저온 공정에 의한 셀 제작에 유리하며 3D 적층셀 구현에 유리하다.
이하, 도 3 및 4를 참조하여 본 발명의 실시형태들에 따른 플래쉬 메모리 소자의 제조 방법을 설명한다.
도 3의 (a) 내지 (f)는 본 발명의 실시형태에 따른 플래쉬 메모리 소자의 제조 공정을 설명하기 위한 단면도들로서, 바텀 제어 게이트형 구조를 갖는 플래쉬 메모리 소자 제작에 관련된다.
먼저, 도 3(a)를 참조하면, 실리콘, 유리 또는 PET 등의 플라스틱 기판(101) 상에 SiO2 버퍼층(102)을 형성한다. 이 버퍼층(102)은 이후 적층되는 층에 불순물이 혼입되는 것을 막고 후속 층들의 막질을 양호한 상태로 유지시키는 역할을 한다. 그 후, 도 3(b)에 도시된 바와 같이 버퍼층(102) 상에 제어 게이트(103)를 형성한다. 제어 게이트(103)는, MoW, W, Al, AlNd, Ag, Cu, MoTa, 또는 Cr, 등의 물질을 스퍼터링으로 증착하여 형성할 수 있다.
그 후, 도 3(c)에 도시된 바와 같이, 제어 게이트(103) 상에 층간 절연막(104)을 형성한다. 층간 절연막(104)은 질화막(104a)과 산화막(104b)을 순차 형성하여 NO의 이중막 구조로 제작할 수 있다. 이 층간 절연막(104)은 제어 게이트(103)와 후속의 플로팅 게이트 사이에 배치되는 것으로서, 전압 커플링을 위해 커패시턴스 값이 큰 물질로 형성되는 것이 바람직하다. 또한 층간 절연막(104)은 메모리셀의 리텐션 특성을 좋게 하기 위해 적절한 두께로 형성되는 것이 바람직한데, 예컨대, 약 15nm의 질화막(104a)과 약 10nm의 산화막(104b)으로 형성될 수 있다. 본 실시형태와 같은 NO의 이중막 대신에 산화막만으로 층간 절연막(104)을 형성할 수도 있으며, 고유전율 물질인 Al2O3 또는 HfO2 등의 산화막으로 층간 절연막(104)을 형성할 수도 있다. 그 밖에도, 층간 절연막(104)은 Zr/산화막/Zr의 적층막 구조로 형성할 수도 있다.
다음으로, 도 3(d)에 도시된 바와 같이, 층간 절연막(104) 상에 플로팅 게이트(105)를 형성한다. 플로팅 게이트(105)는 잘 정제되고 디스퍼션(dispersion)된 SWNT 또는 MWNT 등과 같은 용액 기반의 카본 나노튜브를 층간 절연막(104) 상에 코팅하여 형성할 수 있다. 용액 기반의 카본 나노튜브 물질 내에는 그라펜(graphene) 또는 플러렌(fullerene) 등이 포함될 수 있다. 카본 나노튜브(CNT)와 분산제를 탈이온수에 첨가하여 CNT가 균일하게 분산되어 있는 용액 기반의 카본 나노튜브 물질을 만들 수 있다. CNT가 분산된 용액(분산액)중 CNT 함량은 특별히 한정되는 것은 아니나, CNT는 예시적으로 10-100mg/L로 분산액 중에 포함될 수 있다. CNT 분산액에 함유되는 분산제로는 벤젠 코니움 클로라이드(benzene konium chloride), 소디움 도데실 설페이트(sodium dodecyl sulfate), 폴리에틸렌이민(polyethylenimine), DMF(Dimethylformamide), 에탄올 또는 염화마그네슘이 사용될 수 있다. 상기 분산제 함량은 충분한 분산을 이룰 수 있을 정도로 당업자에게 일반적으로 알려진 중량%로 첨가될 수 있다.
스핀 코팅, 나노 압인 또는 잉크젯 프린팅와 같은 저온의(450℃ 미만) 단순한 공정을 사용하여 용액 기반의 카본 나노튜브 물질을 코팅할 수 있다. 코팅 공정중 또는 코팅 공정후에 적절한 온도(예컨대, 250℃ 미만)로 코팅물을 가열하여 수분 등의 용매와 분산제 등의 첨가물질을 날려버리고 카본 나노튜브층을 형성한다. 이로써 적절한 밀도를 갖는 카본 나노튜브층 구조의 플로팅 게이트(105)를 형성할 수 있다. 플로팅 게이트(105) 내의 카본 나노튜브 입자는 터널링 절연막을 통해 터널링된 캐리어를 트랩하는 트래핑 사이트로 작용할 수 있다.
플로팅 게이트(105)는 상술한 용액 기반 카본 나노튜브 물질 대신에 용액 기반의 도전성 반도체 산화물을 저온 코팅(스핀 코팅, 나노 압인, 잉크젯 프린팅 등)하여 형성할 수도 있다. 예를 들어, 후술하는 채널층 형성과 마찬가지로 용액 기반의 IGZO 물질을 코팅하거나 용액 기반의 ZnO, IZO(Indium Zinc Oxide) 또는 ZTO(Zinc Tin Oxide) 물질의 코팅을 통하여 플로팅 게이트(105)를 형성할 수도 있다.
다음으로 도 3(e)를 참조하면, 플로팅 게이트(105) 상에 터널링 절연막(107)을 형성한다. 터널링 절연막(107)으로는 예컨대 고유전율을 갖는 Al2O3 또는 SiO2, SiNX, HfO2 등의 산화막이나 질화막을 사용할 수 있다.
다음으로 도 3(f)에 도시된 바와 같이, 터널링 절연막(107) 상에 용액 기반의 반도체 산화물 물질을 코팅하여 채널층(108)을 형성하고, 채널층(108) 양측에 소스-드레인 전극(110, 120)을 형성한다. 채널층(108)은 예를 들어, 용액 기반의 IGZO(Indium Gallium Zinc Oxide) 물질을 스핀 코팅하거나 나노 압인 또는 잉크젯 프린팅을 하여 터널링 절연막(107) 상에 도포한 후 용액 내 첨가물이나 솔벤트를 날려버리고 IGZO로 된 채널층(108)을 형성할 수 있다. 형성된 IGZO 채널층은 다결정으로서 n형 반도체 물질이며 높은 이동도로 캐리어 전송을 위한 도전 영역으로 기능할 수 있다.
용액 기반의 반도체 산화물 코팅 공정에 의한 채널층 형성은 450℃ 미만의 저온에서 용이하게 수행될 수 있다. 채널층(108) 형성에 사용되는 반도체 산화물로는 상술한 IGZO 이외에, ZnO, IZO, ZTO 등을 사용할 수 있다. 용액 기반의 ZnO, IZO 또는 ZTO 물질을 450℃ 미만의 저온에서 스핀 코팅, 나노 압인 또는 잉크젯 프린팅함으로써 반도체 산화물 채널층 구조를 용이하게 형성할 수 있다. 이러한 용액 기반의 반도체 산화물 물질의 코팅(스핀 코팅, 나노 압인 또는 잉크젯 방법)을 통한 채널층 형성은 가격이 저렴한 공정을 사용할 수 있다는 장점과 플렉시블 기판에도 응용이 가능하다는 장점이 있다.
용액 기반의 IGZO 물질은 예를 들어 다음과 같이 마련될 수 있다. 1.0M의 아연 아세테이트 디하이드레이트((Zn(CH3COO)2ㆍ2H2O), 0.5M의 갈륨 니트레이트 하이드레이트(Ga(NO3)3ㆍ3H2O) 및 인듐 나트레이트 하이드레이트(In(NO3)3ㆍxH2O)를 20mL의 2-메톡시에탄올(2-methoxyethanol) 용매에 용해함으로써 IGZO의 프리커서(precursor)를 준비한다. 여기에 모노에탄올라민(monoethanolamine)을 용액 안정제(stabilizer)로 첨가하고 아세트산(CH3COOH)을 떨어뜨린후 스터링(stirring)하면서 균질한 용액을 만들어준다. 60℃ 정도에서 1시간 동안 강하게 스터링한 후, IGZO 용액이 72시간 정도 동안 에이지(aged)되게 한다.
소스-드레인 전극(110, 120)으로는 예컨대, IZO, Cu, Al, W, MoW, Ti, Ta, Cr, 또는 Ag 등의 물질을 사용할 수 있다. 상술한 공정을 통하여 바텀 제어 게이트형 플래쉬 메모리셀을 유리 기판 또는 플렉시블 기판 위에 만들수 있다. 이러한 셀의 장점은 유리 기판을 사용할 수 있기 때문에 LCD, OLED와 같은 디스플레이에 플래쉬 메모리를 임베디드하여 응용함으로써 SOC(System on chip)를 구현할 수 있다. 뿐만 아니라, 플로팅 게이트를 카본 나노튜브로 대체함으로써 플래쉬 메모리 셀 간의 간섭 문제를 해결할 수 있고, 디바이스 스케일링 문제를 해결할 수 있다.
도 4는 다른 실시형태에 따른 플래쉬 메모리 소자의 제조 방법을 나타낸 단면도들로서, 탑 제어 게이트형 플래쉬 메모리 소자의 제조 공정에 해당한다.
도 4(a)에 도시된 바와 같이, 기판(201) 상에 SiO2 버퍼층을 형성한 후, 도 4(b)에 도시된 바와 같이 용액 기반의 IGZO 물질, 또는 용액 기반의 ZnO, IZO 혹은 ZTO 물질을 코팅(스핀코팅, 나노 압인, 잉크젯 코팅)하여 채널층(208)을 형성하고, 그 위에 너널링 절연막(207)을 형성한다. 그 후 도 4(c)에 도시된 바와 같이, 용액 기반의 카본 나노튜브 물질, 또는 용액 기반의 IGZO, ZnO, IZO 혹은 ZTO 물질을 코팅하여 플로팅 게이트층(205)을 형성한다. 다음으로, 도 4(d)에 도시된 바와 같이, 층간 절연막(204) 및 제어 게이트층(203)을 형성한다. 그리고 나서, 도 4(e)에 도시된 바와 같이, 플로팅 게이트층, 층간 절연막 및 제어 게이트층을 패터닝하고, 도 4(f)에 도시된 바와 같이 소스-드레인 전극(210, 220) 및 측벽 절연막(206) 등을 형성한다.
도 5는 기존의 실리콘 반도체 기반의 플래쉬 메모리 셀 위에 상술한 본 발명의 플래쉬 메모리셀 구조/제조 방법을 적용하여 만들어진 3D 적층셀 구조의 플래쉬 메모리 소자의 일례를 나타내는 단면도이다. 도 5를 참조하면, 기존의 도핑된 소스-드레인 영역(310, 320)을 갖는 실리콘 반도체 기판(301)과 터널링 절연막(307), 제1 플로팅 게이트(307), 층간 절연막(304) 및 제1 제어 게이트(303)는 하부 메모리셀(제1 메모리셀부)을 이룬다. 그 위에 추가적으로 전술한 IGZO 등의 채널층을 사용한 상부 메모리셀(제2 메모리셀부)가 적층되어 있다. 즉, 상호접속용(interconnection) 금속층(350)과 금속간 절연막(360) 상에, 상술한 용액 기반의 IGZO, ZnO, IZO 또는 ZTO을 코팅(스핀코팅, 나노압인, 잉크젯 프린팅 등)하여 반도체 산화물 채널층(368)을 형성한다. 채널층(368) 상에는 터널링 절연막(367), 제2 플로팅 게이트(365), 층간 절연막(364) 및 제2 제어 게이트(363)가 순차 적층되어 있다. 제2 플로팅 게이트(365)는 전술한 실시예의 플로팅 게이트(105, 205)와 마찬가지로, 용액 기반의 나노튜브 물질, 또는 용액 기반의 IGZO, ZnO, IZO 혹은 ZTO을 코팅하여 형성될 수 있다.
전술한 바와 같이 용액 기반의 반도체 산화물 또는 카본 나노튜브 물질의 코팅을 통해 제2 플로팅 게이트(365)과 채널층(368)을 형성하기 때문에 450℃이하의 저온공정이 가능하다. 따라서, 현재 사용되고 있는 실리콘 기반의 플래쉬 메모리 셀 위에 적층으로 용액 기반의 반도체 산화물을 사용하여 채널층을 형성할 수 있고, 플로팅 게이트(제2 플로팅 게이트)도 저온 공정으로 카본 나노튜브 또는 반도체 산화물로써 용이하게 만들 수 있다. 또한 상부 메모리셀의 저온 공정은 하부에 있는 소스, 드레인 도핑 영역(310, 320) 및 채널 도핑 영역 그리고 상호접속용 금속층(350)에 영향을 거의 주지 않기 때문에, 3D 적층 구조의 플래쉬 메모리셀을 구현할 수 있다. 따라서, 고밀도를 저비용으로 구현할 수 있어 SSD에의 적용에 유리하다.
도 6은 다른 실시형태에 따른 3D 적층셀 구조의 플래쉬 메모리 소자를 나타낸 단면도이다. 도 6의 실시형태는, 상부 메모리셀뿐만 아니라 하부 메모리셀에서도 상술한 용액 기반의 반도체 산화물 코팅에 의한 채널층 형성을 적용한 것이다.
도 6을 참조하면, 기판(401) 상에 SiO2 버퍼층(402), 용액 기반의 IGZO, ZnO, IZO 또는 ZTO 물질의 코팅에 의해 형성된 반도체 산화물의 제1 채널층(408), 터널링 절연막(407), 제1 플로팅 게이트(405), 층간 절연막(404) 및 제1 제어 게이트(403)은 하부의 제1 메모리셀부를 이룬다. 그 위에 상호접속용 금속층(450)과 금속간 절연막(460)이 형성되어 있다. 금속층(450)을 사이에 두고, 제1 메모리셀부 위에는, 용액 기반의 IGZO, ZnO, IZO 또는 ZTO 물질의 코팅에 의해 형성된 제2 채널층(468), 터널링 절연막(467), 제2 플로팅 게이트(465) 및 제2 제어 게이트(463)를 구비하는 제2 메모리셀부가 적층되어 있다. 제1 및 제2 플로팅 게이트(405, 465)는 전술한 실시예의 플로팅 게이트(105, 205)와 마찬가지로, 용액 기반의 나노튜브 물질, 또는 용액 기반의 IGZO, ZnO, IZO 혹은 ZTO을 코팅하여 형성될 수 있다. 제1 채널층(408)의 양측에는 소스-드레인 전극(410, 420)이 배치되어 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되지 아니한다. 첨부된 청구범위에 의해 권리범위를 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게 자명할 것이다.
Claims (12)
- 기판 상에 제1 플로팅 게이트층 및 제1 제어 게이트층을 형성하는 단계; 및
상기 제1 제어 게이트층 위에 상부 채널층, 제2 플로팅 게이트층 및 제2 제어 게이트층을 형성하는 단계를 포함하고,
상기 상부 채널층은 용액 기반의 반도체 산화물 물질을 코팅하여 형성하는 것을 특징으로 하는 3D 적층셀 구조의 플래쉬 메모리 소자의 제조 방법. - 제1항에 있어서,
상기 상부 채널층은 용액 기반의 IGZO, ZnO, IZO 및 ZTO 중에서 선택된 물질을 코팅하여 형성되는 것을 특징으로 하는 3D 적층셀 구조의 플래쉬 메모리 소자의 제조 방법. - 제1항에 있어서,
상기 기판은 실리콘 반도체 기판인 것을 특징으로 하는 3D 적층셀 구조의 플래쉬 메모리 소자의 제조 방법. - 제2항에 있어서,
상기 제1 플로팅 게이트는 폴리실리콘 물질로 형성되는 것을 특징으로 하는 3D 적층셀 구조의 플래쉬 메모리 소자의 제조 방법. - 제1항에 있어서,
상기 제1 플로팅 게이트 형성 전에 상기 기판 상에 용액 기반의 IGZO, ZnO, IZO 및 ZTO 중에서 선택된 물질을 코팅하여 하부 채널층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 3D 적층셀 구조의 플래쉬 메모리 소자의 제조 방법. - 제1항에 있어서,
상기 제2 플로팅 게이트는 용액 기반의 카본 나노튜브, IGZO, ZnO, IZO 및 ZTO 중에서 선택된 물질을 코팅하여 형성되는 것을 특징으로 하는 3D 적층셀 구조의 플래쉬 메모리 소자의 제조 방법. - 제1항에 있어서,
상기 상부 채널층은 스핀 코팅, 나노 압인 및 잉크젯 프린팅 중에서 선택된 공정을 이용하여 형성되는 것을 특징으로 하는 3D 적층셀 구조의 플래쉬 메모리 소자의 제조 방법. - 기판 상에 형성된 제1 플로팅 게이트 및 제1 제어 게이트를 구비하는 제1 메모리셀부; 및
상기 제1 메모리셀부 상에 형성된 상부 채널층, 제2 플로팅 게이트층 및 제2 제어 게이트층을 구비하는 제2 메모리셀부를 포함하고,
상기 상부 채널층은 용액 기반의 IGZO 물질의 코팅에 통해 형성된 다결정 IGZO로 이루어진 것을 특징으로 하는 3D 적층셀 구조의 플래쉬 메모리 소자. - 제8항에 있어서,
상기 기판은 실리콘 반도체 기판인 것을 특징으로 하는 3D 적층셀 구조의 플래쉬 메모리 소자. - 제9항에 있어서,
상기 제1 플로팅 게이트는 폴리실리콘 물질로 이루어진 것을 특징으로 하는 3D 적층셀 구조의 플래쉬 메모리 소자. - 제8항에 있어서,
상기 제1 메모리셀부는 상기 기판 상에 형성되고 IGZO, ZnO, IZO 및 ZTO 중에서 선택된 물질로 이루어진 하부 채널층을 더 구비하는 것을 특징으로 하는 3D 적층셀 구조의 플래쉬 메모리 소자. - 제8항에 있어서,
상기 제2 플로팅 게이트는 카본 나노튜브, IGZO, ZnO, IZO 및 ZTO 중에서 선택된 물질로 이루어진 층 구조인 것을 특징으로 하는 3D 적층셀 구조의 플래쉬 메모리 소자.
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