KR20110001588A - Nonvolatile memory device - Google Patents

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Abstract

PURPOSE: A nonvolatile memory device is provided to remove a process of forming an element isolation structure on a semiconductor substrate by forming a pattern, which is used as an active region and a control gate, into a conductive line material. CONSTITUTION: A plurality of first conductive line materials(105) are formed in a line. A charge storage layer is formed on the first conductive line material. The first conductive line material is formed into a carbon nanotube. A second conductive line material(109) is formed into the carbon nanotube.

Description

불휘발성 메모리 소자{Nonvolatile memory device}Nonvolatile memory device

본 발명은 불휘발성 메모리 소자에 관한 것으로, 소자를 용이하게 고집적화할 수 있는 불휘발성 메모리 소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile memory device, and more particularly, to a nonvolatile memory device capable of easily integrating a device.

불휘발성 메모리 소자 중 낸드 플래시 메모리 소자는 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재기입하는 리프레시(refresh) 기능이 필요 없는 메모리 소자로서, 고집적화가 용이하여 그 수요가 증가하고 있는 추세이다. 이러한 낸드 플래시 메모리 소자는 파울러-노드하임(Fowler-Nordheim; FN) 터널링(tunneling) 방식을 이용하여 전하 저장막에 전자를 주입하거나, 주입된 전자를 방출하면서 메모리 셀의 문턱 전압(threshold voltage)을 제어하는 방식으로 프로그램 및 소거 동작을 수행한다. 종래의 전하 저장막은 반도체 기판의 활성 영역 상부에 형성된다.Among the nonvolatile memory devices, NAND flash memory devices are electrically programmable and erased, and do not require a refresh function to rewrite data at regular intervals. Therefore, the demand is increasing. The NAND flash memory device uses an Fowler-Nordheim (FN) tunneling method to inject electrons into a charge storage layer, or emit threshold electrons of a memory cell while emitting the injected electrons. Program and erase operations are performed in a controlled manner. The conventional charge storage film is formed over the active region of the semiconductor substrate.

활성 영역은 반도체 기판에 소자 분리 구조를 형성함으로써 정의된다. 즉, 활성 영역은 반도체 기판에 형성된 소자 분리 구조에 의해 구분된다. 소자 분리 구조는 반도체 기판을 식각하여 트렌치를 형성한 후, 트렌치 내부를 절연물로 매립함으로써 형성된다. 이러한 소자 분리 구조와 나란하게 배열되며, 트렌치가 형성되지 않은 반도체 기판의 영역은 활성 영역이 된다.The active region is defined by forming the device isolation structure in the semiconductor substrate. That is, the active regions are divided by the device isolation structure formed on the semiconductor substrate. The device isolation structure is formed by etching a semiconductor substrate to form a trench, and then filling the inside of the trench with an insulator. The region of the semiconductor substrate, which is arranged in parallel with the device isolation structure and where the trench is not formed, becomes an active region.

한편, 불휘발성 메모리 소자가 고집적화됨에 따라 이들을 구성하는 패턴들의 크기가 줄어들고 있으며, 이들을 형성하기 위한 공정의 난이도가 증가하고 있다. 또한 패턴의 크기가 줄어듦에 따라 패턴의 저항이 증가하여 소자의 전기적 특성이 열화되는 단점이 있다.On the other hand, as non-volatile memory devices are highly integrated, the size of the patterns constituting them decreases, and the difficulty of forming the same increases. In addition, as the size of the pattern decreases, the resistance of the pattern increases, thereby deteriorating the electrical characteristics of the device.

특히, 고집적화에 따라 종래 소자 분리 구조를 이루는 트렌치의 종횡비가 증가하므로, 절연막을 이용하여 트렌치를 갭-필(gap-fill)하기 어려워지는 문제가 있다. 그리고 고집적화에 따라 소자 분리 구조의 높이를 제어하기 어려운 문제가 있다. 소자 분리막의 높이는 메모리 셀들의 컨트롤 게이트들에 인가되는 전압 대비 전하 저장막에 유기되는 전압의 비인 커플링 비에 영향을 주기 때문에 균일한 유효 높이(EFH : effective field oxide height)로 제어될 필요가 있다. 따라서, 상술한 바와 같이 고집적화로 인하여 소자 분리 구조의 높이를 제어하기 어려워지면 소자의 전기적 특성을 열화시키게 된다.In particular, the aspect ratio of trenches constituting the conventional device isolation structure is increased due to high integration, which makes it difficult to gap-fill trenches using insulating films. In addition, there is a problem that it is difficult to control the height of the device isolation structure according to the high integration. Since the height of the device isolation layer affects the coupling ratio, which is the ratio of the voltage induced in the charge storage layer to the voltage applied to the control gates of the memory cells, the height of the device isolation layer needs to be controlled to a uniform effective field oxide height (EFH). . Therefore, as described above, when it is difficult to control the height of the device isolation structure due to the high integration, the electrical characteristics of the device are deteriorated.

본 발명은 단순화된 방법으로 소자를 고집적화시킬 수 있으며, 전기적으로 우수한 특성을 확보할 수 있는 불휘발성 메모리 소자를 제공한다.The present invention provides a nonvolatile memory device capable of high integration of a device in a simplified manner and ensuring excellent electrical characteristics.

본 발명에 따른 불휘발성 메모리 소자는 일방향으로 나란하게 형성된 다수의 제1 도전성 선재, 상기 제1 도전성 선재 상에 형성된 전하 저장층, 및 상기 전하 저장층 상에 상기 제1 도전성 선재에 교차하게 형성된 다수의 제2 도전성 선재를 포함한다.The nonvolatile memory device according to the present invention includes a plurality of first conductive wires formed side by side in one direction, a charge storage layer formed on the first conductive wire material, and a plurality formed on the charge storage layer to cross the first conductive wire material. Of the second conductive wire.

상기 제1 도전성 선재는 탄소 나노 튜브로 형성된다.The first conductive wire is formed of carbon nanotubes.

상기 제2 도전성 선재는 탄소 나노 튜브로 형성된다.The second conductive wire is formed of carbon nanotubes.

상기 전하 저장층은 상기 제1 도전성 선재를 덮는 전하 저장막을 포함한다.The charge storage layer includes a charge storage layer covering the first conductive wire.

상기 전하 저장층은 다수의 전하 저장 입자를 포함한다.The charge storage layer includes a plurality of charge storage particles.

상기 제1 도전성 선재, 상기 전하 저장층 및 상기 제2 도전성 선재로 구성된 적층 구조는 층간 절연막을 사이에 두고 다수로 적층되어 형성된다.The laminated structure composed of the first conductive wire, the charge storage layer, and the second conductive wire is formed by stacking a plurality of interlayer insulating films therebetween.

상기 전하 저장층은 질화막, 실리콘산화질화막(SiON) 또는 알루미늄 산화막(Al2O3)의 단일층으로 형성되거나, 산화막/질화막/산화막의 ONO구조로 형성되거나, 질화막, 실리콘산화질화막(SiON), 및 알루미늄 산화막(Al2O3) 중 적어도 어느 하나를 포함하는 다층 구조로 형성된다.The charge storage layer may be formed of a single layer of a nitride film, a silicon oxynitride film (SiON), or an aluminum oxide film (Al 2 O 3 ), an ONO structure of an oxide film / nitride film / oxide film, a nitride film, a silicon oxynitride film (SiON), And aluminum oxide (Al 2 O 3 ).

본 발명은 활성 영역 및 컨트롤 게이트 역할을 하는 패턴을 도전성 선재로 형성함으로써 반도체 기판에 소자 분리 구조를 형성하는 공정을 삭제할 수 있고, 워드 라인들을 패터닝하는 공정을 삭제할 수 있다. 그 결과 본 발명은 공정을 단순화하여 고집적화에 수반되는 비용을 절감할 수 있다.The present invention can eliminate the process of forming the device isolation structure on the semiconductor substrate by forming a pattern serving as the active region and the control gate with a conductive wire, it can eliminate the process of patterning word lines. As a result, the present invention can simplify the process and reduce the cost associated with high integration.

또한, 본 발명은 실리콘보다 전기적인 특성이 우수한 탄소 나노 튜브를 도전성 선재로 이용하므로 소자의 전기적인 특성을 개선할 수 있다. In addition, since the present invention uses carbon nanotubes having better electrical properties than silicon as the conductive wire, the electrical properties of the device can be improved.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments described below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

도 1a 내지 도 1d는 본 발명의 제1 실시 예에 따른 불휘발성 메모리 소자 및 그 제조 방법을 설명하기 위한 도면들이다.1A to 1D are diagrams for describing a nonvolatile memory device and a method of manufacturing the same according to the first embodiment of the present invention.

도 1a를 참조하면, 기판(101)의 상부에 절연막(103)을 형성한다. 기판(101)으로는 실리콘 기판과 같은 반도체 기판 또는 금속 기판 또는 이들의 화합물로 형 성된 것을 이용할 수 있다. 절연막(103)은 산화막을 이용하여 형성할 수 있다.Referring to FIG. 1A, an insulating film 103 is formed on the substrate 101. As the substrate 101, a semiconductor substrate such as a silicon substrate, a metal substrate, or a compound formed of these compounds can be used. The insulating film 103 can be formed using an oxide film.

도 1b를 참조하면, 절연막(103)의 상부에 다수의 제1 도전성 선재(wire)(105)를 서로 격리되어 일방향으로 나란하도록 형성한다.Referring to FIG. 1B, a plurality of first conductive wires 105 are formed on the insulating layer 103 so as to be separated from each other and to be parallel to each other in one direction.

제1 도전성 선재(105)는 활성 영역으로 이용된다. 즉, 제1 도전성 선재(105)는 전하 이동의 채널 역할을 한다. 제1 도전성 선재(105)를 활성 영역으로 이용하는 경우, 활성 영역 사이를 분리하는 소자 분리 구조를 형성하기 위해 미세한 폭의 트렌치를 형성하는 등의 공정을 삭제할 수 있다. The first conductive wire 105 is used as an active region. That is, the first conductive wire 105 serves as a channel of charge transfer. When the first conductive wire 105 is used as an active region, a process such as forming a trench having a fine width may be omitted in order to form an isolation structure for separating the active regions.

상술한 제1 도전성 선재로는 탄소 나노 튜브가 이용될 수 있다. 탄소 나노 튜브는 탄소 6개로 이루어진 육각형 모양이 서로 연결되어 관 모양을 이루고 있으며, 관의 지름이 미세하고, 실리콘에 비해 전기 도전도 등이 우수하다. 이에 따라 제1 도전성 선재(105)로 탄소 나노 튜브를 이용하면, 제1 도전성 선재(105)의 전기 전도도가 실리콘에 비해 우수하므로 미세화에 따른 전기적 특성 열화를 개선하여 전기적 특성을 확보할 수 있다.Carbon nanotubes may be used as the first conductive wire. Carbon nanotubes have a hexagonal shape consisting of six carbons connected to each other to form a tubular shape, the diameter of the tube is fine, and the electrical conductivity is superior to that of silicon. Accordingly, when the carbon nanotube is used as the first conductive wire 105, the electrical conductivity of the first conductive wire 105 is superior to that of silicon, thereby improving electrical property deterioration due to miniaturization, thereby securing electrical characteristics.

도 1c를 참조하면, 제1 도전성 선재(105)를 덮도록 전하 저장막(107)을 형성한다.Referring to FIG. 1C, the charge storage layer 107 is formed to cover the first conductive wire 105.

전하 저장막(107)은 질화막, 실리콘산화질화막(SiON), 알루미늄 산화막(Al2O3)으로 형성된 단일층 구조로 형성되거나, 산화막/질화막/산화막의 ONO구조로 형성되거나, 질화막, 실리콘산화질화막(SiON), 및 알루미늄 산화막(Al2O3) 중 적어도 어느 하나를 포함하는 다층 구조로 형성될 수 있다.The charge storage layer 107 is formed of a single layer structure formed of a nitride film, a silicon oxynitride film (SiON), or an aluminum oxide film (Al 2 O 3 ), or an ONO structure of an oxide film / nitride film / oxide film, or a nitride film or silicon oxynitride film. (SiON) and at least one of aluminum oxide (Al 2 O 3 ).

도 1d를 참조하면, 전하 저장막(107)의 상부에 다수의 제2 도전성 선재(109)를 형성한다. 여기서, 제2 도전성 선재(109)는 메모리 셀의 컨트롤 게이트 역할을 하는 것으로서, 서로 격리되며 제1 도전성 선재(105)와 교차하도록 형성한다. 컨트롤 게이트 역할을 하는 제2 도전성 선재(109)는 별도의 식각 공정을 통해 형성할 필요가 없으므로 공정의 단순화시킬 수 있다. 이러한 제2 도전성 선재(109)는 탄소 나노 튜브를 이용하여 형성할 수 있다. 상술하였듯, 탄소 나노 튜브는 전기 전도도가 실리콘에 비해 우수하므로 미세화에 따른 전기적 특성 열화를 개선하여 소자의 전기적 특성을 확보할 수 있다.Referring to FIG. 1D, a plurality of second conductive wires 109 are formed on the charge storage layer 107. Here, the second conductive wire 109 serves as a control gate of the memory cell, and is formed to be separated from each other and cross the first conductive wire 105. Since the second conductive wire 109 serving as the control gate does not need to be formed through a separate etching process, the process may be simplified. The second conductive wire 109 may be formed using carbon nanotubes. As described above, since the carbon nanotubes have better electrical conductivity than silicon, the electrical properties of the device may be secured by improving the deterioration of the electrical properties.

상술한 바와 같이 본 발명은 서로 교차되는 제1 및 제2 도전성 선재(105, 109)의 사이에 전하 저장막(107)을 개재시킴으로써 제1 및 제2 도전성 선재(105, 109)의 교차부에 메모리 셀을 형성할 수 있다. 이러한 본 발명에 따른 메모리 셀은 제2 도전성 선재(109)에 인가되는 전압에 따라 제1 도전성 선재(105)로부터 전하 저장막(107)으로 유입되는 전하량을 제어하여 소정의 문턱 전압으로 프로그램될 수 있으며, 전하 저장막(107)으로부터의 전하를 방출시킴으로써 소거될 수 있다.As described above, the present invention interposes the first and second conductive wires 105 and 109 by interposing the charge storage film 107 between the first and second conductive wires 105 and 109 that cross each other. Memory cells can be formed. The memory cell according to the present invention may be programmed to a predetermined threshold voltage by controlling the amount of charge flowing from the first conductive wire 105 to the charge storage layer 107 according to the voltage applied to the second conductive wire 109. And can be erased by releasing charge from the charge storage film 107.

도 2는 본 발명의 제2 실시 예에 따른 불휘발성 메모리 소자를 설명하기 위한 단면도이다.2 is a cross-sectional view illustrating a nonvolatile memory device in accordance with a second embodiment of the present invention.

도 2를 참조하면, 본 발명의 제2 실시 예에 따른 불휘발성 메모리 소자는 본 발명의 제1 실시 예와 동일하게 서로 교차되는 제1 및 제2 도전성 선재(205a 및 209a, 또는 205b 및 209b) 사이에 전하 저장막(207a 또는 207b)을 개재시킴으로써 제1 및 제2 도전성 선재(205a 및 209a, 또는 205b 및 209b)의 교차부에 메모리 셀 을 형성할 수 있다. 단, 본 발명의 제2 실시 예에서는 메모리 셀들을 기판(201)에 대해 수직한 방향으로 적층된 구조로 형성한다. 이로써, 본 발명의 제2 실시 예에서는 불휘발성 메모리 소자의 집적도를 더욱 향상시킬 수 있다.Referring to FIG. 2, the nonvolatile memory device according to the second embodiment of the present invention may include first and second conductive wires 205a and 209a or 205b and 209b that cross each other in the same manner as the first embodiment of the present invention. By interposing the charge storage film 207a or 207b therebetween, a memory cell can be formed at the intersection of the first and second conductive wires 205a and 209a or 205b and 209b. However, in the second embodiment of the present invention, the memory cells are formed in a stacked structure in a direction perpendicular to the substrate 201. Thus, in the second embodiment of the present invention, the degree of integration of the nonvolatile memory device may be further improved.

메모리 셀들을 기판(201)에 대해 수직한 방향으로 적층될 수 있도록 하기 위하여, 제1 층의 메모리 셀을 구성하는 제1 도전성 선재(205a), 전하 저장막(207a) 및 제2 도전성 선재(209a)를 본 발명의 제1 실시예에서와 같은 방법으로 적층한 후, 제1 층의 메모리 셀을 구성하는 제2 도전성 선재(209a)의 상부에 층간 절연막(211)을 형성한다. 이 후, 층간 절연막(211)의 상부에 제2 층의 메모리 셀을 구성하는 제1 도전성 선재(205b), 전하 저장막(207b) 및 제2 도전성 선재(209b)를 본 발명의 제1 실시예에서와 같은 방법으로 적층한다. 즉, 다층 구조의 메모리 셀들은 층간 절연막(211)을 사이에 두고 절연되도록 형성되며, 각층의 메모리 셀들은 서로 교차되는 제1 및 제2 도전성 선재(205a 및 209a, 또는 205b 및 209b) 사이에 전하 저장막(207a 또는 207b)을 개재시킴으로써 형성된다.In order to allow the memory cells to be stacked in a direction perpendicular to the substrate 201, the first conductive wire 205a, the charge storage film 207a, and the second conductive wire 209a constituting the memory cell of the first layer. ) Is laminated in the same manner as in the first embodiment of the present invention, and then an interlayer insulating film 211 is formed on the second conductive wire 209a constituting the memory cell of the first layer. Thereafter, the first conductive wire 205b, the charge storage film 207b, and the second conductive wire 209b constituting the memory cell of the second layer on the interlayer insulating film 211 are the first embodiment of the present invention. Laminate in the same way as in. That is, the memory cells of the multilayer structure are formed to be insulated with the interlayer insulating film 211 interposed therebetween, and the memory cells of each layer are charged between the first and second conductive wires 205a and 209a or 205b and 209b that cross each other. It is formed by interposing the storage film 207a or 207b.

도 3a 및 도 3b는 본 발명의 제3 실시 예에 따른 불휘발성 메모리 소자 및 그 제조 방법을 설명하기 위한 단면도들이다.3A and 3B are cross-sectional views illustrating a nonvolatile memory device and a method of manufacturing the same according to a third embodiment of the present invention.

도 3a를 참조하면, 도 1a에서와 동일한 방법으로 기판(301)의 상부에 절연막(303)을 형성한다. 이 후, 절연막(303)의 상부에 다수의 제1 도전성 선재(305)를 일방향으로 나란하게 형성한다. 여기서 제1 도전성 선재(305)는 본 발명의 제1 및 제2 실시 예에서와 마찬가지로 활성 영역으로 이용된다.Referring to FIG. 3A, an insulating film 303 is formed on the substrate 301 in the same manner as in FIG. 1A. Thereafter, a plurality of first conductive wires 305 are formed side by side in one direction on the insulating film 303. Here, the first conductive wire 305 is used as the active region as in the first and second embodiments of the present invention.

제1 도전성 선재(305)의 상부에는 질화막, 실리콘산화질화막(SiON), 알루미 늄 산화막(Al2O3)으로 형성된 단일층 구조로 형성되거나, 산화막/질화막/산화막의 ONO구조로 형성되거나, 질화막, 실리콘산화질화막(SiON), 및 알루미늄 산화막(Al2O3) 중 적어도 어느 하나를 포함하는 다층 구조로 형성된 전하 저장 입자(307)가 고르게 분포된다.The first conductive wire 305 is formed of a single layer structure formed of a nitride film, a silicon oxynitride film (SiON), an aluminum oxide film (Al 2 O 3 ), or an ONO structure of an oxide film / nitride film / oxide film, or a nitride film. , Charge storage particles 307 formed in a multilayer structure including at least one of silicon oxynitride (SiON) and aluminum oxide (Al 2 O 3 ) are evenly distributed.

도 3b를 참조하면, 전하 저장막(307)의 상부에 다수의 제2 도전성 선재(309)를 형성한다. 여기서, 제2 도전성 선재(309)는 본 발명의 제1 및 제2 실시 예에서와 마찬가지로 메모리 셀의 컨트롤 게이트 역할을 하는 것으로서, 제1 도전성 선재(305)와 교차하도록 형성된다.Referring to FIG. 3B, a plurality of second conductive wires 309 are formed on the charge storage layer 307. Here, the second conductive wire 309 serves as a control gate of the memory cell as in the first and second embodiments of the present invention, and is formed to intersect the first conductive wire 305.

상술한 바와 같이 본 발명의 제3 실시 예에서는 서로 교차되는 제1 및 제2 도전성 선재(305, 309)의 사이에 다수의 전하 저장 입자(307)을 개재시킴으로써 제1 및 제2 도전성 선재(305, 309)의 교차부에 메모리 셀을 형성할 수 있다. 이러한 본 발명에 따른 메모리 셀은 제2 도전성 선재(309)에 인가되는 전압에 따라 제1 도전성 선재(305)로부터 전하 저장 입자(307)로 유입되는 전하량을 제어하여 소정의 문턱 전압으로 프로그램될 수 있으며, 전하 저장 입자(307)로부터의 전하를 방출시킴으로써 소거될 수 있다.As described above, in the third embodiment of the present invention, the first and second conductive wires 305 are interposed by interposing a plurality of charge storage particles 307 between the first and second conductive wires 305 and 309 that cross each other. , A memory cell may be formed at an intersection of 309. The memory cell according to the present invention may be programmed to a predetermined threshold voltage by controlling the amount of charge flowing from the first conductive wire 305 to the charge storage particle 307 according to the voltage applied to the second conductive wire 309. And can be erased by releasing charge from charge storage particles 307.

도 4는 본 발명의 제4 실시 예에 따른 불휘발성 메모리 소자를 설명하기 위한 단면도이다.4 is a cross-sectional view illustrating a nonvolatile memory device in accordance with a fourth embodiment of the present invention.

도 4를 참조하면, 본 발명의 제4 실시 예에 따른 불휘발성 메모리 소자는 본 발명의 제3 실시 예와 동일하게 서로 교차되는 제1 및 제2 도전성 선재(405a 및 409a, 또는 405b 및 409b) 사이에 전하 저장 입자(407a 또는 407b)을 개재시킴으로써 제1 및 제2 도전성 선재(405a 및 409a, 또는 405b 및 409b)의 교차부에 메모리 셀을 형성할 수 있다. 단, 본 발명의 제4 실시 예에서는 메모리 셀들을 기판(401)에 대해 수직한 방향으로 적층된 구조로 형성한다. 이로써, 본 발명의 제4 실시 예에서는 불휘발성 메모리 소자의 집적도를 더욱 향상시킬 수 있다.Referring to FIG. 4, a nonvolatile memory device according to a fourth exemplary embodiment of the present invention may include first and second conductive wires 405a and 409a or 405b and 409b that cross each other in the same manner as in the third exemplary embodiment of the present invention. By interposing the charge storage particles 407a or 407b therebetween, a memory cell can be formed at the intersection of the first and second conductive wires 405a and 409a or 405b and 409b. However, in the fourth embodiment of the present invention, the memory cells are formed in a stacked structure in a direction perpendicular to the substrate 401. Thus, in the fourth embodiment of the present invention, the degree of integration of the nonvolatile memory device can be further improved.

본 발명의 제1 내지 제4 실시 예에서 제1 및 제2 도전성 선재로 이용되는 탄소 나노 튜브는 저항을 변화시키기 위한 별도의 물질이 더 포함될 수 있다.Carbon nanotubes used as the first and second conductive wires in the first to fourth embodiments of the present invention may further include a separate material for changing the resistance.

상술한 바와 같이 본 발명에서는 도전성 선재를 활성 영역 및 게이트 전극으로 도입함으로써 별도의 식각 공정을 실시하지 않아도 되므로 공정을 단순화 할 수 있음과 동시에 고집적화가 가능하다. 또한, 본 발명은 서로 교차되는 제1 및 제2 도전성 선재에 전하 저장막 또는 전하 저장입자를 개재시킴으로써 기존 낸드 플래시 메모리 소자의 메모리 셀 구조를 그대로 도입시킬 수 있다.As described above, in the present invention, since the conductive wire is introduced into the active region and the gate electrode, a separate etching process may not be performed, so that the process can be simplified and highly integrated. In addition, the present invention may introduce a memory cell structure of an existing NAND flash memory device by interposing a charge storage layer or a charge storage particle in the first and second conductive wires crossing each other.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

도 1a 내지 도 1d는 본 발명의 제1 실시 예에 따른 불휘발성 메모리 소자 및 그 제조 방법을 설명하기 위한 도면들.1A to 1D are diagrams for describing a nonvolatile memory device and a method of manufacturing the same according to the first embodiment of the present invention.

도 2는 본 발명의 제2 실시 예에 따른 불휘발성 메모리 소자를 설명하기 위한 단면도.2 is a cross-sectional view illustrating a nonvolatile memory device in accordance with a second embodiment of the present invention.

도 3a 및 도 3b는 본 발명의 제3 실시 예에 따른 불휘발성 메모리 소자 및 그 제조 방법을 설명하기 위한 단면도들.3A and 3B are cross-sectional views illustrating a nonvolatile memory device and a method of manufacturing the same according to a third embodiment of the present invention.

도 4는 본 발명의 제4 실시 예에 따른 불휘발성 메모리 소자를 설명하기 위한 단면도.4 is a cross-sectional view illustrating a nonvolatile memory device in accordance with a fourth embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

101, 201, 301, 401 : 기판 103, 203, 303, 403 : 절연막101, 201, 301, 401: substrate 103, 203, 303, 403: insulating film

105, 205a, 205b, 305, 405a, 405b : 제1 도전성 선재105, 205a, 205b, 305, 405a, 405b: first conductive wire rod

107, 207a, 207b : 전하 저장막107, 207a, 207b: charge storage film

307, 407a, 407b : 전하 저장 입자307, 407a, 407b: charge storage particles

109, 209a, 209b, 309, 409a, 409b : 제2 도전성 선재109, 209a, 209b, 309, 409a, 409b: second conductive wire rod

211, 411 : 층간 절연막211 and 411: interlayer insulating film

Claims (7)

일방향으로 나란하게 형성된 다수의 제1 도전성 선재;A plurality of first conductive wires formed in parallel in one direction; 상기 제1 도전성 선재 상에 형성된 전하 저장층; 및A charge storage layer formed on the first conductive wire; And 상기 전하 저장층 상에 상기 제1 도전성 선재에 교차하게 형성된 다수의 제2 도전성 선재를 포함하는 불휘발성 메모리 소자.And a plurality of second conductive wires formed on the charge storage layer to cross the first conductive wires. 제 1 항에 있어서,The method of claim 1, 상기 제1 도전성 선재는 탄소 나노 튜브로 형성된 불휘발성 메모리 소자.The first conductive wire is a nonvolatile memory device formed of carbon nanotubes. 제 1 항에 있어서,The method of claim 1, 상기 제2 도전성 선재는 탄소 나노 튜브로 형성된 불휘발성 메모리 소자.The second conductive wire is a nonvolatile memory device formed of carbon nanotubes. 제 1 항에 있어서,The method of claim 1, 상기 전하 저장층은 상기 제1 도전성 선재를 덮는 전하 저장막을 포함하는 불휘발성 메모리 소자.The charge storage layer includes a charge storage layer covering the first conductive wire. 제 1 항에 있어서,The method of claim 1, 상기 전하 저장층은 다수의 전하 저장 입자를 포함하는 불휘발성 메모리 소자.And the charge storage layer comprises a plurality of charge storage particles. 제 1 항에 있어서,The method of claim 1, 상기 제1 도전성 선재, 상기 전하 저장층 및 상기 제2 도전성 선재로 구성된 적층 구조는 층간 절연막을 사이에 두고 다수로 적층되어 형성된 불휘발성 메모리 소자.And a stacked structure including the first conductive wire, the charge storage layer, and the second conductive wire. The stacked structure is formed by stacking a plurality of interlayer insulating layers therebetween. 제 1 항에 있어서,The method of claim 1, 상기 전하 저장층은 The charge storage layer is 질화막, 실리콘산화질화막(SiON) 또는 알루미늄 산화막(Al2O3)의 단일층으로 형성되거나, 산화막/질화막/산화막의 ONO구조로 형성되거나, 질화막, 실리콘산화질화막(SiON), 및 알루미늄 산화막(Al2O3) 중 적어도 어느 하나를 포함하는 다층 구조로 형성된 불휘발성 메모리 소자.It is formed of a single layer of a nitride film, a silicon oxynitride film (SiON) or an aluminum oxide film (Al 2 O 3 ), or an ONO structure of an oxide film / nitride film / oxide film, a nitride film, a silicon oxynitride film (SiON), and an aluminum oxide film (Al Non-volatile memory device formed of a multi-layer structure containing at least one of 2 O 3 ).
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