KR20100137250A - Method for fabricating non-volatile memory device - Google Patents

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Abstract

PURPOSE: A nonvolatile memory device manufacturing method is provided to improve the property of a nonvolatile memory device by forming a selection gate with a uniform length after etching a conductive material layer in order to form a selection gate by using a mask pattern. CONSTITUTION: A semiconductor substrate(200) is made of silicon. A non-conductive material layer is formed into a nitride layer by a chemical vapor deposition process. A second insulating layer is formed into an oxide layer by the chemical vapor deposition process. A second conductive material layer is formed by using polysilicon.

Description

비휘발성 메모리 소자 제조 방법{METHOD FOR FABRICATING NON-VOLATILE MEMORY DEVICE}Non-volatile memory device manufacturing method {METHOD FOR FABRICATING NON-VOLATILE MEMORY DEVICE}

본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 소자 제조 방법에서 동일한 길이를 갖는 선택 게이트를 형성하여 셀 균일도(cell uniformity)를 향상시키기 위한 비휘발성 메모리 소자 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a nonvolatile memory device for improving cell uniformity by forming a select gate having the same length in a method of manufacturing a nonvolatile memory device. .

데이터를 저장하기 위해 사용되는 반도체 메모리 소자들은, 일반적으로, 휘발성(volatile)과 비휘발성(non-volatile) 메모리 소자로 구별될 수 있다. 휘발성 메모리 소자들은 전원 공급이 중단됨에 따라 저장된 데이터를 소실하지만, 불휘발성 메모리 소자는 전원 공급이 중단되더라도 저장된 데이터를 유지한다. 따라서 이동 전화 시스템, 음악 및/또는 영상 데이터를 저장하기 위한 메모리 카드 및 그 밖의 다른 응용 장치에서와 같이, 전원을 항상 사용할 수 없거나, 종종 중단되거나, 또는 낮은 파워 사용이 요구되는 상황에서는 비휘발성 메모리 소자들이 폭넓게 사용된다.Semiconductor memory devices used to store data can generally be divided into volatile and non-volatile memory devices. Volatile memory devices lose stored data as power supply is interrupted, while nonvolatile memory devices retain stored data even when power supply is interrupted. Thus, such as in mobile phone systems, memory cards for storing music and / or video data, and other applications, non-volatile memory in situations where power is not always available, often interrupted, or when low power usage is required. Devices are widely used.

종래의 비휘발성 메모리 소자는 플로팅 게이트(floating gate)형이 주로 사용되었으나, 최근 들어 플로팅 게이트형 비휘발성 메모리 소자와 구동방식이 비슷하고 폴리실리콘막으로된 플로팅 게이트 대신에 질화막을 전하저장층으로 이용하여 전하를 저장하기 때문에 소자의 수직두께를 낮추어 집적도를 향상시킬 수 있는 SONOS(silicon-oxide-nitride-oxide-silicon) 구조의 비휘발성 메모리 소자가 주목받고 있는데, 그중에서도 특히 전하저장층으로 기능하는 질화막을 일부영역에만 분포시키는 형태를 지닌 로컬 SONOS형 비휘발성 메모리 소자가 많이 연구되고 있다.In the conventional nonvolatile memory device, a floating gate type is mainly used. However, in recent years, a nitride film is used as a charge storage layer instead of a floating gate made of a polysilicon film, which has a similar driving method as a floating gate type nonvolatile memory device. In this regard, non-volatile memory devices having a silicon-oxide-nitride-oxide-silicon (SONOS) structure, which can improve the degree of integration by lowering the vertical thickness of the device, are attracting attention. Among them, a nitride film serving as a charge storage layer is particularly noted. Local SONOS type non-volatile memory devices having a form of distributing the data only in a partial region have been studied.

도 1a 내지 도 1c는 일반적인 SONOS 셀 구조를 갖는 비휘발성 메모리 소자의 선택 게이트 형성 과정을 도시한 공정 단면도이다.1A to 1C are cross-sectional views illustrating a process of forming a select gate of a nonvolatile memory device having a general SONOS cell structure.

도 1a에 도시된 바와 같이, 반도체 기판(100) 상에 ONO막(110)이 형성된다. 상기 ONO막(110)은, 터널링층으로서의 제1 실리콘 산화막(112), 전하 트랩층으로서의 실리콘 질화막(114) 및 차폐층으로서의 제2실리콘 산화막이 순차적으로 적층된 구조를 갖는다. 그런 다음, ONO막(110) 상부에 폴리실리콘막을 형성한 후 사진 및 식각 공정을 통해 폴리실리콘막과 ONO막(110)을 식각하여 메모리 게이트(120)를 형성한다.As shown in FIG. 1A, an ONO film 110 is formed on the semiconductor substrate 100. The ONO film 110 has a structure in which a first silicon oxide film 112 as a tunneling layer, a silicon nitride film 114 as a charge trapping layer, and a second silicon oxide film as a shielding layer are sequentially stacked. Then, the polysilicon layer is formed on the ONO layer 110, and then the memory layer 120 is formed by etching the polysilicon layer and the ONO layer 110 through photolithography and etching processes.

이후, 도 1b에 도시된 바와 같이, 메모리 게이트(120)가 형성된 반도체 기판(100)의 전면에 선택 게이트 형성을 위한 폴리실리콘막(122)을 형성한 후 폴리실리콘막(122)의 상부에 포토레지스트 패턴(124)을 형성한다. 이때, 포토레지스트 패턴(124)은 선택 게이트의 하부 영역(메모리 게이트(120)의 측벽과 그 측벽에 연 결되는 반도체 기판(100)의 일부 영역)과 최상부 영역(메모리 게이트(120)의 상부 일부 영역)을 정의하기 위한 형태로 폴리실리콘막(122)의 상부에 형성된다.Subsequently, as shown in FIG. 1B, the polysilicon film 122 for forming the selection gate is formed on the entire surface of the semiconductor substrate 100 on which the memory gate 120 is formed. The resist pattern 124 is formed. In this case, the photoresist pattern 124 may include a lower region of the selection gate (partial region of the semiconductor substrate 100 connected to the sidewall of the memory gate 120 and the sidewall) and a top region (the upper portion of the memory gate 120). Region) is formed on top of the polysilicon film 122.

도 1c에 도시된 바와 같이, 포토레지스트 패턴(124)을 식각 마스크로 한 식각 공정을 실시하여 폴리실리콘막(122)을 식각한 후 스트립 공정을 통해 포토레지스트 패턴(124)을 제거함으로서, 메모리 게이트(120)의 상부 일부 및 측벽을 통해 반도체 기판(100)으로 연결되는 선택 게이트(126)를 형성한다.As shown in FIG. 1C, by etching the polysilicon layer 122 by performing an etching process using the photoresist pattern 124 as an etching mask, the photoresist pattern 124 is removed through a strip process to thereby remove the memory gate. The select gate 126 is formed to be connected to the semiconductor substrate 100 through the upper portion and the sidewall of the 120.

종래와 같이 선택 게이트 형성을 위해 포토레지스트 패턴 형성 시 사진 공정의 오버레이 미스얼라인에 의해 각 셀마다 서로 다른 길이를 갖는 선택 게이트가 형성되는 문제점이 있다. 즉, 도 1c에 도시된 바와 같이, 오버레이 미스얼라인으로 인하여 각 셀에 형성되는 선택 게이트의 길이(L1, L2)가 서로 다르게 형성되기 때문에 셀 특성이 서로 다르게 되어 셀 균일도를 저하시킬 수 있을 뿐만 아니라 비휘발성 메모리 소자의 특성을 저하시키는 문제점이 있다.As described above, when forming the photoresist pattern to form the selection gate, a selection gate having a different length for each cell is formed by an overlay misalignment of a photo process. That is, as shown in FIG. 1C, since the lengths L1 and L2 of the selection gates formed in each cell are formed differently due to the overlay misalignment, the cell characteristics may be different from each other, thereby decreasing cell uniformity. However, there is a problem of degrading the characteristics of the nonvolatile memory device.

본 발명은 선택 게이트의 최상부 영역에 대응되는 도전성 물질막의 상부만을 덮는 포토레지스트 패턴을 형성한 후 이를 이용하여 식각 공정을 실시함으로써, 각 셀의 선택 게이트 길이가 동일한 비휘발성 메모리 소자 제조 방법을 제공한다.The present invention provides a method of manufacturing a nonvolatile memory device having the same selection gate length for each cell by forming a photoresist pattern covering only an upper portion of a conductive material layer corresponding to an uppermost region of the selection gate and then performing an etching process. .

본 발명에 따른 비휘발성 메모리 소자 제조 방법은, 반도체 기판 상에 터널링층 형성을 위한 제 1 절연막, 전하 트랩층 형성을 위한 비도전성 물질막, 차폐층 형성을 위한 제 2 절연막 및 제 1 도전성 물질막을 순차적으로 형성하는 단계와, 상기 제 1 도전성 물질막, 제 2 절연막, 비도전성 물질막 및 상기 제 1 절연막을 선택적으로 식각하여 터널링층, 전하 트랩층 및 차폐층이 순차적으로 적층된 수직 구조물과 그 상부에 메모리 게이트를 형성하는 단계와, 상기 메모리 게이트가 형성된 상기 반도체 기판 전면에 선택 게이트 형성을 위한 제 2 도전성 물질막을 형성하는 단계와, 상기 선택 게이트의 최상부 영역에 해당되는 상기 제 2 도전성 물질막의 상부만을 덮는 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 식각 마스크로 상기 제 2 도전성 물질막을 식각하여 상기 메모리 게이트의 일측벽과 상부 일부를 덮는 상기 선택 게이트를 형성하는 단계를 포함한다.A method of manufacturing a nonvolatile memory device according to the present invention includes a first insulating film for forming a tunneling layer, a non-conductive material film for forming a charge trap layer, a second insulating film for forming a shielding layer, and a first conductive material film on a semiconductor substrate. Forming vertically, selectively etching the first conductive material film, the second insulating film, the non-conductive material film, and the first insulating film, and a vertical structure in which a tunneling layer, a charge trap layer, and a shielding layer are sequentially stacked; Forming a memory gate on the upper surface of the semiconductor substrate; forming a second conductive material layer on the entire surface of the semiconductor substrate on which the memory gate is formed; and forming a second conductive material layer on the top surface of the selection gate; Forming a mask pattern covering only an upper portion, and using the mask pattern as an etching mask to form the second conductive material Etched to cover the one side wall and the upper portion of the memory gate includes a step of forming the selection gate.

본 발명에서의 상기 제 1 절연막은, 열산화에 의한 실리콘 산화막으로 형성하고, 상기 비도전성 물질막은 화학 기상 증착에 의한 질화막으로 형성하며, 상기 제 2 절연막은 화학 기상 증착에 의한 산화막으로 형성하는 것을 특징으로 한다.In the present invention, the first insulating film is formed of a silicon oxide film by thermal oxidation, the non-conductive material film is formed by a nitride film by chemical vapor deposition, and the second insulating film is formed by an oxide film by chemical vapor deposition. It features.

본 발명에서 상기 제 2 도전성 물질막은, 1800Å∼2000Å의 두께로 형성되는 것을 특징으로 한다.In the present invention, the second conductive material film is formed to a thickness of 1800 kPa to 2000 kPa.

본 발명에서 상기 마스크 패턴을 형성하는 단계는, 상기 제 2 도전성 물질막의 상부에 포토레지스트를 도포하는 단계와, 상기 포토레지스트에 대해 사진 및 현상 공정을 실시하여 상기 선택 게이트의 최상부 영역에 해당되는 상기 제 2 도전성 물질막의 상부만을 덮는 포토레지스트 패턴을 형성함으로써, 상기 마스크 패턴을 형성하는 단계를 포함한다.In the present invention, the forming of the mask pattern may include applying a photoresist on the second conductive material layer, and performing a photo and development process on the photoresist to correspond to the top region of the selection gate. Forming a mask pattern by forming a photoresist pattern covering only an upper portion of the second conductive material film.

본 발명은 선택 게이트 최상부 영역 외의 영역을 오픈시키는 마스크 패턴을 형성한 후 마스크 패턴을 이용하여 선택 게이트 형성을 위한 도전성 물질막을 식각함으로써, 균일한 길이를 갖는 선택 게이트를 형성할 수 있기 때문에 비휘발성 메모리 소자의 특성을 향상시킬 수 있다.According to the present invention, a non-volatile memory can be formed by forming a mask pattern for opening a region other than the uppermost region of the select gate and then etching the conductive material film for forming the select gate using the mask pattern. The characteristics of the device can be improved.

이하, 본 발명의 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 아울러 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하며, 본 발명의 범위가 아래에서 상술하는 실시 예에 의해 한정되어 지는 것으로 해석되어져서는 안 된다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. In addition, in the following description of the present invention, when it is determined that a detailed description of a related well-known configuration or function may obscure the gist of the present invention, the detailed description thereof will be omitted, and the scope of the present invention will be described by the embodiments described below. It should not be construed as limited.

본 발명의 실시 예에서는 선택 게이트 최상부 영역 외의 영역을 오픈시키는 마스크 패턴을 형성한 후 마스크 패턴을 이용하여 선택 게이트 형성을 위한 도전성 물질막을 식각함으로써, 균일한 길이를 갖는 선택 게이트를 형성할 수 있는 비휘발성 메모리 소자의 선택 게이트 형성 방법에 대해 설명한다.According to an exemplary embodiment of the present invention, a mask pattern for opening a region other than the uppermost region of the selection gate is formed, and then, by etching the conductive material layer for forming the selection gate using the mask pattern, a ratio of forming a selection gate having a uniform length can be achieved. A selection gate forming method of a volatile memory device will be described.

도 2a 내지 도 2e는 본 발명의 실시 예에 따른 비휘발성 메모리 소자의 선택 게이트 형성 과정을 도시한 공정 단면도이다.2A through 2E are cross-sectional views illustrating a process of forming a select gate of a nonvolatile memory device according to an embodiment of the present invention.

도 2a에 도시된 바와 같이, 먼저 실리콘으로 이루어진 반도체 기판(200) 상에 터널링층 형성을 위한 제 1 절연막(202), 전하 트랩층 형성을 위한 비도전성 물질막(204) 및 차폐층 형성을 위한 제 2 절연막(206)을 순차적으로 형성한다. 이때, 제 1 절연막(202)은 열산화에 의한 실리콘 산화막으로 형성하고, 비도전성 물질막(204)은 화학 기상 증착에 의한 질화막으로 형성하며, 제 2 절연막(206)은 화학 기상 증착에 의한 산화막으로 형성할 수 있다.As shown in FIG. 2A, first, a first insulating layer 202 for forming a tunneling layer, a non-conductive material layer 204 for forming a charge trap layer, and a shielding layer for forming a tunneling layer are formed on a semiconductor substrate 200 made of silicon. The second insulating film 206 is formed sequentially. In this case, the first insulating film 202 is formed of a silicon oxide film by thermal oxidation, the non-conductive material film 204 is formed of a nitride film by chemical vapor deposition, and the second insulating film 206 is an oxide film by chemical vapor deposition. It can be formed as.

그런 다음, 도 2b에 도시된 바와 같이, 제 2 절연막(206)의 상부에 메모리 게이트 형성을 위한 제 1 도전성 물질막(208)을 형성한다. 여기서, 제 1 도전성 물질막(208)은 폴리실리콘을 이용하여 3000Å∼3500Å의 두께로 형성될 수 있다.Next, as shown in FIG. 2B, a first conductive material layer 208 for forming a memory gate is formed on the second insulating layer 206. Here, the first conductive material film 208 may be formed to have a thickness of 3000 kPa to 3500 kPa using polysilicon.

이후, 도 2c에 도시된 바와 같이, 제 1 도전성 물질막(208)의 상부에 포토레지스트를 도포한 후 사진 및 현상 공정을 실시하여 포토레지스트 패턴(미도시됨)을 형성하고, 포토레지스트 패턴을 식각 마스크로 한 식각 공정을 통해 제 1 도전성 물질막(208), 제 2 절연막(206), 비도전성 물질막(204) 및 제 1 절연막(202)을 순차적으로 식각함으로써, 터널링층(202a), 전하 트랩층(204a) 및 차폐층(206a)이 순차적으로 적층된 수직 구조물(210)과 그 상부에 적층된 메모리 게이트(208a)를 형성할 수 있다. 그리고 나서, 스트립(strip) 공정을 실시하여 포토레지스트 패턴을 제거한다.Thereafter, as shown in FIG. 2C, after the photoresist is applied on the first conductive material layer 208, a photoresist pattern and a developing process are performed to form a photoresist pattern (not shown). The tunneling layer 202a may be formed by sequentially etching the first conductive material film 208, the second insulating film 206, the non-conductive material film 204, and the first insulating film 202 through an etching process using the etching mask. The vertical structure 210 in which the charge trap layer 204a and the shielding layer 206a are sequentially stacked and the memory gate 208a stacked thereon may be formed. Then, a strip process is performed to remove the photoresist pattern.

그런 다음, 도 2d에 도시된 바와 같이, 선택 게이트 형성을 위해 메모리 게이트(208a)가 형성된 반도체 기판(200) 전면에 제 2 도전성 물질막(212)을 형성한다. 이때, 제 2 도전성 물질막(212)은 폴리실리콘을 이용하여 1800Å∼2000Å의 두께로 형성할 수 있다.Next, as shown in FIG. 2D, a second conductive material film 212 is formed on the entire surface of the semiconductor substrate 200 on which the memory gate 208a is formed to form the selection gate. In this case, the second conductive material film 212 may be formed to have a thickness of 1800 GPa to 2000 GPa using polysilicon.

이후, 제 2 도전성 물질막(212)의 상부에 마스크 패턴(214)을 형성하는데, 이때 마스크 패턴(214)은 선택 게이트 최상부 영역 외의 영역을 오픈시키는 형태로 형성된다. 즉, 선택 게이트에 해당되는 제 2 도전성 물질막(212)의 영역 전부를 덮는 구조가 아닌 선택 게이트의 최상부 영역에 해당되는 제 2 도전성 물질막(212)의 영역을 덮는 구조로 마스크 패턴(214)을 형성한다. Subsequently, a mask pattern 214 is formed on the second conductive material layer 212, wherein the mask pattern 214 is formed to open a region other than the top region of the selection gate. That is, the mask pattern 214 has a structure covering the region of the second conductive material layer 212 corresponding to the uppermost region of the selection gate, rather than covering the entire region of the second conductive material layer 212 corresponding to the selection gate. To form.

여기서, 마스크 패턴(214)의 형성 과정에 대해 설명하면, 제 2 도전성 물질막(212)의 상부에 포토레지스트를 도포한 후 사진 및 현상 공정을 실시하여 선택 게이트의 최상부 영역에 해당되는 제 2 도전성 물질막(212)의 영역을 덮는 포토레지스트 패턴을 이용하여 마스크 패턴(214)을 형성할 수 있다.Here, the process of forming the mask pattern 214 will be described. After the photoresist is applied on the second conductive material layer 212, the photoconductive process is performed to perform the second conductivity corresponding to the uppermost region of the selection gate. The mask pattern 214 may be formed using a photoresist pattern covering the region of the material layer 212.

그런 다음, 도 2e에 도시된 바와 같이, 마스크 패턴(214)을 식각 마스크로 식각 공정을 통해 제 2 도전성 물질막(212)을 식각함으로써, 식각된 제 2 도전성 물질막(212)으로 이루어진 선택 게이트(212a)를 형성한 후 세정 공정을 통해 마스크 패턴(214)을 제거한다.Next, as shown in FIG. 2E, the select gate made of the etched second conductive material layer 212 is etched by etching the second conductive material layer 212 through an etching process using the mask pattern 214 as an etch mask. After forming 212a, the mask pattern 214 is removed through a cleaning process.

이와 같이, 본 발명에 따르면 선택 게이트(212a)의 최상부 영역에 해당되는 제 2 도전성 물질막(212)의 영역을 덮는 포토레지스트 패턴을 이용하여 마스크 패턴을 형성한 후 제 2 도전성 물질막(212)을 식각하여 선택 게이트(212a)를 형성함 으로써, 동일한 길이를 갖는 선택 게이트(212a)를 형성할 수 있다.As described above, according to the present invention, after forming the mask pattern using the photoresist pattern covering the region of the second conductive material layer 212 corresponding to the uppermost region of the selection gate 212a, the second conductive material layer 212 is formed. By etching the to form the selection gate 212a, it is possible to form the selection gate 212a having the same length.

지금까지 본 발명의 실시예에 국한하여 설명하였으나 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시 예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다고 하여야 할 것이다.The present invention has been limited to the embodiments of the present invention, but it is obvious that the technology of the present invention can be easily modified by those skilled in the art. Such modified embodiments should be included in the technical spirit described in the claims of the present invention.

도 1a 내지 도 1c는 종래의 비휘발성 메모리 소자의 형성 과정을 도시한 공정 단면도이며,1A to 1C are cross-sectional views illustrating a process of forming a conventional nonvolatile memory device.

도 2a 내지 도 2e는 본 발명의 실시 예에 따른 비휘발성 메모리 소자의 선택 게이트 형성 과정을 도시한 공정 단면도이다.2A through 2E are cross-sectional views illustrating a process of forming a select gate of a nonvolatile memory device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

200 : 반도체 기판 202 : 제 1 절연막200 semiconductor substrate 202 first insulating film

204 : 비도전성 물질막 206 : 제 2 절연막204: non-conductive material film 206: second insulating film

208 : 제 1 도전성 물질막 210 : 수직 구조물208: first conductive material film 210: vertical structure

212 : 제 2 도전성 물질막 214 : 마스크 패턴212: second conductive material film 214: mask pattern

Claims (5)

반도체 기판 상에 터널링층 형성을 위한 제 1 절연막, 전하 트랩층 형성을 위한 비도전성 물질막, 차폐층 형성을 위한 제 2 절연막 및 제 1 도전성 물질막을 순차적으로 형성하는 단계와,Sequentially forming a first insulating film for forming a tunneling layer, a non-conductive material film for forming a charge trap layer, a second insulating film for forming a shielding layer, and a first conductive material film on a semiconductor substrate; 상기 제 1 도전성 물질막, 제 2 절연막, 비도전성 물질막 및 상기 제 1 절연막을 선택적으로 식각하여 터널링층, 전하 트랩층 및 차폐층이 순차적으로 적층된 수직 구조물과 그 상부에 메모리 게이트를 형성하는 단계와,Selectively etching the first conductive material layer, the second insulating layer, the non-conductive material layer, and the first insulating layer to form a vertical structure in which a tunneling layer, a charge trap layer, and a shielding layer are sequentially stacked and a memory gate thereon; Steps, 상기 메모리 게이트가 형성된 상기 반도체 기판 전면에 선택 게이트 형성을 위한 제 2 도전성 물질막을 형성하는 단계와,Forming a second conductive material film for forming a selection gate on an entire surface of the semiconductor substrate on which the memory gate is formed; 상기 선택 게이트의 최상부 영역에 해당되는 상기 제 2 도전성 물질막의 상부만을 덮는 마스크 패턴을 형성하는 단계와,Forming a mask pattern covering only an upper portion of the second conductive material layer corresponding to an uppermost region of the selection gate; 상기 마스크 패턴을 식각 마스크로 상기 제 2 도전성 물질막을 식각하여 상기 메모리 게이트의 일측벽과 상부 일부를 덮는 상기 선택 게이트를 형성하는 단계Etching the second conductive material layer using the mask pattern as an etch mask to form the selection gate covering one side wall and an upper portion of the memory gate 를 포함하는 비휘발성 메모리 소자 제조 방법.Nonvolatile memory device manufacturing method comprising a. 제 1 항에 있어서,The method of claim 1, 상기 제 1 절연막은, 열산화에 의한 실리콘 산화막으로 형성하고, 상기 비도전성 물질막은 화학 기상 증착에 의한 질화막으로 형성하며, 상기 제 2 절연막은 화학 기상 증착에 의한 산화막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.The first insulating film is formed of a silicon oxide film by thermal oxidation, the non-conductive material film is formed of a nitride film by chemical vapor deposition, and the second insulating film is formed by an oxide film by chemical vapor deposition. Method of manufacturing volatile memory device. 제 1 항에 있어서,The method of claim 1, 상기 제 2 도전성 물질막은, 폴리실리콘을 이용하여 형성하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.The second conductive material film is formed using polysilicon. 제 1 항 또는 제 3 항에 있어서,The method according to claim 1 or 3, 상기 제 2 도전성 물질막은, 1800Å∼2000Å의 두께로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.And the second conductive material film is formed to a thickness of 1800 GPa to 2000 GPa. 제 1 항에 있어서,The method of claim 1, 상기 마스크 패턴을 형성하는 단계는,Forming the mask pattern, 상기 제 2 도전성 물질막의 상부에 포토레지스트를 도포하는 단계와,Applying a photoresist over the second conductive material film; 상기 포토레지스트에 대해 사진 및 현상 공정을 실시하여 상기 선택 게이트의 최상부 영역에 해당되는 상기 제 2 도전성 물질막의 상부만을 덮는 포토레지스트 패턴을 형성함으로써, 상기 마스크 패턴을 형성하는 단계Forming a mask pattern by performing a photolithography and a developing process on the photoresist to form a photoresist pattern covering only an upper portion of the second conductive material layer corresponding to an uppermost region of the selection gate. 를 포함하는 비휘발성 메모리 소자 제조 방법.Nonvolatile memory device manufacturing method comprising a.
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