KR20100134416A - Method for improving gate etch profile - Google Patents
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Abstract
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 더욱 상세하게는 셀 트랜지스터의 측벽 프로파일이 우수한 전하 트랩형 메모리 장치를 제조하는 기술에 대한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a technology for manufacturing a charge trap type memory device having excellent sidewall profiles of a cell transistor.
반도체 메모리 장치 중 비휘발성 반도체 메모리 장치는 전원 공급이 차단되더라도 저장된 데이터가 소멸 되지 않고 보존되는 저장장치이다. 따라서 이동전화 시스템, 영상 데이타를 저장하기 위한 메모리 카드 및 그 밖의 다른 응용장치와 같이 항상 사용할 수 없거나 낮은 파워를 사용이 요구되는 시스템에서는 비휘발성 메모리 소자가 폭넓게 사용되고 있다. Among the semiconductor memory devices, the nonvolatile semiconductor memory device is a storage device in which stored data is not destroyed even when power supply is cut off. Therefore, non-volatile memory devices are widely used in systems that are not always available or require low power, such as mobile telephone systems, memory cards for storing image data, and other applications.
해마다 증가하고 있는 소자의 고집적화 요구에 따라 메모리 셀의 수직방향 높이를 효과적으로 줄이는 동시에 메모리 셀이 가지는 메모리 특성, 즉 누설 전류에 의해 저장된 데이터를 장시간 온전하게 유지하는 리텐션(retention) 특성을 유지하기 위하여 실리콘 질화막을 사용하는 SONOS(silicon oxide nitride oxide semiconductor) 및 MONOS(Metal oxide nitride oxide semiconductor)와 메모리 소자로 대표되는 MOIOS(Metal oxide insulator oxide semiconductor) 구조를 갖는 메 모리 장치가 제안되었다.In order to effectively reduce the vertical height of the memory cell in response to the demand for higher integration of the device every year, and to maintain the memory characteristic of the memory cell, that is, the retention characteristic of keeping the data stored by the leakage current intact for a long time. Memory devices having a silicon oxide nitride oxide semiconductor (SONOS), a metal oxide nitride oxide semiconductor (MONOS) using a silicon nitride film, and a metal oxide insulator oxide semiconductor (MOIOS) structure represented by memory devices have been proposed.
도 1 은 종래 SONOS형 메모리 소자를 도시한 단면도이다. 1 is a cross-sectional view showing a conventional SONOS type memory device.
도 1 을 참조하면, 상기 SONOS형 메모리 소자의 구성은 다음과 같다. 트렌치 구조의 소자분리막(105)이 형성되어있는 소스 및 드레인 영역 사이의 반도체 기판(100) 상에, 즉 채널영역 상에 양단이 소스 및 드레인 영역과 접촉되도록 터널 절연막으로서 산화막(102)이 형성되어 있다. 산화막(102)은 전하의 터널링을 위한 막이며, 산화막(102) 상에는 전하 트랩층으로서 실리콘 질화막(104)이 형성되어 있다. 실리콘 질화막(104)은 실질적으로 데이터가 저장되는 물질막으로서 산화막(102)을 터널링한 전하가 트랩된다. 이러한 전하가 실리콘 질화막(104)을 통과하여 위쪽으로 이동되는 것을 차단하기 위한 블록킹 절연막으로서 알루미늄 산화막(106)이 형성된다. 또한 상기 알루미늄 산화막(106) 상에는 게이트 전극(108)이 형성된다.Referring to FIG. 1, the configuration of the SONOS type memory device is as follows. An
상기 SONOS형의 메모리 장치는 실리콘 질화막 내의 트랩사이트에 전하가 저장되므로 차지트랩 질화막의 프로파일(profile)을 수평이 되도록 형성하는 것이 중요하다. 차지트랩 질화막의 프로파일에 기울기가 생긴 상태로 데이터를 기록하게 되면, 저장된 전하들이 측방을 이동하는 현상이 발생 되어 각 셀 트랜지스터에 저장되어 있는 전하들의 일부를 잃어버리게 되므로 원하는 수준으로 문턱 전압이 높아지지 않아 셀에 저장된 데이터가 바뀌게 되고, 전기장(electric field)이 원하지 않는 영역에 발생 되어 프로그램/소거의 기능을 제대로 발휘할 수 없게 된다. Since the charge is stored in the trap site in the silicon nitride film, it is important to form the profile of the charge trap nitride film horizontally. When data is written with the slope of the charge trap nitride film inclined, the stored charges move laterally, and some of the charges stored in each cell transistor are lost. Thus, the threshold voltage is increased to a desired level. As a result, the data stored in the cell is changed, and an electric field is generated in an undesired area so that the program / erase function cannot be performed properly.
도 2 는 종래 기술에 따른 차지트랩 질화막의 프로파일이 형성된 단면도를 도시한 것이다.2 illustrates a cross-sectional view of a profile of a charge trap nitride film according to the prior art.
도 2 를 참조하면, 터널링 산화막(202)과 차지트랩 질화막(204)이 충분히 얇게 형성되어 있는 상태에서 종래의 식각제로 차지트랩 질화막(204)을 식각하여 기울기가 생긴 단면도를 나타낸다. 차지트랩 질화막(204)을 충분히 식각할 경우는 터널링 산화막(202)이 과도하게 식각되어 반도체 기판(200)이 노출될 우려가 있으며, 차지트랩 질화막(204)의 식각을 줄일 경우 기울기가 생기는 것을 피할 수 없게 된다. 또한 종래의 식각제는 차지트랩 질화막(204)과 터널링 산화막(202)의 식각 선택비가 작기 때문에 선택적 식각에 어려움이 있다. Referring to FIG. 2, a cross-sectional view in which the charge
전술한 종래의 문제점을 해결하기 위하여, 플라즈마 스트립(plasma strip)이 가능한 유기물(organic material)을 증착하여 이를 보호막으로 하여 식각함으로써 질화막에 대한 측벽의 프로파일을 개선하는데에 목적이 있다.In order to solve the above-mentioned conventional problems, an object of the present invention is to improve the profile of the sidewall of the nitride film by depositing an organic material capable of plasma strip and etching the same as a protective film.
본 발명은 반도체 기판상에 터널 산화막과 차지 트랩 질화막을 적층하는 단계, 상기 차티 트랩 질화막 상부에 게이트 패턴을 형성하는 단계, 이웃한 상기 게이트 패턴 사이에 노출된 상기 차지 트랩 질화막을 1차 식각하는 단계, 1차 식각 후, 남아있는 상기 차지 트랩 질화막 상에 유기물 패턴을 형성하는 단계 및 상기 유기물 패턴과 상기 차지 트랩 질화막을 2차 식각하여 상기 터널 산화막을 노출하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.According to an embodiment of the present invention, a tunnel oxide layer and a charge trap nitride layer are stacked on a semiconductor substrate, a gate pattern is formed on the top of the chatti trap nitride layer, and the charge trap nitride layer exposed between adjacent gate patterns is first etched. And forming an organic pattern on the remaining charge trap nitride layer after the first etching, and exposing the tunnel oxide layer by second etching the organic pattern and the charge trap nitride layer. to provide.
바람직하게는, 상기 게이트 패턴은 게이트 절연막 및 게이트 전극이 적층된 구조를 가지는 것을 특징으로 한다.Preferably, the gate pattern has a structure in which a gate insulating film and a gate electrode are stacked.
바람직하게는, 상기 게이트 절연막은 알루미늄 산화막인 것을 특징으로 한다.Preferably, the gate insulating film is characterized in that the aluminum oxide film.
바람직하게는, 상기 게이트 전극은 티타늄 질화막(TiN), 폴리실리콘, 텅스텐(W) 및 산화막의 적층구조인 것을 특징으로 한다.Preferably, the gate electrode is a laminated structure of a titanium nitride film (TiN), polysilicon, tungsten (W) and an oxide film.
바람직하게는, 상기 티타늄 질화막(TiN) 대신 탄탈 질화막(TaN)을 상기 텅스텐(W) 대신 실리콘 옥시나이트라이드(SiON)를 사용할 수 있으며, 상기 산화막은 TEOS를 사용하는 것을 특징으로 한다.Preferably, the tantalum nitride layer (TaN) may be used instead of the titanium nitride layer (TiN), and silicon oxynitride (SiON) may be used instead of the tungsten (W), and the oxide layer may be formed of TEOS.
바람직하게는, 상기 게이트 패턴을 형성한 후, 보호막(sealing layer)을 증착하는 것을 더 포함한다.Preferably, the method may further include depositing a sealing layer after forming the gate pattern.
바람직하게는, 상기 유기물 패턴을 형성하는 단계는 상기 게이트 패턴을 포함한 전면에 유기물을 증착하는 단계 및 상기 차지 트랩 질화막 상에 상기 유기물이 남도록 상기 차지 트랩 질화막을 에치백하는 단계를 포함한다.Preferably, the forming of the organic pattern includes depositing an organic material on the entire surface including the gate pattern and etching back the charge trap nitride layer so that the organic material remains on the charge trap nitride layer.
바람직하게는, 상기 유기물 패턴은 반사방지막(bottom-anti reflection coating)의 일종이며, 상기 차지 트랩 질화막보다 식각비가 낮은 것을 특징으로 한다.Preferably, the organic pattern is a kind of bottom-anti reflection coating, and the etch ratio is lower than that of the charge trap nitride layer.
바람직하게는, 상기 유기물 패턴은 상기 차지 트랩 질화막이 남아있는 영역보다 상기 차지 트랩 질화막이 제거된 영역이 더 두껍게 형성된 것을 특징으로 한다.Preferably, the organic pattern is characterized in that the region in which the charge trap nitride film is removed is formed thicker than the region in which the charge trap nitride film remains.
바람직하게는, 노출된 상기 차지 트랩 질화막의 식각비를 이용하여 상기 차지 트랩 질화막을 식각한 후, 상기 유기물 패턴의 일부가 남아 있는 경우, 플라즈마 스트립퍼(plasma stripper)를 이용하여 제거하는 단계를 더 포함한다.Preferably, after etching the charge trap nitride layer using the exposed etch ratio of the charge trap nitride layer, if a part of the organic pattern remains, further comprising the step of removing using a plasma stripper (plasma stripper) do.
바람직하게는, 상기 이웃한 게이트 패턴 사이에 노출된 상기 차지 트랩 질화막을 1차 식각하는 단계는 상기 게이트 패턴 사이의 중심 영역에 상기 터널 산화막이 노출될 때까지 에치백 공정을 실시하는 단계를 포함한다.Preferably, the first etching of the charge trap nitride film exposed between the neighboring gate patterns includes performing an etch back process until the tunnel oxide film is exposed to a central region between the gate patterns. .
본 발명은 유기물을 이용한 차지트랩 질화막과의 식각비를 이용하여 개선된 측벽 프로파일을 갖는 트랩 차지 질화막을 형성함으로써 산화막을 터널링한 전하가 안정적으로 차지트랩 질화막에 트랩되어 데이터(DATA)를 안정적으로 저장할 수 있는 장점이 있다. The present invention forms a trap charge nitride film having an improved sidewall profile by using an etch ratio with a charge trap nitride film using an organic material, and thus, charges tunneling the oxide film are stably trapped in the charge trap nitride film to stably store data DATA. There are advantages to it.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명하고자 한다. Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.
도 3a 내지 도 3b는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도이다.3A to 3B are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.
도 3a 을 참조하면, 반도체 기판(300) 상부에 터널 산화막(Tunnel oxide)을 증착하고 차지 트랩 질화막(Charge trap nitride)(304)을 증착한 후 게이트 절연막으로 사용되는 알루미늄 산화막(Al2O3)(306)을 형성한다. 그 다음, 게이트 전극을 형성하기 위해 티타늄 질화막(TiN)(310), 폴리실리콘(312), 텅스텐(W)(314), 산화막(316)을 순차적으로 증착한다. 이때, 텅스텐(W)(314) 대신 실리콘 옥시나이트라이드(SiON), 티타늄 질화막(310) 대신 탄탈 질화막(TaN)을 사용하는 것이 가능하며, 산화막(216)은 PE-TEOS로 형성하는 것이 바람직하다.Referring to FIG. 3A, an aluminum oxide layer (Al 2 O 3 ), which is used as a gate insulating layer after depositing a tunnel oxide and depositing a
그 다음, 상부에 감광막(미도시)을 도포하고 마스크(미도시)를 형성하여 하단의 알루미늄 산화막(306)이 노출될 때까지 에치백(etchback) 공정을 통해 식각하여 게이트 전극을 형성한다. 그 다음, 상기 게이트 전극 전면에 보호막(Sealing layer)(320)을 증착한다.Next, a photoresist (not shown) is applied to the upper portion, a mask (not shown) is formed, and a gate electrode is formed by etching through an etchback process until the lower
도 3b 를 참조하면, 상기 게이트 전극과 보호막(320)을 식각 배리어로 하단의 알루미늄 산화막(306)을 에치백하여 알루미늄 산화막 패턴(306a)과 게이트 전극으로 이루어진 게이트 패턴(321)을 형성한다.Referring to FIG. 3B, an
도 3c 를 참조하면, 종래의 식각제(etchant)를 사용하여 차지트랩 질화막(304)을 부분적으로 식각한다. 현재 사용중인 식각제는 산화막에 대한 질화막의 선택비가 낮기 때문에 차지트랩 질화막(304)과 터널 산화막(302)이 충분히 얇게 형성되어 있는 경우 차지트랩 질화막(304)을 쉽게 제거할 수 없다. 따라서, 차지트랩 질화막(304)은 게이트 패턴(321)과 근접한 B 영역 및 게이트 패턴(321)과 패턴(321) 사이의 중심 영역인 A 영역 사이에 단차가 발생한다. 이러한 단차를 가진 차지트랩 질화막 패턴(304a)으로 패터닝된다. 그 다음, 게이트 패턴(321)과 차지트랩 질화막 패턴(304a) 전면에 유기물(organic material, 325)을 증착한다. 여기서 유기물(325)은 반사방지막(bottom anti-reflective coating)의 일종인 물질이며, 질화막보다 식각비가 낮은 특성을 갖는 물질을 사용하는 것이 바람직하다.Referring to FIG. 3C, the charge
도 3d 를 참조하면, 상기 유기물(325)을 차지트랩 질화막 패턴(304a) 상부를 덮을 정도로 에치백 공정으로 식각하면, A 영역은 유기물 패턴(325a)의 두께가 두껍게 형성되고, B 영역은 유기물 패턴(325a)의 두께가 얇게 형성된다. 즉, 상기 차지트랩 질화막 패턴(304a)의 단차 때문에 증착되는 유기물 패턴(325a)도 단차가 발생하게 된다. Referring to FIG. 3D, when the
도 3e 를 참조하면, 상기 유기물 패턴(325a)이 차지트랩 질화막 패턴(304a)보다 식각율이 낮은 특성을 가지기 때문에 유기물 패턴(325a)과 차지트랩 질화막 패턴(304a)의 식각비를 이용하면, 도 3d의 B 영역에서는 상기 유기물 패턴(325a)의 두께가 얇기 때문에 유기물 패턴(325a) 및 차지트랩 질화막 패턴(304a)이 식각되는 동안 도 3d의 A 영역에서는 상기 유기물 패턴(325a)이 보호하는 배리어 역할을 하게 되어 A 영역 및 B 영역이 거의 동일한 식각 수준을 갖는다. 상기 식각을 진행한 후, 잔류하는 유기물 패턴(325a)을 플라즈마 스트리퍼(Plasma stripper)로 제거하면, 상기 차지 트랩 질화막 패턴(304a)의 측벽 프로 파일이 개선된다.Referring to FIG. 3E, since the
본 발명에 따른 반도체 소자의 제조 방법은 유기물을 이용한 차지트랩 질화막과의 식각비를 이용하여 개선된 측벽 프로파일을 갖는 트랩 차지 질화막을 형성함으로써 산화막을 터널링한 전하가 차지트랩 질화막에 트랩되어 데이터를 안정적으로 저장할 수 있는 장점이 있다. In the method of manufacturing a semiconductor device according to the present invention, by forming an trap charge nitride film having an improved sidewall profile by using an etch ratio with a charge trap nitride film using organic materials, charges tunneling the oxide film are trapped in the charge trap nitride film to stabilize data. There is an advantage that can be stored as.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. It will be apparent to those skilled in the art that various modifications, additions, and substitutions are possible, and that various modifications, additions and substitutions are possible, within the spirit and scope of the appended claims. As shown in Fig.
도 1 은 종래 기술의 SONOS형 메모리 소자 구조를 도시한 단면도.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a sectional view showing the structure of a conventional SONOS type memory device.
도 2 는 종래 기술에 따른 차지트랩 질화막의 프로파일이 형성된 단면도.Figure 2 is a cross-sectional view of the profile of the charge trap nitride film according to the prior art.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.3A to 3E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.
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| KR1020090053035A KR20100134416A (en) | 2009-06-15 | 2009-06-15 | Method for improving gate etch profile |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090053035A KR20100134416A (en) | 2009-06-15 | 2009-06-15 | Method for improving gate etch profile |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20100134416A true KR20100134416A (en) | 2010-12-23 |
Family
ID=43509349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090053035A KR20100134416A (en) | 2009-06-15 | 2009-06-15 | Method for improving gate etch profile |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20100134416A (en) |
-
2009
- 2009-06-15 KR KR1020090053035A patent/KR20100134416A/en not_active Application Discontinuation
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