KR20100133218A

KR20100133218A - Semiconductor memory device

Info

Publication number: KR20100133218A
Application number: KR1020090051996A
Authority: KR
Inventors: 고재원; 오름
Original assignee: 삼성전자주식회사
Priority date: 2009-06-11
Filing date: 2009-06-11
Publication date: 2010-12-21

Abstract

PURPOSE: A semiconductor memory device is provided to improve working speed by shifting the activation time of a column enable signal ahead. CONSTITUTION: A memory cell array(40) comprises a plurality of memory cells. A plurality of memory cells are connected between a plurality of word lines and a plurality of bit line pairs. A sense amp area(50) amplifies the data of bit lines pairs to a sensing voltage level. A plurality of input/output gates transmits data to the selected bit line pair and local line pairs. A column decoder(70) decodes a column address to activate at least column selection signal.

Description

Technical Field [0001] The present invention relates to a semiconductor memory device,

본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로, 컬럼 선택 신호의 전압 레벨을 이원화한 반도체 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device in which the voltage level of a column select signal is binary.

최근, 반도체 메모리 장치는 기술의 발달에 따라 고집적화, 고속화가 지속적으로 이루어지고 있으며, 대형 가전제품에서부터 소형 모바일 제품에 이르기까지 다양한 제품에 탑재되어 사용되고 있다.In recent years, semiconductor memory devices have been continuously integrated with high speed and high speed according to the development of technology, and are used in various products ranging from large home appliances to small mobile products.

일반적으로, 반도체 메모리 장치는 복수의 워드 라인과 복수의 비트 라인 사이에 연결되는 복수의 메모리 셀을 구비한다. 반도체 메모리 장치는 외부 어드레스로부터 로우 어드레스 및 컬럼 어드레스를 생성하고, 로우 어드레스를 디코딩하여 복수의 워드 라인 중 어느 하나를 선택적으로 활성화시킨다. 이 활성화된 워드 라인에 연결되는 복수의 메모리 셀에 저장되어 있는 데이터는 복수의 비트 라인 쌍에 실리고, 센스앰프에 의해 감지 증폭된다. 복수의 비트 라인 쌍 각각은 입출력 게이트를 통해 로컬 라인 쌍과 연결되며, 입출력 게이트는 각각 컬럼 선택 라인과 연결되어 컬럼 선택 라인을 통해 인가되는 컬럼 인에이블신호에 응답하여 동작한다. 한편, 반도체 메모리 장치는 컬럼 어드레스를 디코딩하여 복수의 컬럼 인에이블신호 중 어느 하나를 선택적으로 활성화시킴으로써, 데이터가 실려 있는 복수의 비트 라인 쌍 중 어느 하나의 비트 라인 쌍과 이에 대응하는 로컬 라인 쌍 사이에 데이터 전달이 이루어지도록 한다.In general, a semiconductor memory device includes a plurality of memory cells connected between a plurality of word lines and a plurality of bit lines. The semiconductor memory device generates a row address and a column address from an external address and decodes the row address to selectively activate any one of the plurality of word lines. Data stored in a plurality of memory cells connected to the activated word line is loaded on a plurality of pairs of bit lines and sensed and amplified by a sense amplifier. Each of the plurality of bit line pairs is connected to a local line pair through an input / output gate, and the input / output gate is connected to a column select line and operates in response to a column enable signal applied through the column select line. Meanwhile, the semiconductor memory device decodes a column address and selectively activates any one of the plurality of column enable signals, so that a bit line pair between any one of a plurality of pairs of bit lines carrying data and a corresponding local line pair Ensure that data is delivered to

컬럼 인에이블신호의 활성화 시점은 액티브 커맨드가 입력된 후 리드 또는 라이트 커맨드가 입력될 때까지의 지연 시간을 설정한 tRCD(RAS to CAS delay time)에 의해 정해진다. 이 컬럼 인에이블신호는 메모리 셀의 데이터가 비트 라인 쌍에 실리고, 비트 라인 쌍의 미세한 전압 차가 센스앰프에 의해 완전히 증폭된 후에 활성화되도록 설정된다. 만일, 비트 라인 쌍의 전압 차가 완전히 증폭되지 않은 상태에서 컬럼 인에이블신호가 활성화되고, 입출력 게이트가 턴-온될 경우 비트 라인 쌍에 비해 상대적으로 높은 전압 레벨로 구동되는 로컬 라인 쌍의 전압에 의해 비트 라인 쌍의 전압 레벨이 왜곡될 수 있다. 특히, 비트 라인 쌍의 데이터를 로컬 라인 쌍으로 전달하는 리드 동작에서 비트 라인과 상보 비트 라인의 전압 레벨 차이가 미세한 경우 로컬 라인 쌍의 영향으로 비트 라인과 상보 비트 라인의 전압 레벨이 역전되어 감지 증폭됨으로써 비트 라인 쌍에 실린 데이터의 극성이 바뀌는 문제점이 발생한다.The activation time of the column enable signal is determined by tRCD (RAS to CAS delay time) which sets a delay time from the input of the active command to the input of the read or write command. This column enable signal is set to be activated after the data of the memory cell is loaded on the bit line pair and the minute voltage difference of the bit line pair is fully amplified by the sense amplifier. If the column enable signal is activated when the voltage difference of the bit line pair is not fully amplified, and the input / output gate is turned on, the bit is driven by the voltage of the local line pair driven at a relatively high voltage level compared to the bit line pair. The voltage level of the line pair can be distorted. In particular, in a read operation in which data of a bit line pair is transferred to a local line pair, when the voltage level difference between the bit line and the complementary bit line is minute, the voltage level of the bit line and the complementary bit line is reversed and sensed by the influence of the local line pair. This causes a problem that the polarity of the data carried on the bit line pair is changed.

본 발명의 목적은 안정적으로 동작 속도를 높일 수 있는 반도체 메모리 장치를 제공하는데 있다.An object of the present invention is to provide a semiconductor memory device that can stably increase the operation speed.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수의 워드 라인과 복수의 비트 라인 쌍 사이에 연결된 복수의 메모리 셀을 구비하는 메모리 셀 어레이와, 상기 복수의 비트 라인 쌍에 각각 연결되어 상기 비트 라인 쌍의 데이터를 센싱 전압 레벨로 증폭하는 센스앰프부와, 상기 복수의 비트 라인 쌍과 복수의 로컬 라인 쌍 사이에 연결되고, 복수의 컬럼 선택 신호 중 대응하는 컬럼 선택 신호에 응답하여 선택된 비트 라인 쌍과 로컬 라인 쌍 사이에 데이터를 전송하는 복수의 입출력 게이트와, 컬럼 어드레스를 디코딩하여 적어도 하나의 상기 컬럼 선택 신호를 활성화하되, 상기 컬럼 선택 신호의 활성화 구간 중 제1 구간에서 제1 기준전압 레벨로 활성화하고, 제2 구간에서 상기 제1 기준전압보다 높은 제2 기준전압 레벨로 활성화하는 컬럼 디코더를 구비하는 것을 특징으로 한다.A semiconductor memory device of the present invention for achieving the above object is a memory cell array having a plurality of memory cells connected between a plurality of word lines and a plurality of bit line pairs, and the bit is connected to each of the plurality of bit line pairs A sense amplifier unit amplifying data of a line pair to a sensing voltage level, and a bit line connected between the plurality of bit line pairs and the plurality of local line pairs and selected in response to a corresponding column selection signal among a plurality of column selection signals. A plurality of input and output gates for transmitting data between the pair and the local line pair, and decoding the column address to activate at least one column selection signal, the first reference voltage level in the first period of the activation period of the column selection signal And a curl to activate the second reference voltage level higher than the first reference voltage in the second section. Characterized by a decoder.

상기 목적을 달성하기 위한 본 발명의 제1 구간은 상기 비트 라인 쌍이 상기 센싱 전압 레벨로 증폭되기 전의 구간이고, 상기 제2 구간은 상기 비트 라인 쌍이 상기 센싱 전압 레벨로 증폭된 후의 구간인 것을 특징으로 한다.A first section of the present invention for achieving the above object is a section before the bit line pair is amplified to the sensing voltage level, the second section is a section after the bit line pair is amplified to the sensing voltage level do.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 액티브 커맨드를 지연시켜 상기 제1 구간 동안 비활성화 상태를 유지하고, 상기 제1 구간 경과 후 활성화되는 레벨 변환 신호를 출력하는 지연부를 더 구비하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a semiconductor memory device including a delay unit configured to delay an active command to maintain an inactive state during the first period, and output a level shift signal that is activated after the first period has elapsed. It is done.

상기 목적을 달성하기 위한 본 발명의 컬럼 디코더는 상기 컬럼 어드레스를 디코딩하여 복수의 코딩신호 중 적어도 하나를 선택적으로 활성화하는 디코딩부와, 상기 레벨 변환 신호가 비활성화되면 상기 제1 기준전압 레벨을 갖는 공급전압을 생성하고, 상기 레벨 변환 신호가 활성화되면 상기 제2 기준전압 레벨을 갖는 공급전압을 생성하는 전압 선택부와, 상기 활성화된 코딩신호에 응답하여 컬럼 인에이블신호의 활성화 구간 동안 컬럼 선택 신호를 상기 공급전압 레벨로 활성화하는 구동부를 구비하는 것을 특징으로 한다.The column decoder of the present invention for achieving the above object is a decoding unit for selectively activating at least one of a plurality of coded signals by decoding the column address, and the supply having a first reference voltage level when the level conversion signal is inactive A voltage selector which generates a voltage and generates a supply voltage having the second reference voltage level when the level conversion signal is activated; and applies a column select signal during an activation period of the column enable signal in response to the activated coding signal. And a driving unit for activating at the supply voltage level.

상기 목적을 달성하기 위한 전압 선택부는 상기 레벨 변환 신호가 비활성화되면 상기 제1 기준전압을 출력하고, 상기 레벨 변환 신호가 활성화되면 상기 제2 기준전압을 출력하는 스위칭부와, 상기 스위칭부에서 선택적으로 출력되는 제1 기준전압의 레벨 또는 제2 기준전압의 레벨로 설정되는 공급전압을 생성하는 차동증폭부를 구비하는 것을 특징으로 한다.The voltage selector for achieving the object is a switching unit for outputting the first reference voltage when the level conversion signal is inactive, and outputting the second reference voltage when the level conversion signal is activated, and selectively in the switching unit And a differential amplifier for generating a supply voltage set to a level of an output first reference voltage or a level of a second reference voltage.

상기 목적을 달성하기 위한 본 발명의 스위칭부는 상기 레벨 변환 신호가 비활성화되면 상기 제1 기준전압을 출력하는 제1 스위칭소자와, 상기 레벨 변환 신호가 활성화되면 상기 제2 기준전압을 출력하는 제2 스위칭소자를 구비하는 것을 특징으로 한다.The switching unit of the present invention for achieving the above object is a first switching device for outputting the first reference voltage when the level conversion signal is inactive, and a second switching for outputting the second reference voltage when the level conversion signal is activated An element is provided.

상기 목적을 달성하기 위한 본 발명의 컬럼 디코더는 상기 컬럼 어드레스를 디코딩하여 복수의 코딩신호 중 적어도 하나를 선택적으로 활성화하는 디코딩부와, 상기 제1 기준전압 레벨을 갖는 제1 공급전압과 상기 제2 기준전압 레벨을 갖는 제2 공급전압을 생성하는 공급전압 생성부와, 상기 활성화된 코딩신호에 응답하여, 컬럼 인에이블신호의 활성화 구간 중 상기 레벨 변환 신호가 비활성화 상태일 때는 제1 스위칭신호를 활성화하고, 상기 레벨 변환 신호가 활성화 상태일 때는 제2 스위칭신호를 활성화하는 스위칭신호 생성부와, 상기 제1 스위칭신호의 활성화 구간 동안 상기 컬럼 선택 신호를 상기 제1 기준전압 레벨로 활성화하고, 상기 제2 스위칭신호의 활성화 구간 동안 상기 컬럼 선택 신호를 상기 제2 공급전압 레벨로 활성화하는 구동부를 구비하는 것을 특징으로 한다.A column decoder of the present invention for achieving the above object is a decoding unit for selectively activating at least one of a plurality of coded signals by decoding the column address, a first supply voltage having the first reference voltage level and the second A supply voltage generator configured to generate a second supply voltage having a reference voltage level, and the first switching signal is activated when the level conversion signal is inactive during an activation period of a column enable signal in response to the activated coding signal; And a switching signal generator for activating a second switching signal when the level conversion signal is in an activated state, activating the column selection signal to the first reference voltage level during an activation period of the first switching signal, and A driver configured to activate the column selection signal to the second supply voltage level during an activation period of a second switching signal Characterized in that is compared.

상기 목적을 달성하기 위한 본 발명의 공급전압 생성부는 상기 제1 기준전압을 입력받아 상기 제1 기준전압 레벨로 설정되는 제1 공급전압을 생성하는 제1 공급전압 생성부와, 상기 제2 기준전압을 입력받아 상기 제2 기준전압 레벨로 설정되는 제2 공급전압을 생성하는 제2 공급전압 생성부를 구비하는 것을 특징으로 한다.In order to achieve the above object, the supply voltage generation unit of the present invention receives the first reference voltage and generates a first supply voltage set to the first reference voltage level, and the second reference voltage. And a second supply voltage generator configured to receive a signal and generate a second supply voltage set to the second reference voltage level.

상기 목적을 달성하기 위한 본 발명의 입출력 게이트는 입력되는 컬럼 선택 신호의 전압 레벨에 따라 상기 비트 라인 쌍과 로컬 라인 쌍 사이에 공유되는 전하량을 조절하는 것을 특징으로 한다.The input / output gate of the present invention for achieving the above object is characterized in that the amount of charge shared between the bit line pair and the local line pair according to the voltage level of the input column selection signal.

본 발명의 반도체 메모리 장치는 컬럼 선택 신호를 이원화된 전압 레벨로 활성화시켜 비트 라인 쌍과 로컬 라인 쌍 사이에 입출력 게이트를 통한 데이터의 전송 속도를 조절함으로써, 비트 라인 쌍의 증폭 정도에 상관없이 안정적인 리드 동작을 수행함과 아울러, 컬럼 인에이블신호의 활성화 시점을 앞당길 수 있게 되어 동작 속도를 높일 수도 있다.The semiconductor memory device of the present invention activates the column select signal at a binary voltage level to adjust the data transfer rate between the bit line pair and the local line pair through the input / output gate, thereby ensuring stable read regardless of the amplification degree of the bit line pair. In addition to performing the operation, it is possible to advance the activation time of the column enable signal, thereby increasing the operation speed.

이하, 첨부한 도면들을 참조하여 본 발명의 반도체 메모리 장치를 설명하면 다음과 같다.Hereinafter, a semiconductor memory device of the present invention will be described with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 도시한 블럭도이다.1 is a block diagram showing the configuration of a semiconductor memory device according to an embodiment of the present invention.

본 발명의 실시예에 따른 반도체 메모리 장치는 도 1에 도시된 바와 같이, 커맨드 디코더(10), 어드레스 디코더(20), 로우 디코더(30), 메모리 셀 어레이(40), 센스앰프부(50), 지연부(60) 및 컬럼 디코더(70)를 포함하여 구성된다.As illustrated in FIG. 1, a semiconductor memory device according to an embodiment of the present invention may include a command decoder 10, an address decoder 20, a row decoder 30, a memory cell array 40, and a sense amplifier unit 50. And a delay unit 60 and a column decoder 70.

이와 같이 구성된 반도체 메모리 장치를 블럭별로 살펴보면 다음과 같다.The semiconductor memory device configured as described above will be described as follows.

커맨드 디코더(10)는 외부 커맨드 신호(CMD)를 입력받아 액티브 커맨드(ACT) 및 리드 커맨드(RD)를 생성하고, 어드레스 디코더(20)는 외부 어드레스(ADD)를 입력받아 로우 어드레스(RA) 및 컬럼 어드레스(CA)로 구분하여 출력한다.The command decoder 10 receives an external command signal CMD to generate an active command ACT and a read command RD, and the address decoder 20 receives an external address ADD to receive a row address RA and Output is divided by column address (CA).

로우 디코더(30)는 로우 어드레스(RA)를 디코딩하여 복수의 워드 라인(WL1∼WLm) 중 어느 하나를 선택적으로 활성화하는데, 이때, 활성화된 워드 라인(WL1∼WLm)에 연결된 복수의 메모리 셀(MC)의 데이터는 각각 비트 라인 쌍((BL1,/BL1)∼(BLn,/BLn))들에 실린다.The row decoder 30 decodes the row address RA to selectively activate any one of the plurality of word lines WL1 to WLm. In this case, the row decoder 30 includes a plurality of memory cells connected to the activated word lines WL1 to WLm. The data of MC is carried on bit line pairs (BL1, / BL1) to (BLn, / BLn), respectively.

센스앰프부(50)는 대응하는 비트 라인 쌍((BL1,/BL1)∼(BLn,/BLn))의 데이터를 각각 감지 증폭하는 복수의 센스 앰프(SA1∼SAn)로 구성된다. 데이터가 실린 복수의 비트 라인 쌍((BL1,/BL1)∼(BLn,/BLn))은 입출력 게이트((IOG11,IOG21) ∼(IOG1n,IOG2n))를 통해 로컬 라인 쌍(LIO,/LIO)과 연결된다. 센스앰프부(50)는 전원전압 및 접지전압을 인가받아 비트 라인 쌍((BL1,/BL1)∼(BLn,/BLn))의 데이터를 전원전압 레벨 또는 접지전압 레벨로 증폭시킨다. 즉, 센스앰프부(50)는 데이터가 '0'인 경우 비트 라인 쌍((BL1,/BL1)∼(BLn,/BLn))의 데이터를 접지전압 레벨로 증폭하며, 데이터가 '1'인 경우 비트 라인 쌍((BL1,/BL1)∼(BLn,/BLn))의 데이터를 전원전압 레벨로 증폭한다. 이와 같이, 비트 라인 쌍((BL1,/BL1)∼(BLn,/BLn))의 데이터가 증폭될 수 있는 전원전압 및 접지전압 레벨을 이후 센싱 전압 레벨로 지칭하겠다.The sense amplifier unit 50 is composed of a plurality of sense amplifiers SA1 to SAn for sensing and amplifying data of corresponding bit line pairs (BL1, / BL1) to (BLn, / BLn), respectively. The plurality of bit line pairs (BL1, / BL1) to (BLn, / BLn) carrying data are connected to the local line pairs LIO and / LIO through the input / output gates (IOG11, IOG21) to (IOG1n, IOG2n). Connected with The sense amplifier unit 50 receives the power supply voltage and the ground voltage to amplify the data of the bit line pairs (BL1, / BL1) to (BLn, / BLn) to the power supply voltage level or the ground voltage level. That is, when the data is '0', the sense amplifier unit 50 amplifies the data of the bit line pairs (BL1, / BL1) to (BLn, / BLn) to the ground voltage level, and the data is '1'. In this case, the data of the bit line pairs (BL1, / BL1) to (BLn, / BLn) is amplified to the power supply voltage level. As such, a power supply voltage and a ground voltage level at which data of the bit line pairs (BL1, / BL1) to (BLn, / BLn) can be amplified will be referred to as sensing voltage levels.

지연부(60)는 액티브 커맨드(ACT)가 입력되고 소정 구간 지연된 후 로우레벨로 활성화되는 레벨 변환 신호(LS)를 출력한다. 여기서, 레벨 변환 신호(LS)의 활성화 시점은 비트 라인 쌍((BL1,/BL1)∼(BLn,/BLn))의 데이터가 센싱 전압 레벨로 증폭된 이후가 되도록 설정된다.The delay unit 60 outputs a level conversion signal LS that is activated at a low level after an active command ACT is input and is delayed by a predetermined period. Here, the activation time of the level conversion signal LS is set to be after the data of the bit line pairs (BL1, / BL1) to (BLn, / BLn) is amplified to the sensing voltage level.

이러한 지연부(60)는 추가로 구성될 수도 있으나 반도체 메모리 장치 내에 이미 구비되어 있는 많은 지연회로들 중 하나를 선택하여 사용할 수 있다. 예를 들어, 액티브 커맨드(ACT)를 입력받아 tRAS(Row Active time)구간만큼 지연시켜 출력하는 tRAS지연회로의 중간 노드에서 신호를 추출하여 레벨 변환 신호(LS)로 사용할 수 있다.Although the delay unit 60 may be further configured, one of many delay circuits already provided in the semiconductor memory device may be selected and used. For example, a signal may be extracted from an intermediate node of a tRAS delay circuit that receives an active command ACT and delays a low active time (tRAS) section and outputs the signal.

컬럼 디코더(70)는 컬럼 어드레스(CA)를 디코딩하여 적어도 하나의 활성화된 컬럼 선택 신호를 출력한다. 좀 더 구체적으로, 컬럼 디코더(70)는 컬럼 인에이블신호(PCSLE)의 활성화 구간 중 레벨 변환 신호(LS)의 비활성화 상태에서 컬럼 선택 라인(CSL1∼CSLk)을 통해 제1 기준전압(VREF1) 레벨을 갖는 컬럼 선택 신호를 출력한다. 또한, 컬럼 인에이블신호(PCSLE)의 활성화 구간 중 레벨 변환 신호(LS)의 활성화 상태에서 컬럼 선택 라인(CSL1∼CSLk)을 통해 제2 기준전압(VREF2) 레벨을 갖는 컬럼 선택 신호를 출력한다. 여기서, 컬럼 인에이블신호(PCSLE)는 리드 동작 또는 라이트 동작시 클럭 신호에 응답하여 생성되는 신호로, 컬럼 선택 신호는 컬럼 인에이블신호(PCSLE)의 활성화 구간에 응답하여 활성화된다. 또한, 제2 기준전압(VREF2)은 제1 기준전압(VREF1)보다 높은 레벨로 설정된다. 도면에 도시하진 않았지만, 본 발명의 반도체 메모리 장치에는 외부 전원을 인가받아 전압 분배하여 제1 기준전압(VREF1)과 제2 기준전압(VREF2)을 생성하는 기준전압 발생부(미도시)를 더 구비할 수 있다.The column decoder 70 decodes the column address CA and outputs at least one activated column select signal. More specifically, the column decoder 70 may level the first reference voltage VREF1 through the column select lines CSL1 to CSLk in the inactivated state of the level conversion signal LS during the activation period of the column enable signal PCSLE. Outputs a column select signal with In addition, the column select signal having the second reference voltage VREF2 level is output through the column select lines CSL1 to CSLk in the activated state of the level conversion signal LS during the activation period of the column enable signal PCSLE. The column enable signal PCSLE is a signal generated in response to a clock signal during a read operation or a write operation. The column select signal is activated in response to an activation period of the column enable signal PCSLE. In addition, the second reference voltage VREF2 is set to a level higher than the first reference voltage VREF1. Although not shown in the drawings, the semiconductor memory device of the present invention further includes a reference voltage generator (not shown) for generating a first reference voltage VREF1 and a second reference voltage VREF2 by applying voltage to an external power source. can do.

한편, 입출력 게이트((IOG11,IOG21)∼(IOG1n,IOG2n))의 게이트 전극은 각각 컬럼 선택 라인(CSL1∼CSLk)과 연결된다. 따라서, 입출력 게이트((IOG11,IOG21)∼(IOG1n,IOG2n))는 대응되는 컬럼 선택 라인(CSL1∼CSLk)을 통해 인가되는 컬럼 선택 신호의 전압 레벨에 따라 비트 라인 쌍((BL1,/BL1)∼(BLn,/BLn))과 로컬 라인 쌍(LIO,/LIO) 사이에 공유되는 전하량을 조절한다.On the other hand, the gate electrodes of the input / output gates (IOG11, IOG21) to (IOG1n, IOG2n) are connected to the column select lines CSL1 to CSLk, respectively. Therefore, the input / output gates (IOG11, IOG21) to (IOG1n, IOG2n) are connected to the bit line pair ((BL1, / BL1) according to the voltage level of the column selection signal applied through the corresponding column selection lines CSL1 to CSLk. (BLn, / BLn)) and the amount of charge shared between the local line pair LIO, / LIO.

좀 더 구체적으로, 비트 라인 쌍((BL1,/BL1)∼(BLn,/BLn))의 데이터가 센싱 전압 레벨로 증폭되기 전에는 레벨 변환 신호(LS)는 비활성화 상태이므로, 컬럼 디코더(70)는 제1 기준전압(VREF1) 레벨을 갖는 컬럼 선택 신호를 출력한다. 따라서, 입출력 게이트((IOG11,IOG21)∼(IOG1n,IOG2n))는 컬럼 선택 신호에 응답하여 비트 라인 쌍((BL1,/BL1)∼(BLn,/BLn))과 로컬 라인 쌍(LIO,/LIO) 사이에 공유되는 전하 량을 소량으로 제한한다. 반면, 비트 라인 쌍((BL1,/BL1)∼(BLn,/BLn))의 데이터가 센싱 전압 레벨로 완전히 증폭된 후에는 레벨 변환 신호(LS)는 활성화되므로, 컬럼 디코더(70)는 제2 기준전압(VREF2) 레벨을 갖는 컬럼 선택 신호를 출력한다. 따라서, 입출력 게이트((IOG11,IOG21)∼(IOG1n,IOG2n))는 컬럼 선택 신호에 응답하여 비트 라인 쌍((BL1,/BL1)∼(BLn,/BLn))과 로컬 라인 쌍(LIO,/LIO) 사이에 공유되는 전하량을 증가시킨다.More specifically, the level decoder signal LS is inactive until the data of the bit line pairs (BL1, / BL1) to (BLn, / BLn) is amplified to the sensing voltage level. The column select signal having the first reference voltage VREF1 level is output. Therefore, the input / output gates (IOG11, IOG21) to (IOG1n, IOG2n) are connected to the bit line pair ((BL1, / BL1) to (BLn, / BLn)) and the local line pair LIO, in response to the column select signal. Limit the amount of charge shared between the LIO) to a small amount. On the other hand, after the data of the bit line pairs (BL1, / BL1) to (BLn, / BLn) are fully amplified to the sensing voltage level, the level shift signal LS is activated, so that the column decoder 70 may perform a second operation. A column select signal having a reference voltage level VREF2 is output. Therefore, the input / output gates (IOG11, IOG21) to (IOG1n, IOG2n) are connected to the bit line pair ((BL1, / BL1) to (BLn, / BLn)) and the local line pair LIO, in response to the column select signal. Increase the amount of charge shared between the LIO).

이와 같이, 비트 라인 쌍((BL1,/BL1)∼(BLn,/BLn))의 데이터가 센싱 전압 레벨로 완전히 증폭되기 전에는 입출력 게이트((IOG11,IOG21)∼(IOG1n,IOG2n))를 통해 공유되는 전하량을 소량으로 제한하여 상대적으로 높은 전압 레벨로 구동되는 로컬 라인 쌍(LIO,/LIO)에 의해 비트 라인 쌍((BL1,/BL1)∼(BLn,/BLn))의 전위가 바뀌어 데이터의 극성이 바뀌는 동작 오류를 방지한다.In this way, the data of the bit line pairs (BL1, / BL1) to (BLn, / BLn) is shared through the input / output gates (IOG11, IOG21) to (IOG1n, IOG2n) before the data is fully amplified to the sensing voltage level. The potential of the bit line pairs (BL1, / BL1) to (BLn, / BLn) is changed by local line pairs (LIO, / LIO) driven at a relatively high voltage level by limiting the amount of charge to be small. Prevents operation errors that change polarity.

도 2는 본 발명의 반도체 메모리 장치에 포함되는 지연부의 구성을 도시한 회로도이다.2 is a circuit diagram showing the configuration of a delay unit included in the semiconductor memory device of the present invention.

지연부(60)는 도 2에 도시된 바와 같이, 다수의 인버터(IV1∼IV3)를 구비한 인버터 체인으로 구성된다. 지연부(60)는 액티브 커맨드(ACT)를 입력받아 인버터 체인을 통해 소정 구간 지연시켜 비트 라인 쌍((BL1,/BL1)∼(BLn,/BLn))의 데이터가 센싱 전압 레벨로 증폭된 후 로우레벨로 활성화되는 레벨 변환 신호(LS)를 출력한다.The delay unit 60 is composed of an inverter chain having a plurality of inverters IV1 to IV3, as shown in FIG. The delay unit 60 receives the active command ACT and delays the predetermined period through the inverter chain to amplify the data of the bit line pairs (BL1, / BL1) to (BLn, / BLn) to the sensing voltage level. A level shift signal LS that is activated at a low level is output.

도 3은 도 1의 컬럼 디코더의 구성의 일 예를 도시한 블럭도이다.3 is a block diagram illustrating an example of a configuration of the column decoder of FIG. 1.

컬럼 디코더(70)는 도 3에 도시된 바와 같이, 디코딩부(72), 전압 선택 부(74) 및 구동부(76)를 포함하여 구성될 수 있다.As shown in FIG. 3, the column decoder 70 may include a decoder 72, a voltage selector 74, and a driver 76.

디코딩부(72)는 리드 커맨드(RD)에 응답하여, 컬럼 어드레스(CA)를 디코딩하여 복수의 코딩신호(CD1∼CDk) 중 적어도 하나를 선택적으로 활성화한다. 또한, 전압 선택부(74)는 제1 기준전압(VREF1)과 제2 기준전압(VREF2)를 입력받아 레벨 변환 신호(LS)가 비활성화 상태인 경우 제1 기준전압(VREF1) 레벨을 갖는 공급전압(VSP10)을 생성하고, 레벨 변환 신호(LS)가 활성화 상태인 경우 제2 기준전압(VREF2) 레벨을 갖는 공급전압(VSP10)을 생성한다. 구동부(76)는 활성화된 코딩신호(CD1∼CDk)에 응답하여 컬럼 인에이블신호(PCSLE)의 활성화 구간 동안 컬럼 선택 라인(CSL1∼CSLk)을 공급전압(VSP10)으로 구동한다. 따라서, 공급전압(VSP10) 레벨로 활성화되는 컬럼 선택 신호가 생성된다. 구동부(76)는 코딩신호(CD1∼CDk)에 대응하는 컬럼 선택 라인(CSL1∼CSLk)을 각각 공급전압(VSP10)으로 구동하는 제1 내지 제K 구동부(DV11∼DV1k)로 구성된다.In response to the read command RD, the decoder 72 decodes the column address CA to selectively activate at least one of the plurality of coded signals CD1 to CDk. In addition, the voltage selector 74 receives the first reference voltage VREF1 and the second reference voltage VREF2 and has a supply voltage having the first reference voltage VREF1 level when the level conversion signal LS is in an inactive state. When the level conversion signal LS is in an active state, the supply voltage VSP10 having the second reference voltage VREF2 level is generated. The driver 76 drives the column select lines CSL1 to CSLk to the supply voltage VSP10 during the activation period of the column enable signal PCSLE in response to the activated coding signals CD1 to CDk. Thus, a column select signal that is activated to the supply voltage VSP10 level is generated. The driver 76 includes first to Kth drive units DV11 to DV1k for driving the column select lines CSL1 to CSLk corresponding to the coding signals CD1 to CDk with the supply voltage VSP10, respectively.

도 4는 도 3의 전압 선택부의 구성을 도시한 회로도이다.4 is a circuit diagram illustrating a configuration of the voltage selector of FIG. 3.

전압 선택부(74)는 도 4에 도시된 바와 같이, 스위칭부(740) 및 차동증폭부(742)를 포함하여 구성될 수 있다.As illustrated in FIG. 4, the voltage selector 74 may include a switching unit 740 and a differential amplifier 742.

스위칭부(740)는 레벨 변환 신호(LS)가 하이레벨로 비활성화되면, 턴-온되어 제1 기준전압(VREF1)을 출력하는 NMOS트랜지스터(N10)와, 레벨 변환 신호(LS)가 로우레벨로 활성화되면, 턴-온되어 제2 기준전압(VREF2)을 출력하는 NMOS트랜지스터(N11)로 구성된다. 한편, 차동증폭부(742)는 일반적인 차동증폭회로로 구성될 수 있다.When the level converting signal LS is inactivated to a high level, the switching unit 740 is turned on to output the first reference voltage VREF1 and the NMOS transistor N10 and the level converting signal LS to a low level. When activated, the NMOS transistor N11 is turned on to output the second reference voltage VREF2. On the other hand, the differential amplifier 742 may be configured as a general differential amplifier circuit.

이와 같이 구성된 전압 선택부(74)의 동작을 살펴보면 다음과 같다.The operation of the voltage selector 74 configured as described above is as follows.

레벨 변환 신호(LS)가 비활성화되면, 스위칭부(740)는 제1 기준전압(VREF1)을 출력하고, 차동증폭부(742)는 제1 기준전압(VREF1) 레벨로 설정되는 공급전압(VSP10)을 생성한다. 반면, 레벨 변환 신호(LS)가 활성화되면, 스위칭부(740)는 제2 기준전압(VREF2)을 출력하고, 차동증폭부(742)는 제2 기준전압(VREF2) 레벨로 설정되는 공급전압(VSP10)을 생성한다. 즉, 전압 선택부(74)는 레벨 변환 신호(LS)의 레벨에 따라 제1 기준전압(VREF1) 레벨 또는 제2 기준전압(VREF2) 레벨로 설정되는 공급전압(VSP10)을 출력한다.When the level conversion signal LS is deactivated, the switching unit 740 outputs the first reference voltage VREF1, and the differential amplifier 742 supplies the supply voltage VSP10 set to the first reference voltage VREF1 level. Create On the other hand, when the level conversion signal LS is activated, the switching unit 740 outputs the second reference voltage VREF2, and the differential amplifier 742 supplies the supply voltage set to the second reference voltage VREF2 level. VSP10). That is, the voltage selector 74 outputs the supply voltage VSP10 set to the first reference voltage VREF1 level or the second reference voltage VREF2 level according to the level of the level conversion signal LS.

도 5는 제1 구동부의 구성을 도시한 회로도이다.5 is a circuit diagram showing the configuration of the first driver.

구동부(76)를 구성하는 제1 내지 제K 구동부(DV11∼DV1k)는 모두 동일한 내부 구성을 가지므로, 중복적인 설명을 피하기 위해 제1 구동부(DV11)의 구성만 살펴보도록 하겠다.Since the first to K-th driving units DV11 to DV1k constituting the driving unit 76 all have the same internal configuration, only the configuration of the first driving unit DV11 will be described to avoid redundant description.

제1 구동부(DV11)는 도 5에 도시된 바와 같이, 컬럼 인에이블신호(PCSLE) 및 제1 코딩신호(CD1)를 부정논리곱 연산하는 낸드게이트(ND1)와, 낸드게이트(ND1)의 출력신호에 응답하여 제1 컬럼 선택 라인(CSL1)을 풀업 구동하는 PMOS트랜지스터(P13)와, 낸드게이트(ND1)의 출력신호에 응답하여 제1 컬럼 선택 라인(CSL1)을 풀다운 구동하는 NMOS트랜지스터(N16)로 구성된다.As shown in FIG. 5, the first driver DV11 outputs the NAND gate ND1 and the NAND gate ND1 that perform a negative logic product operation on the column enable signal PCSLE and the first coded signal CD1. A PMOS transistor P13 that pulls up the first column select line CSL1 in response to a signal, and an NMOS transistor N16 that pulls down the first column select line CSL1 in response to an output signal of the NAND gate ND1. It is composed of

이와 같이 구성된 제1 구동부(DV11)는 제1 코딩신호(CD1)가 하이레벨로 활성화되면, 컬럼 인에이블신호(PCSLE)의 활성화 구간 동안 PMOS트랜지스터(P13)를 통해 제1 컬럼 선택 라인(CSL1)을 공급전압(VSP10)으로 풀업 구동한다. 즉, 제1 구동 부(DV11)는 활성화된 제1 코딩신호(CD1)에 응답하여 컬럼 인에이블신호(PCSLE)의 활성화 구간 동안 컬럼 선택 신호를 공급전압(VSP10) 레벨로 활성화한다. 한편, 제1 코딩신호(CD1)가 로우레벨로 비활성화되거나 컬럼 인에이블신호(PCSLE)가 로우레벨로 비활성화되면, NMOS트랜지스터(N16)를 통해 제1 컬럼 선택 라인(CSL1)을 접지전압으로 풀다운 구동한다.When the first coded signal CD1 is activated to a high level, the first driver DV11 configured as described above may use the first column select line CSL1 through the PMOS transistor P13 during the activation period of the column enable signal PCSLE. Is driven up to the supply voltage VSP10. That is, the first driver DV11 activates the column select signal to the supply voltage VSP10 level during the activation period of the column enable signal PCSLE in response to the activated first coded signal CD1. Meanwhile, when the first coded signal CD1 is inactivated to a low level or the column enable signal PCSLE is inactivated to a low level, the first column select line CSL1 is pulled down to the ground voltage through the NMOS transistor N16. do.

전술한 바와 같이, 본 발명의 일 예에 따른 반도체 메모리 장치의 컬럼 디코더(70)는 제1 기준전압(VREF1) 및 제2 기준전압(VREF2)을 입력받아 레벨 변환 신호(LS)의 레벨에 따라 제1 기준전압(VREF1) 레벨에서 제2 기준전압(VREF2) 레벨로 이원화되는 단일 공급전압(VSP10)을 생성한다. 또한, 리드 동작시 컬럼 어드레스(CA)를 디코딩하여 공급전압(VSP10) 레벨로 활성화되는 컬럼 선택 신호를 컬럼 선택 라인(CSL1∼CSLk)을 출력한다.As described above, the column decoder 70 of the semiconductor memory device according to an embodiment of the present invention receives the first reference voltage VREF1 and the second reference voltage VREF2 according to the level of the level conversion signal LS. A single supply voltage VSP10 is generated to be dualized from the first reference voltage VREF1 level to the second reference voltage VREF2 level. In addition, during the read operation, the column selection signals are decoded to output column selection lines CSL1 to CSLk that are activated at the supply voltage VSP10 level.

한편, 도 6은 컬럼 디코더의 구성의 또 다른 예를 도시한 블럭도이다.6 is a block diagram showing another example of the configuration of the column decoder.

컬럼 디코더(70)는 도 6에 도시된 바와 같이, 디코딩부(72), 스위칭신호 생성부(77), 공급전압 생성부(78) 및 구동부(79)를 포함하여 구성된다.As shown in FIG. 6, the column decoder 70 includes a decoding unit 72, a switching signal generator 77, a supply voltage generator 78, and a driver 79.

디코딩부(72)는 리드 커맨드(RD)에 응답하여, 컬럼 어드레스(CA)를 디코딩하여 복수의 코딩신호(CD1∼CDk) 중 적어도 하나를 활성화한다.The decoding unit 72 decodes the column address CA in response to the read command RD to activate at least one of the plurality of coded signals CD1 to CDk.

스위칭신호 생성부(77)는 복수의 코딩신호(CD1∼CDk)를 각각 입력받는 제1 내지 제K 스위칭신호 생성부(SG11∼SG1k)로 구성된다. 스위칭신호 생성부(77)는 활성화된 코딩신호(CD1∼CDk)에 응답하여 컬럼 인에이블신호(PCSLE)의 활성화 구간 중 레벨 변환 신호(LS)가 비활성화 상태일 때 제2 스위칭신호(SW21∼SW2k)를 로우 레벨로 활성화하고, 레벨 변환 신호(LS)가 활성화 상태일 때 제3 스위칭신호(SW31∼SW3k)를 로우레벨로 활성화한다. 한편, 제1 스위칭신호(SW11∼SW1k)는 컬럼 인에이블신호(PCSLE)가 비활성화 상태일 때 하이레벨로 활성화된다.The switching signal generator 77 includes first to Kth switching signal generators SG11 to SG1k that receive a plurality of coded signals CD1 to CDk, respectively. The switching signal generator 77 may switch the second switching signals SW21 to SW2k when the level conversion signal LS is inactive during the activation period of the column enable signal PCSLE in response to the activated coding signals CD1 to CDk. ) Is activated at the low level, and the third switching signals SW31 to SW3k are activated at the low level when the level conversion signal LS is in an active state. Meanwhile, the first switching signals SW11 to SW1k are activated to a high level when the column enable signal PCSLE is in an inactive state.

공급전압 생성부(78)는 제1 기준전압(VREF1)을 입력받아 제1 기준전압(VREF1) 레벨로 설정되는 제1 공급전압(VSP21)을 생성하는 제1 공급전압 생성부(782)와, 제2 기준전압(VREF2)을 입력받아 제2 기준전압(VREF2) 레벨로 설정되는 제2 공급전압(VSP22)을 생성하는 제2 공급전압 생성부(784)를 포함하여 구성된다.The supply voltage generator 78 receives the first reference voltage VREF1 and generates a first supply voltage VSP21 set to a first reference voltage VREF1 level, and a first supply voltage generator 782. And a second supply voltage generator 784 which receives the second reference voltage VREF2 and generates a second supply voltage VSP22 set to the second reference voltage VREF2 level.

구동부(79)는 제1 공급전압(VSP21) 및 제2 공급전압(VSP22)을 입력받아 제1 스위칭신호(SW11∼SW1k)가 활성화되면 컬럼 선택 라인(CSL1∼CSLk)을 접지전압으로 풀다운 구동하여 비활성화되는 컬럼 선택 신호를 생성하고, 제2 스위칭신호(SW21∼SW2k)가 활성화되면 컬럼 선택 라인(CSL1∼CSLk)을 제1 공급전압(VSP21)으로 풀업 구동하여 제1 공급전압(VSP21) 레벨로 활성화되는 컬럼 선택 신호를 생성한다. 또한, 제3 스위칭신호(SW31∼SW3k)가 활성화되면 컬럼 선택 라인(CSL1∼CSLk)을 제2 공급전압(VSP22)으로 풀업 구동하여 제2 공급전압(VSP22) 레벨로 활성화되는 컬럼 선택 신호를 생성한다. 한편, 구동부(79)는 제1 내지 제K 컬럼 선택 라인(CSL1∼CSLk)을 구동하여 각각 컬럼 선택 신호를 생성하는 제1 내지 제K 구동부(DV21∼DV2k)를 포함하여 구성된다.The driver 79 receives the first supply voltage VSP21 and the second supply voltage VSP22 and pulls down the column select lines CSL1 to CSLk to ground voltage when the first switching signals SW11 to SW1k are activated. When the column selection signal is deactivated and the second switching signals SW21 to SW2k are activated, the column selection lines CSL1 to CSLk are pulled up to the first supply voltage VSP21 to reach the first supply voltage VSP21 level. Generates the column select signal that is activated. In addition, when the third switching signals SW31 to SW3k are activated, the column selection lines CSL1 to CSLk are pulled up to the second supply voltage VSP22 to generate a column selection signal that is activated to the second supply voltage VSP22 level. do. Meanwhile, the driver 79 includes first to Kth drivers DV21 to DV2k for driving the first to Kth column select lines CSL1 to CSLk to generate column selection signals, respectively.

도 7은 제1 공급전압 생성부를 도시한 회로도이고, 도 8은 제2 공급전압 생성부를 도시한 회로도이다.FIG. 7 is a circuit diagram illustrating a first supply voltage generator, and FIG. 8 is a circuit diagram illustrating a second supply voltage generator.

제1 공급전압 생성부(782)는 도 7에 도시된 바와 같이, 일반적인 차동증폭회 로로 구성될 수 있으며, 제1 기준전압(VREF1)을 입력받아 제1 기준전압(VREF1) 레벨로 설정되는 제1 공급전압(VSP21)을 생성한다. 또한, 제2 공급전압 생성부(784)는 도 8에 도시된 바와 같이, 일반적인 차동증폭회로로 구성될 수 있으며, 제2 기준전압(VREF2)을 입력받아 제2 기준전압(VREF2) 레벨로 설정되는 제2 공급전압(VSP22)을 생성한다.As illustrated in FIG. 7, the first supply voltage generator 782 may be configured as a general differential amplifier, and receives a first reference voltage VREF1 and is set to a first reference voltage VREF1 level. 1 Generate the supply voltage VSP21. In addition, as illustrated in FIG. 8, the second supply voltage generator 784 may be configured as a general differential amplifier circuit, and receives the second reference voltage VREF2 to set the second reference voltage VREF2 level. The second supply voltage VSP22 is generated.

도 9는 제1 스위칭신호 생성부의 구성을 도시한 회로도이다.9 is a circuit diagram illustrating a configuration of a first switching signal generator.

스위칭신호 생성부(77)를 구성하는 제1 내지 제K 스위칭신호 생성부(SG11∼SG1k)는 모두 동일한 내부 구성을 가지므로, 중복된 설명을 피하기 위해 제1 스위칭신호 생성부(SG11)만 살펴보도록 하겠다.Since the first to K-th switching signal generation units SG11 to SG1k constituting the switching signal generation unit 77 all have the same internal configuration, only the first switching signal generation unit SG11 is examined to avoid overlapping descriptions. I'll see.

제1 스위칭신호 생성부(SG11)는 도 9에 도시된 바와 같이, 컬럼 인에이블신호(PCSLE) 및 제1 코딩신호(CD1)을 부정논리곱 연산하는 낸드게이트(ND10)와, 낸드게이트(ND10)의 출력신호를 반전시키는 인버터(IV10)와, 인버터(IV10)의 출력신호를 반전시켜 제1 스위칭신호(SW11)를 생성하는 인버터(IV11)와, 인버터(IV10)의 출력신호와 레벨 변환 신호(LS)를 부정논리곱 연산하여 제2 스위칭신호(SW21)를 생성하는 낸드게이트(ND11)와, 인버터(IV10)의 출력신호와 레벨 변환 신호(LS)의 반전신호를 부정논리곱 연산하여 제3 스위칭신호(SW31)를 생성하는 낸드게이트(ND12)로 구성된다.As illustrated in FIG. 9, the first switching signal generator SG11 may include a NAND gate ND10 and a NAND gate ND10 that perform a negative logic operation on the column enable signal PCSLE and the first coded signal CD1. Inverter IV10 for inverting the output signal of the inverter, Inverter IV11 for inverting the output signal of the inverter IV10 to generate the first switching signal SW11, and the output signal and the level conversion signal of the inverter IV10. NAND gate ND11 for generating the second switching signal SW21 by performing a negative logic operation on the LS, and an inverted signal of the output signal of the inverter IV10 and the level shifting signal LS, It consists of a NAND gate ND12 which generates 3 switching signals SW31.

이와 같이 구성된 제1 스위칭신호 생성부(SG11)의 동작을 도 10을 참조하여 살펴보면 다음과 같다.An operation of the first switching signal generator SG11 configured as described above will be described with reference to FIG. 10.

제1 스위칭신호 생성부(SG11)는 하이레벨로 활성화된 제1 코딩신호(CD1)에 응답하여 컬럼 인에이블신호(PCSLE)의 활성화 구간 중 레벨 변환 신호(LS)가 비활성화 상태이면 제2 스위칭신호(SW2)를 로우레벨로 활성화한다. 반면, 컬럼 인에이블신호(PCSLE)의 활성화 구간 중 레벨 변환 신호(LS)가 활성화 상태이면 제3 스위칭신호(SW3)를 로우레벨로 활성화한다. 즉, 제1 구동부(DV21)는 컬럼 인에이블신호(PCSLE)의 활성화 구간 중 레벨 변화 신호(LS)의 레벨에 따라 제2 스위칭신호(SW2)와 제3 스위칭신호(SW3)를 선택적으로 활성화한다. 한편, 컬럼 인에이블신호(PCSLE)의 비활성화 구간에서는 제1 스위칭신호(SW1)가 활성화된다.The first switching signal generator SG11 may switch the second switching signal when the level conversion signal LS is inactive during the activation period of the column enable signal PCSLE in response to the first coding signal CD1 activated to a high level. Enable (SW2) to low level. On the other hand, when the level converting signal LS is activated during the activation period of the column enable signal PCSLE, the third switching signal SW3 is activated to the low level. That is, the first driver DV21 selectively activates the second switching signal SW2 and the third switching signal SW3 according to the level of the level change signal LS during the activation period of the column enable signal PCSLE. . Meanwhile, the first switching signal SW1 is activated in the inactive period of the column enable signal PCSLE.

도 11은 제1 구동부의 구성을 도시한 회로도이다.11 is a circuit diagram showing the configuration of the first driver.

구동부(79)를 구성하는 제1 내지 제K 구동부(DV21∼DV2k)는 모두 동일한 내부 구성을 가지므로, 중복적인 설명을 피하기 위해 제1 구동부(DV21)의 구성만 살펴보도록 하겠다.Since all of the first to K-th driving units DV21 to DV2k constituting the driving unit 79 have the same internal configuration, only the configuration of the first driving unit DV21 will be described to avoid redundant description.

제1 구동부(DV21)는 제1 스위칭신호(SW11)에 응답하여 제1 컬럼 선택 라인(CSL1)을 접지전압으로 풀다운 구동하는 NMOS트랜지스터(N28)와, 제2 스위칭신호(SW21)에 응답하여 제1 컬럼 선택 라인(CSL1)을 제1 공급전압(VSP21)으로 풀업 구동하는 PMOS트랜지스터(P26)와, 제3 스위칭신호(SW31)에 응답하여 제1 컬럼 선택 라인(CSL1)을 제2 공급전압(VSP22)으로 풀업 구동하는 PMOS트랜지스터(P27)를 포함하여 구성된다.The first driver DV21 may include an NMOS transistor N28 for pull-down driving the first column selection line CSL1 to ground voltage in response to the first switching signal SW11, and a second switching signal SW21 in response to the second switching signal SW21. The PMOS transistor P26 that pulls up the first column selection line CSL1 to the first supply voltage VSP21 and the first column selection line CSL1 is connected to the second supply voltage in response to the third switching signal SW31. And a PMOS transistor P27 for driving pull-up to VSP22).

제1 구동부(DV21)는 제2 스위칭신호(SW21)의 활성화 구간 동안 제1 컬럼 선택 라인(CSL1)을 풀업 구동하여 제1 공급전압(VSP21) 레벨로 활성화되는 컬럼 선택 신호를 생성한다. 한편, 제3 스위칭신호(SW31)의 활성화 구간 동안 제1 컬럼 선택 라인(CSL1)을 풀업 구동하여 제2 공급전압(VSP22) 레벨로 활성화되는 컬럼 선택 신호를 생성한다. 즉, 제1 구동부(DV21)는 컬럼 인에이블신호(PCSLE)의 활성화 구간 중 비트 라인 쌍의 데이터가 센싱 전압 레벨까지 증폭되지 않은 구간에서는 컬럼 선택 신호를 제1 공급전압(VSP21) 레벨로 활성화하고, 비트 라인 쌍의 데이터가 센싱 전압 레벨로 증폭된 이후에는 컬럼 선택 신호를 제2 공급전압(VSP22) 레벨로 활성화한다.The first driver DV21 pulls up the first column select line CSL1 during the activation period of the second switching signal SW21 to generate a column select signal that is activated to the first supply voltage VSP21 level. Meanwhile, the first column selection line CSL1 is pulled up during the activation period of the third switching signal SW31 to generate a column selection signal that is activated to the second supply voltage VSP22 level. That is, the first driver DV21 activates the column selection signal to the first supply voltage VSP21 level in a section in which the data of the bit line pair is not amplified to the sensing voltage level among the activation periods of the column enable signal PCSLE. After the data of the bit line pair is amplified to the sensing voltage level, the column selection signal is activated to the second supply voltage VSP22 level.

상술한 바와 같이, 본 발명의 또 다른 예에 따른 반도체 메모리 장치의 컬럼 디코더는 서로 다른 레벨을 갖는 제1 공급전압(VSP21) 및 제2 공급전압(VSP22)을 각각 생성한다. 또한, 컬럼 인에이블신호(PCSLE)의 활성화 구간 중 레벨 변환 신호(LS)의 레벨에 따라 선택적으로 활성화되는 제2 스위칭신호(SW2) 및 제3 스위칭신호(SW3)를 생성한다. 이에 따라, 제2 스위칭신호(SW2)의 활성화 구간 동안 컬럼 선택 신호를 제1 공급전압(VSP21) 레벨로 활성화하고, 제3 스위칭신호(SW3)의 활성화 구간 동안 컬럼 선택 신호를 제2 공급전압(VSP22) 레벨로 활성화한다.As described above, the column decoder of the semiconductor memory device according to another embodiment of the present invention generates the first supply voltage VSP21 and the second supply voltage VSP22 having different levels, respectively. In addition, a second switching signal SW2 and a third switching signal SW3 which are selectively activated according to the level of the level conversion signal LS are generated during the activation period of the column enable signal PCSLE. Accordingly, the column selection signal is activated at the level of the first supply voltage VSP21 during the activation period of the second switching signal SW2, and the column selection signal is activated during the activation period of the third switching signal SW3. VSP22) level to activate.

이를 정리하여, 컬럼 디코더(70)를 포함하는 반도체 메모리 장치의 동작을 도 12를 참조하여 설명하면 다음과 같다.In summary, the operation of the semiconductor memory device including the column decoder 70 will be described with reference to FIG. 12.

먼저, 액티브 커맨드(ACT)가 입력되기 전 컬럼 인에이블신호(PCSLE)는 비활성화 상태이므로, 스위칭신호 생성부(77)는 제1 스위칭신호(SW11∼SW1k)를 하이레벨로 활성화하고, 구동부(79)는 컬럼 선택 라인(CSL1∼CSLk)을 접지전압으로 구동한다. 따라서, 컬럼 선택 신호는 접지전압 레벨로 비활성화되고, 입출력 게이트는 턴-오프 상태가 된다.First, since the column enable signal PCSLE is inactive before the active command ACT is input, the switching signal generator 77 activates the first switching signals SW11 to SW1k to a high level, and the driver 79 ) Drives the column select lines CSL1 to CSLk to ground voltages. Therefore, the column select signal is deactivated to the ground voltage level, and the input / output gate is turned off.

이후, 액티브 커맨드(ACT)가 입력되고 메모리 셀(MC)의 데이터가 비트 라인 쌍(BL,/BL)에 실리면, 센스앰프부(50)는 비트 라인 쌍(BL,/BL)의 데이터를 감지 증폭한다. 그러나, 비트 라인 쌍(BL,/BL)의 데이터가 센싱 전압 레벨로 증폭되기 전에는 레벨 변환 신호(LS)는 비활성화 상태이므로, 스위칭신호 생성부(77)는 컬럼 인에이블신호(PCSLE)의 활성화 중 레벨 변환 신호(LS)에 응답하여 제2 스위칭신호(SW2)를 활성화한다. 따라서, 구동부(79)는 제2 스위칭신호(SW2)의 활성화 구간 동안 컬럼 선택 신호를 제1 공급전압(VSP21) 레벨로 활성화한다. 입출력 게이트는 컬럼 선택 신호에 응답하여 비트 라인 쌍(BL,/BL)과 로컬 라인 쌍(LIO,/LIO) 사이에 공유되는 전하량을 소량으로 제한한다. 즉, 비트 라인 쌍(BL,/BL)과 로컬 라인 쌍(LIO,/LIO) 사이에 데이터의 전송 속도를 일정 레벨 이하로 제한한다. 이에 따라, 비트 라인 쌍(BL,/BL)의 작은 전위 차가 로컬 라인 쌍(LIO,/LIO)의 전하에 의해 역전되어 데이터의 극성이 바뀌는 것을 방지하면서 비트 라인 쌍(BL,/BL)과 로컬 라인 쌍(LIO,/LIO) 사이에 데이터를 전송할 수 있다.Subsequently, when the active command ACT is input and the data of the memory cell MC is loaded on the bit line pair BL // BL, the sense amplifier 50 stores the data of the bit line pair BL // BL. Detect and amplify. However, before the data of the bit line pairs BL and / BL are amplified to the sensing voltage level, the level conversion signal LS is inactive, and thus the switching signal generator 77 is activating the column enable signal PCSLE. The second switching signal SW2 is activated in response to the level shift signal LS. Therefore, the driver 79 activates the column selection signal to the first supply voltage VSP21 level during the activation period of the second switching signal SW2. The input / output gate limits the amount of charge shared between the bit line pair BL, / BL and the local line pair LIO, / LIO in a small amount in response to the column select signal. That is, the transfer rate of data between the bit line pair BL and / BL and the local line pair LIO and / LIO is limited to a predetermined level or less. Accordingly, the small potential difference between the bit line pairs BL and / BL is reversed by the charges of the local line pairs LIO and / LIO so that the polarity of the data is not changed, while the locality of the bit line pairs BL and / BL is local. Data can be transferred between line pairs (LIO, / LIO).

다음, 비트 라인 쌍(BL,/BL)의 데이터가 센싱 전압 레벨로 완전히 증폭된 후 레벨 변환 신호(LS)는 활성화되므로, 스위칭신호 생성부(77)는 컬럼 인에이블신호(PCSLE)의 활성화 구간 중 레벨 변환 신호(LS)에 응답하여 제3 스위칭신호(SW3)를 활성화한다. 구동부(79)는 제3 스위칭신호(SW3)의 활성화 구간 동안 컬럼 선택 신호를 제2 공급전압(VSP22) 레벨로 활성화한다. 입출력 게이트는 컬럼 선택 신호에 응답하여 비트 라인 쌍(BL,/BL)과 로컬 라인 쌍(LIO,/LIO) 사이에 공유되는 전하량을 이전보다 증가시켜 비트 라인 쌍(BL,/BL)과 로컬 라인 쌍(LIO,/LIO) 사이에 데이터의 전송 속도를 높인다.Next, after the data of the bit line pairs BL and / BL are fully amplified to the sensing voltage level, the level conversion signal LS is activated, so that the switching signal generator 77 activates the column enable signal PCSLE. The third switching signal SW3 is activated in response to the middle level conversion signal LS. The driver 79 activates the column selection signal to the level of the second supply voltage VSP22 during the activation period of the third switching signal SW3. The input / output gate increases the amount of charge shared between the bit line pair BL, / BL and the local line pair LIO, / LIO in response to the column selection signal, thereby increasing the bit line pair BL, / BL and the local line. Speed up data transfer between pairs (LIO, / LIO).

이를 정리하면, 본 발명의 반도체 메모리 장치는 비트 라인 쌍의 데이터의 증폭 정도에 따라 이원화된 전압 레벨로 활성화되는 컬럼 선택 신호를 생성하고, 이 컬럼 선택 신호에 응답하여 입출력 게이트를 통해 비트 라인 쌍(BL,/BL)과 로컬 라인 쌍(LIO,/LIO) 사이에 데이터의 전송 속도를 조절한다. 이에 따라, 데이터의 극성이 역전되는 등의 동작 오류 없이 안정적인 리드 동작을 수행함과 아울러, 컬럼 인에이블신호의 활성화 시점을 앞당길 수 있게 되어 반도체 메모리 장치의 동작 속도를 높일 수도 있다.In summary, the semiconductor memory device of the present invention generates a column select signal that is activated at a binary voltage level according to the amplification degree of the data of the bit line pair, and in response to the column select signal, the bit line pair ( Adjust the data transfer rate between BL, / BL) and local line pairs (LIO, / LIO). As a result, a stable read operation can be performed without an operation error such as reversing the polarity of data, and the activation time of the column enable signal can be accelerated, thereby increasing the operation speed of the semiconductor memory device.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.While the foregoing has been described with reference to preferred embodiments of the present invention, those skilled in the art will be able to variously modify and change the present invention without departing from the spirit and scope of the invention as set forth in the claims below. It will be appreciated.

도 2는 도 1의 지연부의 구성을 도시한 회로도이다.2 is a circuit diagram illustrating a configuration of a delay unit of FIG. 1.

도 5는 도 3의 구동부의 구성을 도시한 회로도이다.FIG. 5 is a circuit diagram illustrating a configuration of the driving unit of FIG. 3.

도 6은 도 1의 컬럼 디코더의 구성의 또 다른 예를 도시한 블럭도이다.6 is a block diagram illustrating another example of the configuration of the column decoder of FIG. 1.

도 7은 도 6의 제1 공급전압 생성부의 구성을 도시한 회로도이다.FIG. 7 is a circuit diagram illustrating a configuration of a first supply voltage generator of FIG. 6.

도 8은 도 6의 제2 공급전압 생성부의 구성을 도시한 회로도이다.8 is a circuit diagram illustrating a configuration of a second supply voltage generator of FIG. 6.

도 9는 도 6의 스위칭신호 생성부의 구성을 도시한 회로도이다.9 is a circuit diagram illustrating a configuration of the switching signal generator of FIG. 6.

도 10은 도 6의 스위칭신호 생성부의 동작을 설명하기 위한 동작 타이밍도이다.FIG. 10 is an operation timing diagram for describing an operation of the switching signal generator of FIG. 6.

도 11은 도 6의 구동부의 구성을 도시한 회로도이다.FIG. 11 is a circuit diagram illustrating a configuration of a driving unit of FIG. 6.

도 12는 도 1의 동작을 설명하기 위한 동작 타이밍도이다.12 is an operation timing diagram for describing the operation of FIG. 1.

Claims

A memory cell array having a plurality of memory cells coupled between a plurality of word lines and a plurality of bit line pairs;

A sense amplifier unit connected to each of the plurality of bit line pairs to amplify data of the bit line pairs to a sensing voltage level;

A plurality of input / output gates connected between the plurality of bit line pairs and the plurality of local line pairs and transferring data between the selected bit line pair and the local line pair in response to a corresponding column selection signal among a plurality of column selection signals; And

Decode a column address to activate at least one column selection signal, and activate at least a first reference voltage level in a first section of the activation section of the column select signal, and a second higher than the first reference voltage in a second section. And a column decoder for activating at a reference voltage level.

The semiconductor device of claim 1, wherein the first section is a section before the bit line pair is amplified to the sensing voltage level, and the second section is a section after the bit line pair is amplified to the sensing voltage level. Memory device.

The semiconductor memory device of claim 1, further comprising a delay unit configured to delay an active command to maintain an inactive state during the first period, and output a level conversion signal that is activated after the first period has elapsed. Semiconductor memory device.

The method of claim 3, wherein the column decoder

A decoder configured to selectively activate at least one of a plurality of coded signals by decoding the column address;

A voltage selector which generates a supply voltage having the first reference voltage level when the level shift signal is inactivated and generates a supply voltage having the second reference voltage level when the level shift signal is activated; And

And a driver configured to activate a column selection signal to the supply voltage level during an activation period of a column enable signal in response to the activated coding signal.

The method of claim 3, wherein the voltage selector

A switching unit outputting the first reference voltage when the level conversion signal is inactivated and outputting the second reference voltage when the level conversion signal is activated; And

And a differential amplifier configured to generate a supply voltage set to a level of a first reference voltage or a level of a second reference voltage selectively output from the switching unit.

The method of claim 5, wherein the switching unit

A first switching device configured to output the first reference voltage when the level conversion signal is inactivated; And

And a second switching device configured to output the second reference voltage when the level conversion signal is activated.

The method of claim 3, wherein the column decoder

A supply voltage generator configured to generate a first supply voltage having the first reference voltage level and a second supply voltage having the second reference voltage level;

In response to the activated coded signal, during the activation period of the column enable signal, the first switching signal is activated when the level conversion signal is in an inactive state, and the second switching signal is activated when the level conversion signal is in an active state. A switching signal generator; And

And a driver configured to activate the column select signal to the first reference voltage level during the activation period of the first switching signal and to activate the column select signal to the second supply voltage level during the activation period of the second switching signal. A semiconductor memory device, characterized in that.

The method of claim 7, wherein the supply voltage generation unit

A first supply voltage generator configured to receive the first reference voltage and generate a first supply voltage set to the first reference voltage level; And

And a second supply voltage generator configured to receive the second reference voltage and generate a second supply voltage set to the second reference voltage level.

The semiconductor memory device of claim 1, wherein the input / output gate adjusts an amount of charge shared between the bit line pair and the local line pair according to a voltage level of an input column select signal.