KR20100131180A - Semicondoctor package, semiconductor module and method for fabricationg the semiconductor package - Google Patents
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Abstract
Description
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 반도체 패키지, 이러한 반도체 패키지를 포함하는 반도체 모듈 및 반도체 패키지의 제조방법에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a semiconductor package, a semiconductor module including such a semiconductor package, and a method for manufacturing a semiconductor package.
반도체 산업의 기술 개발의 주요 추세 중 하나는 소형화와 경량화이다. 이에 따라, 반도체 패키지의 크기를 그 반도체 칩 수준의 크기로 축소한 칩 스케일 패키지(chip scale package; CSP) 또는 칩 사이즈 패키지(chip size package)라 불리는 패키지 기술이 개발되고 있다. 아울러, 웨이퍼 레벨로 다수의 반도체 패키지들을 동시에 제조하는 웨이퍼 레벨 패키지(wafer level package) 또는 웨이퍼 레벨 칩 스케일 패키지(wafer level chip scale package) 제조기술이 개발되고 있다. 하지만, 이러한 칩 스케일 패키지 또는 웨이퍼 레벨 패키지의 제조 단계에서 반도체 칩과 외부단자를 형성하는 공정이 복잡하다.One of the major trends in technology development in the semiconductor industry is miniaturization and light weight. Accordingly, a package technology called a chip scale package (CSP) or chip size package has been developed in which the size of a semiconductor package is reduced to that of a semiconductor chip. In addition, a wafer level package or wafer level chip scale package manufacturing technology for simultaneously manufacturing a plurality of semiconductor packages at the wafer level has been developed. However, the process of forming the semiconductor chip and the external terminal in the manufacturing step of the chip scale package or wafer level package is complicated.
본 발명이 해결하고자 하는 하나의 기술적 과제는 제조 공정을 단순화하면서도 신뢰성을 갖는 반도체 패키지 및 그 제조방법을 제공하는 것이다.One technical problem to be solved by the present invention is to provide a semiconductor package and a method of manufacturing the same, which simplifies the manufacturing process and has reliability.
본 발명이 해결하고자 하는 다른 기술적 과제는 반도체 패키지를 이용한 반도체 모듈, 메모리 카드 및 정보처리 시스템을 제공하는 것이다.Another technical problem to be solved by the present invention is to provide a semiconductor module, a memory card and an information processing system using a semiconductor package.
상기 목적을 달성하기 위한 본 발명은 볼 랜드를 정의하는 솔더 마스크를 형성하지 아니하므로써 공정 단순화를 구현하고, 보다 단순화된 반도체 패키지의 구조를 구현한 것을 특징으로 한다.The present invention for achieving the above object is characterized in that the process is simplified by not forming a solder mask defining the ball land, and the structure of the semiconductor package is simplified.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 패키지의 제조방법은, 본딩 패드를 적어도 하나 포함하는 기판을 제공하고; 상기 기판 상에 상기 본딩 패드를 노출시키는 절연층을 형성하고; 상기 절연층 상에 상기 본딩 패드와 전기적으로 연결된 재배선을 형성하고; 상기 재배선 상에 제1 융점의 비용융체와 상기 제1 융점에 비해 작은 제2 융점의 용융체를 갖는 솔더볼을 제공하고; 그리고 상기 용융체를 선택적으로 용융시켜 외부단자를 형성하는 것을 포함할 수 있다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor package, the method including: providing a substrate including at least one bonding pad; Forming an insulating layer exposing the bonding pad on the substrate; Forming redistribution electrically connected to the bonding pads on the insulating layer; Providing a solder ball on the redistribution having a melt of a first melting point and a melt of a second melting point that is smaller than the first melting point; And selectively melting the melt to form external terminals.
본 실시예의 방법에 있어서, 상기 외부단자를 형성하는 것은 상기 절연층 상에 상기 재배선의 일부를 노출시키는 제2 절연층을 형성하지 아니한 것을 포함할 수 있다.In the method of the present embodiment, forming the external terminal may include not forming a second insulating layer exposing a part of the redistribution on the insulating layer.
본 실시예의 방법에 있어서, 상기 외부단자를 형성하는 것은 상기 비용융체를 용융시키지 아니하고 상기 용융체를 선택적으로 용융시켜 상기 재배선에 제한적 으로 웨팅시키는 것을 포함할 수 있다.In the method of the present embodiment, forming the external terminal may include selectively melting the melt to wet the redistribution without melting the non-melt.
본 실시예의 방법에 있어서, 상기 용융체를 제한적으로 웨팅시키는 것은 상기 비용융체는 용융되지 아니하여 상기 선택적으로 용융된 용융체가 상기 비용융체와의 접속력에 의해 상기 재배선에 무제한적으로 웨팅되지 아니하는 것을 포함할 수 있다.In the method of this embodiment, the limited wetting of the melt is such that the non-melt is not melted so that the selectively melted melt is not infinitely wetted to the redistribution by the contact force with the non-melt. It may include.
본 실시예의 방법에 있어서, 상기 외부단자를 형성하는 것은 상기 제1 및 제2 융점 사이의 중간온도로 상기 솔더볼을 가열하는 것을 포함할 수 있다.In the method of the present embodiment, forming the external terminal may include heating the solder ball to an intermediate temperature between the first and second melting points.
본 실시예의 방법에 있어서, 상기 외부단자를 형성하는 것은 상기 제1 및 제2 융점 사이의 온도로 상기 솔더볼을 가열하여 상기 외피를 선택적으로 용융시키는 대류 방식의 리플로우 공정과, 상기 기판을 인덕션 히터에 제공하여 상기 외피를 선택적으로 용융시키는 줄 히팅 공정 중 어느 하나를 채택할 수 있다.In the method of the present embodiment, forming the external terminal comprises a convection reflow process of selectively melting the shell by heating the solder ball to a temperature between the first and second melting points, and induction heater of the substrate. It may be adopted to any one of the Joule heating process to provide to selectively melt the shell.
본 실시예의 방법에 있어서, 상기 솔더볼을 제공하는 것은 상기 용융체가 상기 비용융체를 둘러싸는 구조를 가진 솔더볼을 상기 재배선 상에 부착하는 것을 포함할 수 있다.In the method of the present embodiment, providing the solder ball may include attaching a solder ball on the redistribution having a structure in which the melt surrounds the non-melt.
본 실시예의 방법에 있어서, 상기 외부단자를 일부 노출시키는 몰딩층을 형성하는 것을 더 포함할 수 있다.In the method of the present embodiment, the method may further include forming a molding layer partially exposing the external terminal.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 패키지는, 본딩 패드를 갖는 기판과; 상기 기판 상에 배치되고, 상기 본딩 패드의 일부를 노출시키는 절연층과; 상기 절연층 상에 배치되고, 상기 본딩 패드와 전기적으로 연결된 재배선과; 그리고 상기 재배선 상에 배치되고, 고융점의 내핵을 둘러싸는 저융 점의 외피를 갖는 외부단자를 포함할 수 있다.In accordance with another aspect of the present invention, a semiconductor package may include: a substrate having a bonding pad; An insulating layer disposed on the substrate and exposing a portion of the bonding pad; A redistribution disposed on the insulating layer and electrically connected to the bonding pads; And an external terminal disposed on the redistribution line and having an outer shell having a low melting point surrounding the inner core of the high melting point.
본 실시예의 반도체 패키지에 있어서, 상기 내핵은 제1 금속, 내열 수지 혹은 이들의 조합을 포함하고; 상기 외피는 상기 제1 금속에 비해 낮은 용융점을 갖는 제2 금속을 포함할 수 있다.In the semiconductor package of the present embodiment, the inner core includes a first metal, a heat resistant resin, or a combination thereof; The envelope may include a second metal having a lower melting point than the first metal.
본 실시예의 반도체 패키지에 있어서, 상기 내핵은 구리(Cu), 니켈(Ni), 몰리브덴(Mo), 텅스텐(W), 탄탈륨(Ta), 니오븀(Nb), 폴리이미드(Polyimide), 폴리아미드이미드(Polyamideimide), 폴리에테르이미드(Polyetherimide), 폴리에테르술폰(Polyethersulfone), 폴리아릴레이트(Polyarylate), 폴리페닐렌설파이드(Polyphenylenesulfide), 폴리에테르에테르케톤(Polyetheretherketone), 폴리술폰(Polysulfone) 혹은 이들의 조합을 포함할 수 있다.In the semiconductor package of the present embodiment, the inner core is copper (Cu), nickel (Ni), molybdenum (Mo), tungsten (W), tantalum (Ta), niobium (Nb), polyimide, polyamideimide (Polyamideimide), Polyetherimide, Polyethersulfone, Polyarylate, Polyphenylenesulfide, Polyetheretherketone, Polysulfone or a combination thereof It may include.
본 실시예의 반도체 패키지에 있어서, 상기 외피는 납(Pb), 납(Pb)/주석(Sn), 주석(Sn)/아연(Zn), 주석(Sn)/비스무스(Bi), 주석(Sn)/은(Ag), 주석(Sn)/아연(Zn)/비스무스(Bi), 주석(Sn)/은(Ag)/구리(Cu), 주석(Sn)/비스무스(Bi)/은(Ag)/인듐(In), 또는 이들의 조합을 포함할 수 있다.In the semiconductor package of the present embodiment, the shell includes lead (Pb), lead (Pb) / tin (Sn), tin (Sn) / zinc (Zn), tin (Sn) / bismuth (Bi), tin (Sn). / Silver (Ag), Tin (Sn) / Zinc (Zn) / Bismuth (Bi), Tin (Sn) / Silver (Ag) / Copper (Cu), Tin (Sn) / Bismuth (Bi) / Silver (Ag) / Indium (In), or a combination thereof.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 모듈은, 모듈 기판과; 그리고 상기 모듈 기판 상에 탑재되는 적어도 하나의 반도체 패키지를 포함하고; 상기 적어도 하나의 반도체 패키지는 적어도 하나의 본딩 패드를 갖는 기판과; 상기 기판 상에 배치되고, 상기 적어도 하나의 본딩 패드의 일부를 노출시키는 절연층과; 상기 절연층 상에 배치되고, 상기 적어도 하나의 본딩 패드와 전기적으로 연결된 적어도 하나의 재배선과; 그리고 상기 적어도 하나의 재배선 상에 배 치되고, 고융점의 내핵을 둘러싸는 저융점의 외피를 갖는 적어도 하나의 외부단자와; 그리고 상기 재배선을 덮도록 상기 절연층 상에 배치되고 상기 외부단자를 일부 노출시키는 몰딩층을 포함하고; 상기 적어도 하나의 반도체 패키지는 상기 적어도 하나의 외부단자를 통해 상기 모듈 기판과 전기적으로 연결될 수 있다.A semiconductor module according to an embodiment of the present invention capable of implementing the above features includes a module substrate; And at least one semiconductor package mounted on the module substrate; The at least one semiconductor package includes a substrate having at least one bonding pad; An insulating layer disposed on the substrate and exposing a portion of the at least one bonding pad; At least one redistribution disposed on the insulating layer and electrically connected to the at least one bonding pad; And at least one external terminal disposed on the at least one redistribution line and having a low melting envelope covering the inner core of a high melting point; And a molding layer disposed on the insulating layer to cover the redistribution and partially exposing the external terminal; The at least one semiconductor package may be electrically connected to the module substrate through the at least one external terminal.
본 발명에 의하면, 재배선 상에 외부단자들의 모양을 형성하기 위한 솔더 마스크의 형성 공정을 생략하면서도 반도체 패키지의 신뢰성을 확보할 수 있다. 이에 따라, 절연물의 소모를 감소시키고 공정시간을 단축시킬 수 있다. 또한, 솔더 마스크의 패터닝 단계가 생략될 수 있어서, 포토리소그래피 단계가 감소될 수 있다. 따라서, 반도체 패키지 형성 단계가 간략화되어 제조비용이 감소될 수 있다.According to the present invention, it is possible to secure the reliability of the semiconductor package while omitting the process of forming the solder mask for forming the shape of the external terminals on the redistribution. Accordingly, it is possible to reduce the consumption of the insulator and to shorten the process time. Also, the patterning step of the solder mask can be omitted, so that the photolithography step can be reduced. Therefore, the semiconductor package forming step can be simplified to reduce the manufacturing cost.
이하, 본 발명에 따른 반도체 패키지, 반도체 모듈 및 반도체 패키지의 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, a method of manufacturing a semiconductor package, a semiconductor module, and a semiconductor package according to the present invention will be described in detail with reference to the accompanying drawings.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.Advantages over the present invention and prior art will become apparent through the description and claims with reference to the accompanying drawings. In particular, the present invention is well pointed out and claimed in the claims. However, the present invention may be best understood by reference to the following detailed description in conjunction with the accompanying drawings. Like reference numerals in the drawings denote like elements throughout the various drawings.
본 발명의 실시예들에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 이러한 용어들에 의해 한정되어서는 안 된 다. 이러한 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.In embodiments of the present invention, terms such as first and second may be used to describe various components, but the components should not be limited by these terms. These terms are only used to distinguish one component from another.
본 발명의 실시예들에서 사용한 용어는 단지 해당 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 본 발명의 실시예들에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terms used in the embodiments of the present invention are merely used to describe the embodiments, and are not intended to limit the present invention. In embodiments of the invention, the terms "comprise" or "having" are intended to indicate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, one or It is to be understood that no other features or numbers, steps, actions, components, parts, or combinations thereof are excluded in advance.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 발명의 실시예들에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms such as those defined in the commonly used dictionaries should be construed as having meanings consistent with the meanings in the context of the related art, and are ideally or excessively formal, unless explicitly defined in the embodiments of the present invention. It is not interpreted in the sense.
(반도체 패키지의 예)(Example of Semiconductor Package)
도 1a는 본 발명의 실시예에 따른 반도체 패키지를 도시한 단면도이다.1A is a cross-sectional view illustrating a semiconductor package in accordance with an embodiment of the present invention.
도 1a를 참조하면, 본 발명의 실시예에 따른 반도체 패키지(350)는 적어도 하나의 본딩 패드(302)가 형성된 기판(300), 기판(300)의 상면(301) 상에 차례로 적층된 패시베이션층(304), 층간절연층(306) 및 재배선(310)을 포함할 수 있다. 반 도체 패키지(350)는 몰딩층(340)을 더 포함할 수 있다. 재배선(310) 상에는 적어도 하나의 외부단자(320)가 배치될 수 있다. 설계에 따라 복수개의 재배선들(310)이 마련될 수 있다.Referring to FIG. 1A, a
기판(300)은 웨이퍼 단위의 기판일 수 있으며, 반도체 패키지(350)는 웨이퍼 단위의 패키지(WFP)일 수 있다. 그러나 본 실시예는 이에 한정되지 아니하며, 가령 기판(300)은 칩(다이) 단위의 기판이고 반도체 패키지(350)는 칩 단위의 패키지(CSP)일 수 있다. 기판(300)에는 본딩 패드(302)와 전기적으로 연결된 집적회로(303)가 형성되어 있을 수 있다.The
본딩 패드(302)의 수는 집적회로(303)의 종류 내지 용량에 따라서 적절하게 선택될 수 있다. 예컨대 복수개의 본딩 패드들(302)은 설계에 따라 기판(300)의 상면(301) 상에 불규칙으로 배열되거나, 이와 다르게 국부적 혹은 전체적으로 규칙적으로 배열될 수 있다. 일례로, 기판(300)이 칩 단위의 기판인 경우에 본딩 패드들(302)은 기판(300)의 센터에 일렬 혹은 그 이상의 열을 지어 배열된 이른바 센터 패드 구조를 이룰 수 있다. 다른 예로, 본딩 패드들(302)은 기판(300)의 에지에 일렬 혹은 그 이상의 열을 지어 배열된 이른바 에지 패드 구조를 이룰 수 있다. 또 다른 예로, 본딩 패드들(302)은 기판(300)의 전영역에 걸쳐 불규칙 혹은 규칙적으로 분산된 이른바 매트릭스 형태로 배열될 수 있다.The number of
패시베이션층(304)은 본딩 패드(302)를 노출시키는 제1 개구부(322)를 가질 수 있다. 층간절연층(306)은 제1 개구부(322)를 노출시키는 제2 개구부(332)를 가질 수 있다. 본 실시예에서는 패시베이션층(304)과 층간절연층(306)이 서로 구분되 어 있으나, 서로 구분되지 아니하고 하나의 명칭(예: 절연층)으로 불리거나, 혹은 어느 하나가 생략될 수 있다.The
재배선(310)은 층간절연층(306) 상에 배치되고, 제1 및 제2 개구부들(322,332)을 통해 본딩 패드(302)와 전기적으로 연결될 수 있다. 이에 따라, 재배선(310)은 본딩 패드(302)와 외부단자(320)를 전기적으로 연결시킬 수 있다. 외부단자(320)는 이른바 솔더 마스크의 도움없이 재배선(310) 상에 직접 부착될 수 있다. 재배선(310)은 본딩 패드(302)를 재배치시키는 역할을 할 수 있다.The
도 1b는 본 발명의 실시예에 따른 반도체 패키지를 도시한 단면도들이다. 도 1b에서 기판(300)은 편의상 대체로 사각형 형태의 칩 단위의 기판으로 도시하였고, 패시베이션층(304)과 층간절연층(306) 및 몰딩층(340)은 생략하였다. 1B is a cross-sectional view illustrating a semiconductor package in accordance with an embodiment of the present invention. In FIG. 1B, the
도 1b를 참조하면, 일례로 재배선들(310)은 센터 패드 구조의 본딩 패드들(302)을 기판(300)의 에지로 재배치시킬 수 있다(I). 이 경우 외부단자들(320)은 기판(300)의 에지에 배열될 수 있다. 본딩 패드들(302)은 기판(300)의 센터에 일렬 혹은 그 이상의 열을 지어 배열될 수 있다. 외부단자들(320)은 기판(300)의 좌우 혹은 상하좌우 에지에 일렬 혹은 그 이상의 열을 지어 배열될 수 있다. 다른 예로, 재배선들(310)은 에지 패드 구조의 본딩 패드들(302)을 기판(300)의 센터로 재배치시킬 수 있다(Ⅱ). 외부단자들(320)은 기판(300)의 좌우 혹은 상하좌우 에지에 일렬 혹은 그 이상의 열을 지어 배열될 수 있다. 또 다른 예로, 재배선들(310)은 에지 패드 구조의 본딩 패드들(302)을 기판(300)의 전영역에 걸쳐 매트릭스 형태로 재배치시킬 수 있다(Ⅲ). 즉, 외부단자들(320)은 기판(300)의 전영역에 걸쳐 매트 릭스 형태로 배열될 수 있다. 도 1b의 (Ⅲ)에 있어서 본딩 패드들(302)은 센터 패드 구조를 가질 수 있거나 혹은 기판(300) 전영역에 걸쳐 매트릭스 형태로 배열될 수 있음은 당연하다. 또 다른 예로, 재배선들(310)은 본딩 패드들(302)의 간격을 조절하거나 혹은 간격과 위치를 조절하기 위해 이용될 수 있다. 본 실시예는 도 1b를 참조하여 전술한 본딩 패드들(302) 및 외부단자들(320)의 배열 형태에 한정되지 아니한다.Referring to FIG. 1B, as an example, the
도 1a를 다시 참조하면, 외부단자(320)는 전체가 동일한 물질로 구성될 수 있고, 또는 내외부가 서로 다른 물질로 구성된 것을 포함할 수 있다. 본 실시예에 의하면 외부단자(320)는 후자일 수 있다. 일례로, 외부단자(320)는 내핵(322)과 이를 둘러싸는 외피(324)를 포함하는 이중 구조의 솔더볼일 수 있다. 본 실시예에 의하면, 리플로우 공정시 외피(324)가 용융되더라도 내핵(322)은 용융되지 않는 물질로 구성될 수 있다. 예컨대, 외피(324)는 저융점 물질로 구성될 수 있고, 내핵(322)은 고융점 물질로 구성될 수 있다.Referring back to FIG. 1A, the
본 명세서에서 고융점 및 저융점이라는 것은 내핵(322)과 외피(324)의 융점들간의 상대적 고저를 의미하는 것이다. 가령 "내핵(322)은 고융점 물질로 구성된다"라는 것은 내핵(322)은 외피(324)에 비해 융점이 높은 물질로 구성된다라는 것을 의미한다. 마찬가지로 "외피(324)는 저융점 물질로 구성된다"라는 것은 외피(324)는 내핵(322)에 비해 융점이 낮은 물질로 구성된다라는 것을 의미한다.In this specification, the high melting point and the low melting point mean a relative height between the melting points of the
외부단자(320)는 전기적 연결 매개체이므로 적어도 외피(324)는 전도성 물질로 구성되는 것이 바람직하다. 내핵(322)은 금속과 같은 전도성 물질 혹은 내열 수 지와 같은 비전도성 물질로 구성될 수 있다. 내핵(322)이 금속과 같은 전도성 물질로 구성된 경우 전기전도성이 우수한 외부단자(322)을 구현할 수 있다. 이와 다르게 내핵(322)이 폴리이미드와 같은 내열 수지로 구성된 경우 반도체 패키지(350)의 경량화를 구현할 수 있다. 외부단자(320)는 내핵(322)과 외피(324) 사이에 내핵(322)을 둘러싸는 전도성 혹은 비전도성 막을 적어도 하나 더 포함하는 다중 구조의 솔더볼을 포함할 수 있다.Since the
몰딩층(340)은 절연층(306)을 덮되 외부단자(320)를 일부 노출시킬 수 있다. 다른 예로, 몰딩층(340)은 외부단자(320)의 일부를 노출시키되 반도체 패키지(350)를 몰딩하도록 제공될 수 있다.The
(반도체 패키지의 제조방법의 예)(Example of Manufacturing Method of Semiconductor Package)
도 2는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 나타내는 흐름도이고, 도 3a 내지 도 3f는 도 2의 제조방법의 일례를 도시한 단면도이다. 도 2의 공정 단계를 표지하는 도면부호(S310-S380)는 도 3a 내지 도 3f를 설명할 때 해당하는 부분에 병기하도록 한다.2 is a flowchart illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention, and FIGS. 3A to 3F are cross-sectional views illustrating an example of the method of FIG. 2. Reference numerals S310-S380 indicating the process steps of FIG. 2 are written together in corresponding portions when describing FIGS. 3A to 3F.
도 3a를 참조하면, 본 발명의 실시예에 따른 반도체 패키지의 제조방법은 기판(300)을 제공할 수 있다(S310). 기판(300)은 웨이퍼 단위의 실리콘(Si), 실리콘-게르마늄(SiGe) 혹은 소이(Silicon On Insulator) 기판일 수 있다. 다른 예로 기판(300)은 웨이퍼 단위 기판이 쏘잉되어 낱개로 분리된 칩(다이) 단위의 기판일 수 있다. 본 실시예에 의하면 기판(300)은 웨이퍼 단위의 실리콘 기판일 수 있으며, 본 실시예는 이에 한정되지 않음은 당연하다. 기판(300)에는 집적회로(303)가 형성되어 있을 수 있다. 집적회로(303)는 메모리, 로직, 또는 이들이 조합된 회로일 수 있다.Referring to FIG. 3A, a method of manufacturing a semiconductor package according to an embodiment of the present invention may provide a substrate 300 (S310). The
기판(300)의 상면(301)에는 집적회로(303)와 전기적으로 연결된 적어도 하나의 본딩 패드(302)가 형성되어 있을 수 있다. 본딩 패드들(302)은, 도 1b를 참조하여 전술한 바와 같이, 센터 패드, 에지 패드, 혹은 매트릭스 구조로 형성될 수 있다. 본딩 패드(302)는 알루미늄(Al)이나 구리(Cu) 혹은 이들의 합금 등과 같은 금속을 비롯한 전도성 물질로 이루어질 수 있다. 본딩 패드(302)는 전도성 물질의 증착 및 패터닝, 혹은 도금으로 형성될 수 있다.At least one
기판(300)의 상면(301)에 본딩 패드(302)를 일부 노출시키는 제1 개구부(322)를 가지는 패시베이션층(304)을 형성할 수 있다(S320). 패시베이션층(304)은 절연성 물질의 증착 및 패터닝으로 형성할 수 있다. 이어서, 패시베이션층(304)을 덮되 제1 개구부(322)를 노출시키는 제2 개구부(332)를 갖는 층간절연층(306)을 형성할 수 있다(S330). 본딩 패드(302)는 제1 및 제2 개구부들(322,332)을 통해 노출될 수 있다. 다른 예로, 절연성 물질의 증착 및 패터닝으로 패시베이션층(304) 및 층간절연층(306)을 연속적으로 형성하고, 본딩 패드(302)를 노출시키는 제1 및 제2 개구부들(322,332)을 형성할 수 있다. 제1 및 제2 개구부들(222,232)을 형성하는 것은 층간절연층(306) 및 패시베이션층(304)을 차례로 패터닝하여 본딩 패드(302)를 노출시키는 트렌치를 형성하는 것을 포함할 수 있다.A
선택적으로 패시베이션층(304)과 층간절연층(306) 중 어느 하나를 생략할 수 있다. 본 실시예에서는 패시베이션층(304)과 층간절연층(306)이 서로 구분되어 형성되는 것을 설명하기로 하며, 본 실시예는 이에 한정되지 아니함은 당연하다. 패시베이션층(304)과 층간절연층(306)은 동일 유사한 물질로 형성할 수 있고, 또는 서로 다른 물질로 형성할 수 있다. 예컨대, 패시베이션층(304)은 산화물이나 질화물을 증착하여 형성할 수 있고 층간절연층(306)은 폴리이미드와 같은 수지를 증착하거나 스핀 코팅하여 형성할 수 있으며, 이의 역도 가능하다.Optionally, one of the
도 3b를 참조하면, 층간절연층(306) 상에 적어도 하나의 재배선(310)을 형성할 수 있다(S340). 재배선(310)은 전도체의 증착 및 패터닝, 혹은 전해 또는 무전해 도금으로 형성할 수 있다. 재배선(310)은 금(Au), 은(Ag), 백금(Pt), 구리(Cu), 알루미늄(Al), 텅스텐(W) 등과 같은 금속 혹은 이들의 합금으로 형성할 수 있다. 일례로 재배선(310)은 구리(Cu)를 도금시켜 형성할 수 있고, 구리 표면의 산화를 막기 위해 니켈(Ni)이 얇게 피복된 것일 수 있다. 재배선(310)은 제1 및 제2 개구부(322,332)를 통해 본딩 패드(302)와 전기적으로 연결될 수 있다. 재배선(310)은 일직선 형태로 형성할 수 있으나, 이와 다르게 굴곡된 형태나 여러 개로 분리된 형태로 형성할 수 있다.Referring to FIG. 3B, at least one
도 3c를 참조하면, 적어도 하나의 솔더볼(320a)을 재배선(310) 상에 제공하여 부착시킬 수 있다(S350). 선택적으로 솔더볼(320a)을 부착시키기 이전에, 재배선(310) 상에 플럭스(flux)를 도포하는 것을 더 포함할 수 있다. 플럭스는 레진(resin), 시너(thinner) 그리고 활성제(activator) 중 적어도 어느 하나를 포함할 수 있다.Referring to FIG. 3C, at least one
솔더볼(320a)은 비용융체(322a)와 용융체(324a)가 조합된 구조를 가질 수 있다. 일례로 비용융체(322a)는 대체로 속이 꽉찬 구(solid sphere) 형상(이하 내핵)을 가질 수 있고, 용융체(324a)는 비용융체(322a)를 둘러싸는 속이 빈 구형(hollow sphere)의 형상(이하 외피)을 가질 수 있다. 다른 예로 용융체(324a)는 구형이 아닐 수 있다. 본 실시예에 의하면, 솔더볼(320a)은 외피(324a)가 내핵(322a)을 둘러싸는 이중 구조일 수 있다. 내핵(322a)의 융점(TM1)은 외피(324a)의 융점(TM2)에 비해 높은 물질로 구성될 수 있다. 다른 예로, 솔더볼(320a)은 내핵(322a)과 외피(324a) 사이에 내핵(322a)을 둘러싸는 중간막이 적어도 하나 더 포함된 다중 구조일 수 있다. 이 중간막의 융점은 외피(324a)의 융점(TM2)과 동일하거나 더 클 수 있다. 또는 이 중간막의 융점은 내핵(322a)의 융점(TM1)과 동일하거나 더 클 수 있다. 또는 이 중간막의 융점은 외피(324a)의 융점(TM2)과 내핵(322a)의 융점(TM1) 사이의 값일 수 있다.The
외피(324a)는 가령 납(Pb), 납(Pb)/주석(Sn), 주석(Sn)/아연(Zn), 주석(Sn)/비스무스(Bi), 주석(Sn)/은(Ag), 주석(Sn)/아연(Zn)/비스무스(Bi), 주석(Sn)/은(Ag)/구리(Cu), 주석(Sn)/비스무스(Bi)/은(Ag)/인듐(In), 또는 이들의 조합 등으로 구성될 수 있다.The
내핵(322a)은 내열 금속, 구리(Cu), 니켈(Ni) 혹은 이들의 합금으로 구성될 수 있다. 내열 금속은 예컨대 몰리브덴(Mo), 텅스텐(W), 탄탈륨(Ta), 니오븀(Nb), 혹은 이들의 조합 등을 포함할 수 있다. 내핵(322a)이 전도성 물질로 구성된 경우 외부단자(도 3d의 320)의 전기전도성이 향상될 수 있다. 다른 예로, 내핵(322a)은 내열성 수지로 구성될 수 있다. 내열성 수지는 예컨대 폴리이미드(Polyimide), 폴리아미드이미드(Polyamideimide), 폴리에테르이미드(Polyetherimide), 폴리에테르술폰(Polyethersulfone), 폴리아릴레이트(Polyarylate), 폴리페닐렌설파이드(Polyphenylenesulfide), 폴리에테르에테르케톤(Polyetheretherketone), 폴리술폰(Polysulfone) 혹은 이들의 조합 등을 포함할 수 있다. 내핵(322a)이 내열 수지로 구성된 경우 외부단자(도 3d의 320)를 경량화시킬 수 있어서 반도체 패키지(도 3d의 350)의 경량화를 구현할 수 있다.The
솔더볼(320a)이 재배선(310) 상에 부착된 상태에서 리플로우 공정을 수행할 수 있다. 리플로우 온도(TR)는 내핵(322a)의 융점(TM1)과 외피(324a)의 융점(TM2) 사이의 값일 수 있다. 일례로 외피(324a)가 납(Pb)/주석(Sn) 혹은 주석(Sn)/아연(Zn)으로 구성되고, 내핵(322a)이 니켈(Ni)로 구성된다고 가정한다. 이 경우 리플로우 온도(TR)는 외피(324a)를 구성하는 납(Pb)/주석(Sn)의 융점(TM2: 대략 183℃)과, 내핵(322a)을 이루는 니켈(Ni)의 융점(TM1: 대략 1452℃) 사이의 값, 대략 200 내지 250℃ 범위일 수 있다. 솔더볼(320a)이 다중 구조인 경우 내핵(322a)과 외피(324a) 사이의 중간막은 리플로우 공정시 외피(324a)와 같이 용융되거나 혹은 내핵(324a)과 더불어 용융되지 않도록 리플로우 온도(TR)를 설정할 수 있다.The reflow process may be performed while the
상기 리플로우 공정에 의하면 외피(324a)는 선택적으로 용융되지만 내핵(322a)은 용융되지 아니하고 초기 형태, 가령 구형으로 남을 수 있다. 외피(324a)는 선택적으로 용융되어 재배선(310)에 웨팅되지만, 내핵(322a)과의 접속력에 의해 재배선(310)을 따라 무한정 웨팅(wetting)되지 아니할 수 있다. 외 피(324a)의 초기 형태가 구형이 아니더라도, 리플로우 공정에 의해 용융되고 표면장력으로 인하여 구형으로 변형될 수 있다. 이에 따라 용융된 솔더볼(320a)은 부착된 위치에서 대체로 구형을 유지할 수 있다.According to the reflow process, the
도 7을 같이 참조하면, 상술한 대류 방식의 리플로우(convection reflow) 공정 대신에 인덕션 히터(500)를 사용하는 줄 히팅(Joule heating)으로 솔더볼(320a)을 가열할 수 있다. 인덕션 히터(500)가 솔더볼(320a)을 가열하는 시간은 일반적인 리플로우 시간에 비해 단축될 수 있다. 일례로 대류 방식의 리플로우 시간이 대략 수 분 범위(예: 8분)라면 줄 히팅(Joule heating) 시간은 수 초 범위(예: 5초 이내)일 수 있다. 후자의 줄 히팅 공정을 채택하는 경우 전자의 대류 방식의 리플로우 공정시 가열 온도 제한을 받지 않을 수 있다. 이에 따르면, 가열 온도의 제한없이 내핵(322a)은 용융되지 아니하지만 외피(324a)는 선택적으로 빠르게 용융될 수 있다.Referring to FIG. 7, the
인덕션 히터(500)는 기판(300)의 상부에 배치된 대체로 원판 형상의 제1 히터(510)와 기판(300)의 하부에 배치된 제2 히터(520)를 포함할 수 있다. 제1 및 제2 히터(510,520) 중 적어도 어느 하나는 고주파 또는 저주파 유도전류에 의해 발열되는 코일을 포함할 수 있다. 그 코일은 기판(300)의 구경과 동일하거나 혹은 그보다 더 큰 크기를 가질 수 있다. 코일의 턴(turn) 수는 1 혹은 그 이상일 수 있다. 인덕션 히터(500)는 10MHz 이상의 주파수 및 2000Watt 이상의 전력으로 조절될 수 있다. The
도 3d를 참조하면, 재배선(310) 상에 적어도 하나의 외부단자(320)을 형성할 수 있다(S360). 외부단자(320)는 도 3c를 참조하여 전술한 이중 구조의 솔더볼(320a)을 리플로우 혹은 줄 히팅시켜 형성할 수 있다.Referring to FIG. 3D, at least one
일반적으로 리플로우 공정시 용융된 솔더볼(320a)은 재배선(310)에 웨팅되는데 웨팅되는 영역을 한정하여 원하는 위치에 원하는 형태를 갖는 외부단자(320)를 형성하기 위해선 층간절연층(306) 상에 제2 층간절연층을 증착하고 볼 랜드를 오픈시키는 패터닝 공정을 진행하여 이른바 솔더 마스크를 형성하는 것이 종래이다. 이러한 솔더 마스크는 솔더볼이 볼 랜드에 안착될 수 있도록 하는 가이드 역할과 솔더볼의 무한정 웨팅을 방지하여 외부단자들 사이의 쇼트 억제 역할을 하며, 주요하게는 재배선을 보호하는 역할을 한다. 한편, 후속으로 몰딩 공정을 진행하기 때문에 솔더 마스크는 불필요하지만, 볼 랜드를 정의하고 솔더볼의 무한정 웨팅을 방지하기 위해선 솔더 마스크를 형성하여야 하는 것이 일반적이다. 그러나, 본 실시예에 의하면 솔더 마스크를 형성할 필요없이 솔더볼(320a)의 국부적인 용융에 의해 외부단자(320)를 형성할 수 있다. 상기 일련의 과정에 의하면 웨이퍼 단위의 반도체 패키지(350)가 구현될 수 있다.In general, in the reflow process, the
도 3e를 참조하면, 선택적으로 웨이퍼 레벨 단계에서 몰딩층(340)을 형성할 수 있다(S370). 몰딩층(340)은 기판(300)의 상면(301)을 몰딩하도록 형성할 수 있다. 이와 다르게 몰딩층(340)은 반도체 패키지(350)의 전체를 몰딩하도록 형성될 수 있다. 외부단자(320)는 몰딩층(340)의 표면으로부터 일부 노출될 수 있다. 몰딩층(340)은 절연성 수지, 가령 에폭시 몰딩 컴파운드(EMC)로 형성할 수 있다. 몰딩층(340)은 열처리에 의해 경화될 수 있다. 몰딩층(340)은 재배선(310)을 보호하는 역할을 할 수 있으며, 더 나아가 반도체 패키지(350)를 외부 환경으로부터 보호할 수 있다. 아울러, 상기 웨이퍼 레벨 몰딩 공정에 의하면 내구성이 우수한(robust) 반도체 패키지(350)를 구현할 수 있다.Referring to FIG. 3E, the
도 3f를 참조하면, 선택적으로 웨이퍼 단위의 반도체 패키지(350:WPF)를 칩 단위의 반도체 패키지(CSP)로 분리하는 쏘잉 공정을 더 진행할 수 있다(S380). 일례로 쏘잉 공정은 웨이퍼 단위의 기판(300)을 컷팅 휠(400)로써 스크라이브 레인(410)을 따라 분리하는 것을 포함할 수 있다. 다른 예로 쏘잉 공정은 컷팅 휠(400) 대신에 레이저를 채택할 수 있다. 칩 단위의 반도체 패키지에 있어서 외부단자들(320)은 도 1b의 (I)에서와 같이 기판(300)의 에지에 배열되거나, 혹은 도 1b의 (Ⅱ)에서와 같이 기판(300)의 센터에 배열되거나, 혹은 도 1b의 (Ⅲ)에서와 같은 매트릭스 형태로 배열될 수 있다. Referring to FIG. 3F, a sawing process of selectively separating a semiconductor package 350 (WPF) in a wafer unit into a semiconductor package CSP in a chip unit may be further performed (S380). For example, the sawing process may include separating the
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법을 나타내는 흐름도이다. 본 다른 실시예의 제조방법은 도 3a 내지 도 3f, 및 도 7을 참조하여 전술한 제조방법을 참조할 수 있고, 이하에선 중복된 설명은 생략된다.4 is a flowchart illustrating a method of manufacturing a semiconductor package according to another embodiment of the present invention. The manufacturing method of this embodiment may refer to the manufacturing method described above with reference to FIGS. 3A to 3F and FIG. 7, and redundant descriptions thereof will be omitted below.
도 4를 참조하면, 기판 제공 단계(S310)에서부터 외부단자 형성 단계(S360)까지의 공정은 도 3a 내지 도 3d를 참조하여 전술한 바와 동일 유사할 수 있다. 이에 따라 도 3d에 도시된 바와 같이 웨이퍼 단위의 반도체 패키지(350)가 구현될 수 있다. 이어서, 도 3f에 도시된 바와 같이 쏘잉 공정을 실시할 수 있다(S380). 이에 따라 웨이퍼 단위의 반도체 패키지(350)는 복수개의 칩 단위의 반도체 패키지로 분리될 수 있다. 이후에 도 3e에 도시된 웨이퍼 레벨 몰딩 공정과 다르게 칩 단위의 반도체 패키지에 몰딩층(340)을 형성할 수 있다.Referring to FIG. 4, the process from the substrate providing step S310 to the external terminal forming step S360 may be similar to that described above with reference to FIGS. 3A to 3D. Accordingly, as shown in FIG. 3D, a
(반도체 모듈의 예)(Example of Semiconductor Module)
도 5는 본 발명의 실시예에 따른 반도체 모듈을 도시한 평면도이다.5 is a plan view illustrating a semiconductor module according to an embodiment of the present invention.
도 5를 참조하면, 본 실시예의 반도체 모듈(1000)은 모듈 기판(1002)에 여러 개의 반도체 패키지들(1004)이 실장된 것일 수 있다. 모듈 기판(1002)의 어느 에지에는 외부 장치와 전기적 연결을 위한 단자(1006)가 포함될 수 있다. 예컨대 모듈 기판(1002)은 인쇄회로기판(PCB)을 포함할 수 있고, 단자(1006)는 복수개의 연결 핀(connecting pins)을 포함할 수 있다.Referring to FIG. 5, in the semiconductor module 1000 of the present embodiment, a plurality of
반도체 패키지(1004)는 예컨대 도 3a 내지 도 3f를 참조하여 전술한 제조방법에 의해 구현된 웨이퍼 단위의 반도체 패키지(350)에서 분리된 칩 단위의 반도체 패키지를 포함할 수 있다. 반도체 패키지(1004)는 외부단자(도 3d의 320)를 통해 모듈 기판(1002)과 전기적으로 연결될 수 있다. 반도체 패키지(1004)가 메모리 칩인 경우 반도체 모듈(1000)은 메모리 모듈로 채택될 수 있다. 메모리 칩은 디램(DRAM), 에스램(SRAM), 플래시(FLASH), 피램(PRAM), 알램(RRAM), 앰램(MRAM), 에프램(FRAM), 혹은 이들의 조합 등 다양한 메모리를 포함할 수 있다.The
(응용예)(Application example)
도 6a는 본 발명의 실시예에 따른 반도체 패키지 및/또는 반도체 모듈을 구비한 메모리 카드를 도시한 블록도이다.6A is a block diagram illustrating a memory card including a semiconductor package and / or a semiconductor module according to an exemplary embodiment of the present invention.
도 6a를 참조하면, 상술한 본 발명의 다양한 실시예들에 따른 반도체 패키지(도 1a의 350) 및/또는 반도체 모듈(도 5의 1000)을 포함하는 반도체 메모리(1210)는 메모리 카드(1200)에 응용될 수 있다. 일례로, 메모리 카드(1200)는 호스트와 메모리(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱한다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다.Referring to FIG. 6A, a
도 6b는 본 발명의 다양한 실시예에 따른 반도체 패키지 및/또는 반도체 모듈을 응용한 정보 처리 시스템을 도시한 블록도이다.6B is a block diagram illustrating an information processing system using a semiconductor package and / or a semiconductor module according to various embodiments of the present disclosure.
도 6b를 참조하면, 정보 처리 시스템(1300)은 본 발명의 실시예에 따른 반도체 패키지 및/또는 반도체 모듈을 구비한 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(1300)은 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와 메모리 컨트롤러(1312)를 포함하며, 도 6a의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다. 이러한 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(1310)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 그리고 신뢰성있게 저장할 수 있다.Referring to FIG. 6B, the
본 발명의 실시예에 따른 반도체 패키지는 다양한 형태로 패키징될 수 있다. 예를 들면, 본 발명의 실시예에 따른 반도체 패키지는 패키지 온 패키지(Package on Package), 볼 그리드 어레이(Ball Grid Arrays), 칩 스케일 패키지(Chip scale packages), 플라스틱 리드 칩 캐리어(Plastic Leaded Chip Carrier), 플라스틱 듀얼 인라인 패키지(Plastic Dual In-Line Package), 멀티 칩 패키지(Multi Chip Package), 웨이퍼 레벨 패키지(Wafer Level Package), 웨이퍼 레벨 제조 패키지(Wafer Level Fabricated Package), 웨이퍼 레벨 스택 패키지(Wafer Level Stack Package), 다이 온 와플 패키지(Die On Waffle Package), 다이 인 웨이퍼 폼(Die in Wafer Form), 칩 온 보오드(Chip On Board), 세라믹 듀얼 인라인 패키지(Ceramic Dual In-Line Package), 플라스킥 메트릭 쿼드 플랫 패키지(Plastic Metric Quad Flat Pack), 씬 쿼드 플랫 패키지(Thin Quad Flat Pack), 스몰 아웃라인 패키지(Small Outline Package), 축소 스몰 아웃라인 패키지(Shrink Small Outline Package), 씬 스몰 아웃라인 패키지(Thin Small Outline Package), 씬 쿼드 플랫 패키지(Thin Quad Flat Package), 시스템 인 패키지(System In Package) 등과 같은 방식으로 패키징될 수 있다.The semiconductor package according to the embodiment of the present invention may be packaged in various forms. For example, a semiconductor package according to an embodiment of the present invention may include a package on package, a ball grid array, a chip scale package, and a plastic leaded chip carrier. ), Plastic Dual In-Line Package, Multi Chip Package, Wafer Level Package, Wafer Level Fabricated Package, Wafer Level Stack Package Level Stack Package, Die On Waffle Package, Die in Wafer Form, Chip On Board, Ceramic Dual In-Line Package, Plastic Kick Metric Quad Flat Pack, Thin Quad Flat Pack, Small Outline Package, Small Small Outline Package The package may be packaged in a manner such as a package, a thin small outline package, a thin quad flat package, a system in package, or the like.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.The foregoing detailed description is not intended to limit the invention to the disclosed embodiments, and may be used in various other combinations, modifications, and environments without departing from the spirit of the invention. The appended claims should be construed to include other embodiments.
도 1a는 본 발명의 실시예에 따른 반도체 패키지를 도시한 단면도.1A is a cross-sectional view illustrating a semiconductor package in accordance with an embodiment of the present invention.
도 1b는 본 발명의 실시예에 따른 반도체 패키지를 도시한 단면도.1B is a cross-sectional view illustrating a semiconductor package in accordance with an embodiment of the present invention.
도 2는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 나타내는 흐름도.2 is a flowchart illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 패키지의 제조방법의 일례를 도시한 단면도.3A to 3F are cross-sectional views showing one example of a method of manufacturing a semiconductor package according to the embodiment of the present invention.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법을 나타내는 흐름도.4 is a flowchart illustrating a method of manufacturing a semiconductor package according to another embodiment of the present invention.
도 5는 본 발명의 실시예에 따른 반도체 모듈을 도시한 평면도.5 is a plan view showing a semiconductor module according to an embodiment of the present invention.
도 6a는 본 발명의 실시예에 따른 반도체 패키지 및/또는 반도체 모듈을 구비한 메모리 카드를 도시한 블록도.6A is a block diagram illustrating a memory card having a semiconductor package and / or a semiconductor module according to an embodiment of the present invention.
도 6b는 본 발명의 다양한 실시예에 따른 반도체 패키지 및/또는 반도체 모듈을 응용한 정보 처리 시스템을 도시한 블록도.6B is a block diagram illustrating an information processing system employing a semiconductor package and / or a semiconductor module according to various embodiments of the present disclosure.
도 7은 본 발명의 실시예에 따른 반도체 패키지의 제조방법에 있어서 인덕션 히터를 도시한 사시도.7 is a perspective view showing an induction heater in the method of manufacturing a semiconductor package according to an embodiment of the present invention.
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