KR20100128004A - Leadframe and method of manufacturig semiconductor chip package using the same - Google Patents

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Abstract

PURPOSE: A lead frame and a chip package manufacturing method thereof are provided to mount a semiconductor chip on a die pad part where a lead frame is arranged and to electrically connect the chip to the inner lead of a lead part. CONSTITUTION: A die pad part(116) has a groove(112) with a constant height. The die pad part mounts a semiconductor chip on the groove. A lead part electrically connects the semiconductor chip to an external circuit through a wire. The longitudinal part of the lead part is formed into a thin film.

Description

리드 프레임 및 이를 이용한 반도체 칩 패키지의 제조 방법{LEADFRAME AND METHOD OF MANUFACTURIG SEMICONDUCTOR CHIP PACKAGE USING THE SAME}LEADFRAME AND METHOD OF MANUFACTURIG SEMICONDUCTOR CHIP PACKAGE USING THE SAME

본 발명은 리드 프레임 및 이를 이용한 반도체 칩 패키지의 제조 방법에 관한 것으로, 특히 미세 패턴의 구현이 가능하며, 반도체 칩 패키지의 두께를 감소시킬 수 있는 리드 프레임 및 이를 이용한 반도체 칩 패키지의 제조 방법에 관한 것이다. The present invention relates to a lead frame and a method of manufacturing a semiconductor chip package using the same, and more particularly, to a lead pattern capable of realizing a fine pattern and reducing the thickness of the semiconductor chip package and a method of manufacturing the semiconductor chip package using the same. will be.

일반적으로, 반도체 칩 패키지(200)는 리드 프레임에 마련되는 다이 패드부에 반도체 칩이 실장되어 봉지재로 팩킹처리되며, 이 반도체 칩은 와이어를 통해 리드 프레임과 전기적으로 연결된다. In general, the semiconductor chip package 200 is packaged with an encapsulant by mounting a semiconductor chip in a die pad part provided in a lead frame, and the semiconductor chip is electrically connected to the lead frame through a wire.

이와 같이, 리드 프레임은 반도체 칩 패키지(200)의 내부와 외부 회로를 연결해줌과 동시에 반도체 칩을 실장한다. 이를 위해, 리드 프레임은 반도체 칩이 실장되는 다이 패드부와, 와이어에 의해 반도체 칩과 전기적으로 연결되는 리드부(210)의 이너 리드와, 외부 회로와 전기적으로 연결되는 리드부(210)의 외부 리드(212)로 구성된다. As such, the lead frame connects the internal and external circuits of the semiconductor chip package 200 and simultaneously mounts the semiconductor chip. To this end, the lead frame may include a die pad part on which the semiconductor chip is mounted, an inner lead of the lead part 210 electrically connected to the semiconductor chip by a wire, and an outside of the lead part 210 electrically connected to an external circuit. It consists of a lead 212.

도 1에 도시된 바와 같이 리드 프레임의 리드부(210)는 소정의 두께를 가지 는 리드(lead) 구조로 형성함으로써 소형화, 슬림화 및 미세 패턴의 구현이 어려운 문제점이 발생되며, 반도체 칩과 리드부(210)의 이너 리드를 전기적으로 연결해주는 와이어의 길이가 길어짐으로써 비용이 증가하는 문제점이 발생된다. As shown in FIG. 1, the lead portion 210 of the lead frame is formed in a lead structure having a predetermined thickness, thereby making it difficult to realize miniaturization, slimming, and fine patterns. The longer the length of the wire that electrically connects the inner lead of 210 causes a problem of increased cost.

따라서, 본 발명이 해결하고자 하는 과제는 미세 패턴의 구현이 가능하며, 반도체 칩 패키지의 두께를 감소시킬 수 있는 리드 프레임 및 이를 이용한 반도체 칩 패키지의 제조 방법을 제공하는 것이다. Accordingly, an object of the present invention is to provide a lead frame capable of realizing a fine pattern and reducing the thickness of the semiconductor chip package and a method of manufacturing the semiconductor chip package using the same.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 리드 프레임은 일정 높이로 홈이 형성되며, 상기 홈에 반도체 칩을 실장하는 다이 패드부와, 상기 반도체 칩을 와이어를 통해 외부 회로와 전기적으로 연결시켜주며, 길이 방향이 박막으로 형성된 리드부와, 상기 리드부들 사이에 절연 물질로 형성되어 상기 리드부를 지지하며, 상기 리드부 간에 절연시키는 지지부를 포함하는 것을 특징으로 한다. In order to achieve the above technical problem, the lead frame according to the present invention is formed with a groove having a predetermined height, the die pad portion for mounting a semiconductor chip in the groove, and electrically connecting the semiconductor chip to an external circuit through a wire And a lead part formed of a thin film in a longitudinal direction, and a support part formed of an insulating material between the lead parts to support the lead part and to insulate the lead part.

여기서, 상기 리드 프레임으로는 구리(Cu), 구리 합금, 철(Fe), 철 합금의 전도성 가능한 금속 재질로 형성되는 것을 특징으로 한다. Here, the lead frame is characterized in that formed of a conductive metal material of copper (Cu), copper alloy, iron (Fe), iron alloy.

그리고, 상기 리드부는 수평부 및 수직부를 가지도록 형성되며, 상기 반도체 칩과 인접한 위치이며, 상기 리드부의 수평부 상부에 형성된 이너 리드와, 상기 리드부의 수직부 하부에 형성된 아우터 리드를 포함하는 것을 특징으로 한다. The lead portion is formed to have a horizontal portion and a vertical portion, the lead portion is positioned adjacent to the semiconductor chip, and includes an inner lead formed at an upper portion of the horizontal portion of the lead portion and an outer lead formed at a lower portion of the vertical portion of the lead portion. It is done.

또한, 상기 반도체 칩을 실장하는 다이 패드부의 높이는 상기 리드부의 수직부의 높이보다 작도록 형성하는 것을 특징으로 한다. In addition, the height of the die pad portion for mounting the semiconductor chip is characterized in that it is formed to be smaller than the height of the vertical portion of the lead portion.

그리고, 상기 리드부의 이너 리드와 아우터 리드 사이의 높이는 리드부의 수직부보다 높게 형성된 것을 특징으로 한다. The height between the inner lead and the outer lead of the lead portion is higher than that of the vertical portion of the lead portion.

또한, 상기 이너 리드 및 상기 아우터 리드는 니켈(Ni), 팔라듐(Pd), 금(Au), 은(Ag), 주석(Sn), 구리(Cu), 크롬(Cr) 중 적어도 하나의 층으로 형성된 것을 특징으로 한다. In addition, the inner lead and the outer lead may include at least one layer of nickel (Ni), palladium (Pd), gold (Au), silver (Ag), tin (Sn), copper (Cu), and chromium (Cr). Characterized in that formed.

그리고, 상기 이너 리드 및 아우터 리드는 적어도 1열으로 형성된 것을 특징으로 한다. The inner lead and outer lead may be formed in at least one row.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 칩 패키지의 제조 방법은 리드 프레임에 포토레지스트를 도포한 후, 포토리소그래피 공정을 통해 제1 포토레지스트 패턴을 형성하고, 상기 제1 포토레지스트 패턴 상에 금속 물질로 도금하여 이너 리드 및 아우터 리드를 형성하는 단계와, 상기 이너 리드 및 아우터 리드가 형성된 리드 프레임에 포토레지스트를 도포한 후, 포토리소그래피 공정을 통해 제2 포토레지스트 패턴을 형성하는 단계와, 상기 제2 포토레지스트 패턴을 마스크로 상기 리드 프레임 하부를 식각 공정하여 리드부홈을 형성하는 단계와, 상기 리드부홈에 절연 물질으로 지지부를 형성하는 단계와, 상기 리드 프레임 상부를 적어도 한번 식각하여 홈이 형성된 다이 패드부를 형성하며, 상기 리드 부간을 단락함과 동시에 상기 리드부의 길이 방향의 두께를 박막으로 형성하는 단계와, 상기 다이 패드 상에 반도체를 실장하며, 상기 반도체 칩과 상기 이너 리드와 전기적으로 연결하기 위해 와이어를 본딩하는 단계와, 상기 반도체 칩이 실장된 리드 프레임을 봉지재로 팩킹하는 단계를 포함하는 것을 특징으로 한다. In order to achieve the above technical problem, in the method of manufacturing a semiconductor chip package according to the present invention, after the photoresist is applied to a lead frame, a first photoresist pattern is formed through a photolithography process, and the first photoresist pattern is Forming an inner lead and an outer lead by plating with a metal material on the substrate, applying a photoresist to the lead frame on which the inner lead and the outer lead are formed, and then forming a second photoresist pattern through a photolithography process; Forming a lead portion groove by etching the lower portion of the lead frame using the second photoresist pattern as a mask, forming a support portion with an insulating material in the lead portion groove, and etching the upper portion of the lead frame at least once. And formed die pad portion, and at the same time shorting the lead portion, Forming a thin film in a length direction of the lead portion in a thin film, mounting a semiconductor on the die pad, bonding a wire to electrically connect the semiconductor chip and the inner lead, and mounting the semiconductor chip And packing the lead frame into an encapsulant.

여기서, 상기 제2 포토레지스트 패턴을 마스크로 상기 리드 프레임 하부를 식각 공정하여 리드부홈을 형성하는 단계는 상기 제2 포토레지스트 패턴을 마스크 로 상기 리드 프레임 하부를 식각 공정하여 리드부홈을 형성함과 동시에 상기 리드 프레임 상부에 리드부 간 및 다이 패드부가 형성되어질 영역을 일부 식각할 수 있다. The etching of the lower part of the lead frame using the second photoresist pattern as a mask may include forming a lead part groove by etching the lower part of the lead frame using the second photoresist pattern as a mask. Portions between the lead portions and the die pad portion may be partially etched on the lead frame.

또한, 상기 홈에 절연 물질로 지지부를 형성하는 단계는 상기 리드 프레임 하부의 홈에 절연 물질을 포토 솔더링 레지스트(Photo Soldering Resist)으로 형성하는 경우에 상기 포토 솔더링 레지스트를 노광 및 현상하여 지지부를 형성할 수 있다. In the forming of the supporting part with the insulating material in the groove, the supporting part may be formed by exposing and developing the photo soldering resist when the insulating material is formed with the photo soldering resist in the groove under the lead frame. Can be.

그리고, 상기 홈에 절연 물질로 지지부를 형성하는 단계는 상기 리드 프레임 하부의 홈에 절연 물질을 구리가 코팅된 레진(Resin Coated Copper), 프리-프레그(Pre-preg), 에폭시(Epoxy) 중 어느 하나로 채워진 지지부가 형성하는 경우에 상기 구리가 코팅된 레진, 프리-프레그, 에폭시(Epoxy) 중 어느 하나를 프레스(Press) 공정을 한 뒤, 연마 공정을 하여 평탄화시켜 지지부를 형성할 수 있다. In the forming of the support part with an insulating material in the groove, the insulating material in the groove under the lead frame may be formed of resin coated copper, pre-preg or epoxy. When the support part filled with any one is formed, any one of the copper-coated resin, pre-preg, and epoxy may be pressed and then polished to planarize the support. .

본 발명에 따른 리드 프레임 및 이를 이용한 반도체 칩 패키지의 제조 방법은 리드리스 패키지로 리드가 외측에 연결되지 않는 형태로, 리드 프레임에 마련된 다이 패드부 상에 반도체 칩이 실장되며, 반도체 칩과 리드부의 이너 리드와 전기적으로 접속될 수 있도록 형성된다. 이때, 본 발명은 리드부 사이에 절연 물질의 지지부를 형성하여 절연층 역할과 동시에 미세 회로 패턴의 지지 역활을 한다. 또한, 리드부의 이너 리드와 반도체 칩이 근접하도록 형성됨으로써 와이어의 길이가 짧아질 수 있다. In the lead frame and the method of manufacturing a semiconductor chip package using the same according to the present invention, the lead is not connected to the outside as a leadless package, the semiconductor chip is mounted on the die pad portion provided in the lead frame, and the semiconductor chip and the lead portion It is formed to be electrically connected with the inner lead. In this case, the present invention forms a supporting portion of the insulating material between the lead portion to serve as an insulating layer and to support the fine circuit pattern. In addition, since the inner lead of the lead portion and the semiconductor chip are formed to be close to each other, the length of the wire may be shortened.

그리고, 이너 리드 및 아우터 리드가 적어도 한 열으로 형성된 다열 프레임으로 형성됨으로써 고집화될 수 있으며, 공정 중에 리드 프레임의 상부 식각 공정을 함으로써 반도체 칩 패키지의 두께를 박막 형태로 형성함과 동시에 미세 패턴 회로 구현이 가능하다. In addition, the inner lead and the outer lead may be formed by a multi-column frame formed in at least one row, and thus may be highly integrated. The upper etching process of the lead frame may be performed to form the thickness of the semiconductor chip package in the form of a thin film, and at the same time, the fine pattern circuit may be formed. Implementation is possible.

한편, 리드 프레임은 금속 재질로 형성함으로써 열전도에 우수하다. On the other hand, the lead frame is formed of a metal material and is excellent in thermal conductivity.

이하, 본 발명의 바람직한 실시 예를 도 2a 내지 도 7b를 참조하여 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to FIGS. 2A to 7B.

도 2a는 본 발명에 따른 리드 프레임의 상면을 나타낸 평면도이고, 도 2b는 도 2a에 도시된 리드 프레임의 후면을 나타낸 평면도이다. 그리고, 도 3는 도 2a 및 도 2b에 도시된 리드 프레임을 이용한 반도체 칩 패키지를 Ⅰ-Ⅰ' 선을 따라 절단한 단면도이다. 도 4a 및 도 4b는 도 3에 도시된 리드 프레임을 설명하기 위한 단면도이다. Figure 2a is a plan view showing the top surface of the lead frame according to the present invention, Figure 2b is a plan view showing the rear surface of the lead frame shown in Figure 2a. 3 is a cross-sectional view taken along line II ′ of the semiconductor chip package using the lead frames illustrated in FIGS. 2A and 2B. 4A and 4B are cross-sectional views for describing the lead frame shown in FIG. 3.

도 2a, 도 2b 및 도 3에 도시된 반도체 칩 패키지는 리드 프레임에 마련되는 다이 패드부(116) 상에 반도체 칩(120)이 실장되고, 이 반도체 칩(120)과 리드 프레임의 리드부(100)가 와이어를 통해 전기적으로 접속된다. 그리고, 반도체 칩 패키지는 리드 프레임과 반도체 칩(120)을 일괄적으로 봉지재(130)를 이용하여 몰드 수지, 이엠씨(Epoxy Mold Compound;EMC)로 팩킹처리된다.In the semiconductor chip package illustrated in FIGS. 2A, 2B, and 3, a semiconductor chip 120 is mounted on a die pad part 116 provided in a lead frame, and the semiconductor chip 120 and the lead part of the lead frame ( 100 is electrically connected via a wire. In addition, the semiconductor chip package is packaged with the lead frame and the semiconductor chip 120 by using the encapsulant 130 in a mold resin and an epoxy mold compound (EMC).

리드 프레임은 반도체 칩(120)을 실장하며, 반도체 칩 패키지의 내부와 외부 회로를 전기적으로 연결해준다. 이를 위해, 리드 프레임은 반도체칩(120)을 실장 하는 다이 패드부(116)와, 반도체 칩(120)을 외부 회로에 연결해주는 리드부(100)와, 리드부(100)의 상단부에 형성된 이너 리드(122)와, 리드부(100)의 하단부에 형성된 아우터 리드(124)와, 리드 프레임의 리드부(100)들 사이에 형성되어 절연시켜주는 지지부(110)를 포함한다. 이때, 리드 프레임은 구리(Cu), 구리 합금, 철(Fe), 철 합금의 전도성 가능한 금속 재질로 형성될 수 있다. The lead frame mounts the semiconductor chip 120 and electrically connects internal and external circuits of the semiconductor chip package. To this end, the lead frame may include a die pad part 116 for mounting the semiconductor chip 120, a lead part 100 connecting the semiconductor chip 120 to an external circuit, and an inner portion formed at an upper end of the lead part 100. A lead 122, an outer lead 124 formed at a lower end of the lead part 100, and a support part 110 formed between the lead parts 100 of the lead frame and insulated from each other. In this case, the lead frame may be formed of a conductive metal material of copper (Cu), a copper alloy, iron (Fe), and an iron alloy.

반도체 칩(120)은 와이어(126)를 통해 리드부(100)의 이너 리드(122)와 접속되고, 리드부(100)의 아우터 리드(124)를 통해 반도체 칩(120)이 외부 회로와 접속된다. 이를 위해, 리드부(100)의 이너 리드(122)와 아우터 리드(124)는 니켈(Ni), 팔라듐(Pd), 금(Au), 은(Ag), 주석(Sn), 구리(Cu), 크롬(Cr) 중 적어도 하나의 층으로 형성될 수 있다. The semiconductor chip 120 is connected to the inner lead 122 of the lead part 100 through a wire 126, and the semiconductor chip 120 is connected to an external circuit through the outer lead 124 of the lead part 100. do. To this end, the inner lead 122 and the outer lead 124 of the lead portion 100 are nickel (Ni), palladium (Pd), gold (Au), silver (Ag), tin (Sn), copper (Cu) , Chromium (Cr) may be formed of at least one layer.

구체적으로, 이너 리드(122)는 리드부(100)의 수평부(102)의 상단부에 형성되며, 아우터 리드(124)는 리드부(100)의 수직부(104)의 하단부에 형성됨으로써 서로 중첩되지 않게 형성된다. 이너 리드(122)는 아우터 리드(124)와 대응되는 위치의 상단이 아닌 수평부(102)의 위치 중 반도체 칩(120)와 근접하도록 형성함으로써 와이어(126)의 길이를 줄일 수 있다. 이에 따라, 와이어(126)의 길이를 줄임으로써 그에 따른 비용을 감소시킬 수 있다. 아우터 리드(124)의 폭은 이너 리드(122)의 폭보다 크게 형성할 수 있다. Specifically, the inner lead 122 is formed at the upper end of the horizontal portion 102 of the lead portion 100, and the outer lead 124 is formed at the lower end of the vertical portion 104 of the lead portion 100 to overlap each other. It is not formed. The inner lead 122 may be formed to be close to the semiconductor chip 120 among the positions of the horizontal portion 102 instead of the top of the position corresponding to the outer lead 124, thereby reducing the length of the wire 126. Accordingly, reducing the length of the wire 126 can reduce the cost accordingly. The width of the outer lead 124 may be greater than the width of the inner lead 122.

그리고, 리드부(100)의 수평부(102)의 길이를 조절하여 다양한 크기의 반도체 칩(120)을 동일한 반도체 칩 패키지의 크기로 형성할 수 있다. The length of the horizontal portion 102 of the lead part 100 may be adjusted to form semiconductor chips 120 having various sizes in the same size of the semiconductor chip package.

또한, 이너 리드(122) 및 아우터 리드(124)는 도 2a 및 도 2b에 도시된 A 영 역 및 B 영역과 같이 적어도 1열으로 배열되어 형성되어 고집적화가 가능하다. In addition, the inner lead 122 and the outer lead 124 are formed to be arranged in at least one column, such as the A region and the B region illustrated in FIGS. 2A and 2B, and thus may be highly integrated.

지지부(110)는 리드부(100)들 사이에 형성되어 절연시켜줌과 동시에 리드 프레임을 지지해준다. 지지부(110)는 포토 솔더링 레지스트(Photo Soldering Resist;PSR), 구리가 코팅된 레진(Resin Coated Copper;RCC), 프리-프레그(Pre-preg;PP), 에폭시(Epoxy) 중 어느 하나로 리드부 홈(112)에 형성된다. The support part 110 is formed between the lead parts 100 to insulate and support the lead frame. The support 110 may be any one of a photo soldering resist (PSR), a resin coated copper (RCC), a pre-preg (PP), and an epoxy. It is formed in the groove 112.

다이 패드부(116)는 반도체 칩(120)의 일정 높이만큼 삽입되어 실장될 수 있도록 다이 패드 홈부(106)가 형성된다. 이에 따라, 다이 패드부(116)의 높이(H2)는 리드부(100)의 수직부(102)의 높이(H4)보다 낮게 형성되며, 반도체 칩(120)이 일정 높이 삽입되어 실장됨으로써 반도체 칩(120)이 외부로 노출되는 높이가 적게 됨으로써 반도체 칩 패키지가 박형화될 수 있다. The die pad part 116 is formed with a die pad groove part 106 so that the die pad part 116 can be inserted and mounted by a predetermined height of the semiconductor chip 120. Accordingly, the height H2 of the die pad part 116 is formed to be lower than the height H4 of the vertical part 102 of the lead part 100, and the semiconductor chip 120 is inserted and mounted at a predetermined height so that the semiconductor chip is mounted. Since the height at which the 120 is exposed to the outside becomes small, the semiconductor chip package may be thinned.

리드 프레임은 도 4a에 도시된 바와 같이 1차 상면 식각 공정을 한 후, 도 4b에 도시된 바와 같이 2차 상면 식각 공정을 하여 리드부(100)의 수평부(H7)가 일정 높이만큼 식각되어 리드부(100)의 수평부(102)의 높이가 낮게됨으로써 리드부(100)의 수평부(102)의 두께(H6)가 박막 형태로 되며, 다이 패드 홈부(106)의 높이를 조절함으로써 반도체 칩 패키지의 두께를 감소시킴으로써 반도체 칩 패키지를 슬림화시킬 수 있다. 이에 따라, 리드 프레임은 리드부(100)의 이너 리드(122)와 아우터 리드(124) 사이의 높이는 리드부(100)의 수직부(102)의 높이보다 높다 After the lead frame is subjected to the primary top surface etching process as shown in FIG. 4A, the horizontal portion H7 of the lead part 100 is etched by a predetermined height by performing the secondary top surface etching process as shown in FIG. 4B. As the height of the horizontal portion 102 of the lead portion 100 is lowered, the thickness H6 of the horizontal portion 102 of the lead portion 100 becomes a thin film, and the semiconductor is controlled by adjusting the height of the die pad groove portion 106. The semiconductor chip package can be made slim by reducing the thickness of the chip package. Accordingly, the height of the lead frame between the inner lead 122 and the outer lead 124 of the lead portion 100 is higher than the height of the vertical portion 102 of the lead portion 100.

도 5a 내지 도 5m은 도 3에 도시된 본 발명에 실시 예에 따른 반도체 칩 패키지의 제조 방법을 나타낸 단면도들이다. 5A through 5M are cross-sectional views illustrating a method of manufacturing a semiconductor chip package in accordance with an embodiment of the present invention illustrated in FIG. 3.

도 5a에 도시된 바와 같이 금속 재질의 리드 프레임(150)을 마련한다. 여기 서, 리드 프레임(150)으로는 구리(Cu), 구리 합금, 철(Fe), 철 합금 등의 전도성 가능한 금속 재질로 형성된다. As shown in FIG. 5A, a lead frame 150 made of metal is provided. Here, the lead frame 150 is formed of a conductive metal material such as copper (Cu), copper alloy, iron (Fe), iron alloy.

도 5b 및 도 5c에 도시된 바와 같이 리드 프레임(150) 상부 및 하부에 포토레지스트(140)가 도포된 후, 리드 프레임(150) 상부 및 하부 각각에 마스크를 이용하여 제1 포토레지스트 패턴(142)이 형성된다. 5B and 5C, after the photoresist 140 is applied to the upper and lower portions of the lead frame 150, the first photoresist pattern 142 is formed on the upper and lower portions of the lead frame 150 by using a mask. ) Is formed.

구체적으로, 리드 프레임(150) 상부 및 하부에 포토레지스트가 형성된다. 이때, 포토레지스트는 액체 타입의 포토레지스트(Lquid Photo Resist;LPR), 필름 타입의 포토레지스트(Dry Film Resist;DFR) 등으로 형성될 수 있다. 이러한, 리드 프레임(150) 상부 및 하부 각각에 마스크를 이용한 포토리소그래피 공정으로 포토레지스트가 노광 및 현상됨으로써 도 5c에 도시된 바와 같이 제1 포토레지스트 패턴(142)이 형성된다.Specifically, photoresists are formed on and under the lead frame 150. In this case, the photoresist may be formed of a liquid type photoresist (LPR), a film type photoresist (DFR), or the like. The photoresist is exposed and developed in a photolithography process using a mask on each of the upper and lower portions of the lead frame 150 to form the first photoresist pattern 142 as illustrated in FIG. 5C.

마스크(170,172)는 석영 기판 상에 차단층이 형성된 차단 영역(S1)과, 석영 기판만 존재하는 투과 영역(S2)을 구비한다. 리드 프레임(150) 상부에 위치한 마스크(170)는 도 6a에 도시된 바와 같이 이너 리드(122)가 형성되어질 위치에 투과 영역(S2)이 위치하여 노광 공정시 자외선을 투과시킴으로써 현상 공정 후 도 5c에 도시된 바와 같이 제1 포토레지스트 패턴(142)이 형성된다. The masks 170 and 172 include a blocking region S1 having a blocking layer formed on a quartz substrate, and a transmitting region S2 in which only a quartz substrate exists. As shown in FIG. 6A, the mask 170 positioned on the lead frame 150 has a transmissive region S2 positioned at the position where the inner lead 122 is to be formed, and transmits ultraviolet rays during the exposure process. As shown in FIG. 1, a first photoresist pattern 142 is formed.

리드 프레임(150) 하부에 위치한 마스크(172)는 도 6b에 도시된 바와 같이 아우터 리드(124)가 형성되어질 위치에 투과 영역(S2)이 위치하여 노광 공정시 자외선을 투과시킴으로써 현상 공정 후 도 5c에 도시된 바와 같이 제1 포토레지스트 패턴(142)이 형성된다. As shown in FIG. 6B, the mask 172 under the lead frame 150 is positioned at the position where the outer lead 124 is to be formed so that the transmission region S2 is positioned to transmit ultraviolet rays during the exposure process. As shown in FIG. 1, a first photoresist pattern 142 is formed.

도 5d에 도시된 바와 같이 제1 포토레지스트 패턴(142)이 형성된 리드 프레임(150) 상부 및 하부에 니켈(Ni), 팔라듐(Pd), 금(Au), 은(Ag), 주석(Sn), 구리(Cu), 크롬(Cr) 중 적어도 하나의 층으로 형성된다. 이에 따라, 리드 프레임(150) 상에는 이너 리드(122)가 형성되며, 리드 프레임(150) 하부에는 아우터 리드(124)가 형성된다. As shown in FIG. 5D, nickel (Ni), palladium (Pd), gold (Au), silver (Ag), and tin (Sn) are disposed on and under the lead frame 150 on which the first photoresist pattern 142 is formed. , Copper (Cu), chromium (Cr) is formed of at least one layer. Accordingly, an inner lead 122 is formed on the lead frame 150, and an outer lead 124 is formed below the lead frame 150.

도 5e 및 도 5f에 도시된 바와 같이 리드 프레임(150) 상부 및 하부에 포토레지스트(140)가 도포된 후, 리드 프레임(150) 상부 및 하부 각각에 마스크를 이용하여 제2 포토레지스트 패턴(144)이 형성된다. After the photoresist 140 is applied to the upper and lower portions of the lead frame 150 as illustrated in FIGS. 5E and 5F, the second photoresist pattern 144 is formed on the upper and lower portions of the lead frame 150 by using a mask. ) Is formed.

구체적으로, 리드 프레임(150) 상부 및 하부에 포토레지스트가 형성된다. 이러한, 리드 프레임(150) 상부 및 하부 각각에 마스크를 이용한 포토리소그래피 공정으로 포토레지스트가 노광 및 현상됨으로써 도 5f에 도시된 바와 같이 제2 포토레지스트 패턴(144)이 형성된다.Specifically, photoresists are formed on and under the lead frame 150. The photoresist is exposed and developed in a photolithography process using a mask on each of the upper and lower portions of the lead frame 150 to form a second photoresist pattern 144 as shown in FIG. 5F.

리드 프레임(150) 상부에 위치한 마스크(174)는 도 6c에 도시된 바와 같이 다이 패드부(116)가 형성되어질 위치(W3)와, 리드부 간(W1)에 투과 영역(S2)이 위치하여 노광 공정시 자외선을 투과시킴으로써 현상 공정 후 도 5f에 도시된 바와 같이 제2 포토레지스트 패턴(144)이 형성된다. As shown in FIG. 6C, the mask 174 disposed on the lead frame 150 has a position W3 where the die pad part 116 is to be formed and a transmission area S2 between the lead parts W1. The second photoresist pattern 144 is formed as shown in FIG. 5F after the developing process by transmitting ultraviolet rays during the exposure process.

리드 프레임(150) 하부에 위치한 마스크(176)는 도 6b에 도시된 바와 같이 지지부(110)가 형성되어질 위치(W2)에 투과 영역(S2)이 위치하여 노광 공정시 자외선을 투과시킴으로써 현상 공정 후 도 5f에 도시된 바와 같이 제2 포토레지스트 패턴(144)이 형성된다. As shown in FIG. 6B, the mask 176 disposed under the lead frame 150 has a transmissive region S2 positioned at a position W2 where the support 110 is to be formed, thereby transmitting ultraviolet rays during the exposure process. As shown in FIG. 5F, a second photoresist pattern 144 is formed.

도 5g에 도시된 바와 같이 리드 프레임(150) 상부 및 하부 각각에 형성된 제2 포토레지스트 패턴(144)을 마스크로 노출된 리드 프레임(150)이 식각 공정을 통해 제거된다. 참고로, 도 5g에 도시된 점선 부분은 인접한 리드 프레임을 나타낸 것이다. As shown in FIG. 5G, the lead frame 150 exposed using the second photoresist pattern 144 formed on the upper and lower portions of the lead frame 150 as a mask is removed through an etching process. For reference, the dotted line portion shown in FIG. 5G represents an adjacent lead frame.

구체적으로, 리드 프레임(150) 상부는 제2 포토레지스트 패턴(144)을 마스크로 리드부(W1) 간 및 다이 패드부가 형성되어질 영역(W3)이 일부 식각되고, 리드 프레임(150) 하부는 제2 포토레지스트 패턴(144)을 마스크로 일정 높이로 식각됨으로써 리드부홈(112)이 형성된다. Specifically, the upper portion of the lead frame 150 is partially etched between the lead portion W1 and the region W3 on which the die pad portion is to be formed using the second photoresist pattern 144 as a mask. The lead portion groove 112 is formed by etching the photoresist pattern 144 to a predetermined height using a mask.

도 5h에 도시된 바와 같이 리드 프레임(150) 상부 및 하부에 남은 제2 포토레지스트 패턴(144)을 박리한다. As illustrated in FIG. 5H, the second photoresist pattern 144 remaining on the upper and lower portions of the lead frame 150 is peeled off.

도 5i 및 도 5j에 도시된 바와 같이 리드부홈(112)에 포토 솔더링 레지스트(Photo Soldering Resist; 이하,PSR), 구리가 코팅된 레진(Resin Coated Copper; 이하,RCC), 프리-프레그(Pre-preg; 이하,PP), 에폭시(Epoxy) 중 어느 하나로 채워진 지지부(110)가 형성된다. As shown in FIGS. 5I and 5J, a photo soldering resist (PSR), a resin coated copper (RCC), and a pre-preg are formed in the lead groove 112. Hereinafter, the support 110 filled with any one of PP) and epoxy is formed.

구체적으로, 도 5i에 도시된 바와 같이 리드부홈(112)이 형성된 리드 프레임(150) 하부에 PSR, RCC, PP, Epoxy 중 어느 하나가 도포된다. 리드 프레임(150) 하부에 PSR를 도포한 경우에는 도 5j에 도시된 바와 같이 PSR이 노광 및 현상됨으로써 리드부홈(112)이 형성된 영역 외에 PSR은 제거되고, 리드부홈(112)에는 PSR가 채워진 지지부(110)가 형성된다. Specifically, as shown in FIG. 5I, any one of PSR, RCC, PP, and Epoxy is applied to the lower part of the lead frame 150 in which the lead part grooves 112 are formed. When the PSR is applied to the lower part of the lead frame 150, as shown in FIG. 5J, the PSR is exposed and developed so that the PSR is removed in addition to the region in which the lead part groove 112 is formed, and the support part in which the PSR is filled in the lead part groove 112 is filled. 110 is formed.

또한, 도 7a 및 도 7b에 도시된 바와 같이 리드 프레임(150) 하부에 RCC, PP, Epoxy 중 어느 하나를 도포한 경우에는 프레스(Press) 공정이 이루지며, 연마 공정을 하여 평탄화시킴으로써 리드부홈(112)에는 RCC, PP, Epoxy 중 어느 하나가 채워진 지지부(110)가 형성된다. In addition, as shown in FIGS. 7A and 7B, when any one of RCC, PP, and Epoxy is applied to the lower part of the lead frame 150, a press process is performed, and the lead part groove is flattened by a polishing process. 112 is formed with a support 110 filled with any one of RCC, PP, Epoxy.

도 5k에 도시된 바와 같이 이너 리드(122)가 형성된 영역을 제외하고, 리드 프레임(140) 상면이 식각된다. 이에 따라, 리드 프레임(150) 상부에 일정 높이로 반도체 칩이 삽입될 수 있도록 다이 패드 홈부(106)가 형성된 다이 패드부(116)가 형성되고, 리드부(100) 간에 단락이 되며, 리드부(100)의 수평부 영역(W4)이 식각된다. Except for the region where the inner lead 122 is formed, as shown in FIG. 5K, the upper surface of the lead frame 140 is etched. Accordingly, the die pad portion 116 having the die pad groove portion 106 formed thereon is formed on the lead frame 150 so that the semiconductor chip can be inserted at a predetermined height, and the lead portions 100 are short-circuited. The horizontal portion W4 of 100 is etched.

예로 들어, 리드 프레임의 두께가 5mil로 형성되었을 경우에 도 5g의 식각 공정에서 리드 프레임(150) 상부는 리드부 간(W1) 및 다이 패드 홈부(W3)가 형성되어질 영역이 30㎛으로 일부 식각되며, 리드 프레임(150) 하부는 리드부홈(112)이 65㎛으로 식각된다. 이 후, 도 5k에 도시된 바와 같이 한 번 더 상면을 30㎛으로 식각 공정하여 리드부(100)의 수평부(102)가 식각 공정되며, 리드 간(W1) 단락됨과 동시에 일정 높이의 다이 패드 홈부(W3,106)가 형성된다. 이에 따라, 리드부(100)의 수평부(102)의 높이(H6)는 30㎛의 두께로 형성됨으로써 리드부(100)의 수평부(102)가 박막 형태가 됨으로써 리드 프레임의 두께도 박막 형태로 형성될 수 있다. For example, when the thickness of the lead frame is 5 mil, in the etching process of FIG. 5G, a portion of the lead frame 150 formed between the lead portions W1 and the die pad groove portion W3 may be partially etched to 30 μm. In the lower part of the lead frame 150, the lead part groove 112 is etched to 65 μm. After that, as shown in FIG. 5K, the upper surface is further etched to 30 μm so that the horizontal portion 102 of the lead portion 100 is etched, and the die pads having a predetermined height are simultaneously shorted between the leads W1. Grooves W3 and 106 are formed. Accordingly, the height H6 of the horizontal portion 102 of the lead portion 100 is formed to have a thickness of 30 μm so that the horizontal portion 102 of the lead portion 100 becomes a thin film form, so that the thickness of the lead frame is also thin film form. It can be formed as.

도 5l에 도시된 바와 같이 다이 패드 홈부(106)에 반도체 칩(120)을 실장하며, 반도체 칩(120)과 이너 리드(122)가 전기적으로 연결될 수 있도록 와이어(126) 본딩을 한다. 이때, 반도체 칩(120)은 다이 패드 홈부(106) 상에 접착제를 통해 접합될 수 있다. As illustrated in FIG. 5L, the semiconductor chip 120 is mounted in the die pad groove 106, and the wire 126 is bonded so that the semiconductor chip 120 and the inner lead 122 may be electrically connected to each other. In this case, the semiconductor chip 120 may be bonded to the die pad groove 106 through an adhesive.

도 5m에 도시된 바와 같이 다이 패드부(116) 상에 반도체 칩(120)이 실장되며, 와이어(126)가 본딩된 리드 프레임(150)을 일괄적으로 봉지재(130)를 이용하여 몰드 수지, 이엠씨(Epoxy Mold Compound;EMC)로 팩킹처리됨으로써 반도체 칩 패키지가 형성된다. As shown in FIG. 5M, the semiconductor chip 120 is mounted on the die pad part 116, and the lead frame 150 to which the wire 126 is bonded is collectively formed using the encapsulant 130. The semiconductor chip package is formed by packing with an epoxy mold compound (EMC).

이상에서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술된 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. In the detailed description of the present invention described above with reference to the preferred embodiment of the present invention, those skilled in the art or those skilled in the art having ordinary knowledge, the present invention described in the claims below It will be understood that various modifications and changes can be made in the present invention without departing from the spirit and scope of the invention.

따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정하여져야만 할 것이다. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

도 1은 종래 반도체 칩 패키지를 나타낸 사시도이다. 1 is a perspective view showing a conventional semiconductor chip package.

도 2a는 본 발명에 따른 리드 프레임의 상면을 나타낸 평면도이고, 도 2b는 도 2a에 도시된 리드 프레임의 후면을 나타낸 평면도이다. Figure 2a is a plan view showing the top surface of the lead frame according to the present invention, Figure 2b is a plan view showing the rear surface of the lead frame shown in Figure 2a.

도 3는 도 2a 및 도 2b에 도시된 리드 프레임을 이용한 반도체 칩 패키지를 Ⅰ-Ⅰ' 선을 따라 절단한 단면도이다. 3 is a cross-sectional view taken along the line II ′ of the semiconductor chip package using the lead frames illustrated in FIGS. 2A and 2B.

도 4a 및 도 4b는 도 3에 도시된 리드 프레임을 설명하기 위한 단면도이다. 4A and 4B are cross-sectional views for describing the lead frame shown in FIG. 3.

도 5a 내지 도 5m은 도 3에 도시된 본 발명에 실시 예에 따른 반도체 칩 패키지의 제조 방법을 나타낸 단면도들이다. 5A through 5M are cross-sectional views illustrating a method of manufacturing a semiconductor chip package in accordance with an embodiment of the present invention illustrated in FIG. 3.

도 6a 내지 도 6c는 제조 공정 중 마스크의 평면도들이다.6A-6C are top views of masks during the manufacturing process.

도 7a 및 도 7b는 지지부의 제조 방법에 대한 다른 실시 예를 나타낸 단면도들이다. 7A and 7B are cross-sectional views illustrating another embodiment of a method of manufacturing a support.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 리드부 106 : 다이 패드 홈부100: lead portion 106: die pad groove portion

110 : 지지부 112 : 리드부홈110: support portion 112: lead portion groove

116 : 다이 패드부 120 : 반도체 칩116: die pad portion 120: semiconductor chip

122 : 이너 리드 124 : 아우터 리드122: inner lead 124: outer lead

126 : 와이어126: wire

Claims (11)

일정 높이로 홈이 형성되며, 상기 홈에 반도체 칩을 실장하는 다이 패드부와;A groove formed at a predetermined height and having a die pad portion for mounting a semiconductor chip in the groove; 상기 반도체 칩을 와이어를 통해 외부 회로와 전기적으로 연결시켜주며, 길이 방향이 박막으로 형성된 리드부와;A lead part electrically connecting the semiconductor chip to an external circuit through a wire and having a longitudinal direction formed of a thin film; 상기 리드부들 사이에 절연 물질로 형성되어 상기 리드부를 지지하며, 상기 리드부 간에 절연시키는 지지부를 포함하는 것을 특징으로 하는 리드 프레임. And a support part formed of an insulating material between the lead parts to support the lead part and to insulate the lead part. 제1항에 있어서,The method of claim 1, 상기 리드 프레임으로는 구리(Cu), 구리 합금, 철(Fe), 철 합금의 전도성 가능한 금속 재질로 형성되는 것을 특징으로 하는 리드 프레임. The lead frame may be formed of a conductive metal material of copper (Cu), a copper alloy, iron (Fe), and an iron alloy. 제1항에 있어서,The method of claim 1, 상기 리드부는 수평부 및 수직부를 가지도록 형성되며,The lead portion is formed to have a horizontal portion and a vertical portion, 상기 반도체 칩과 인접한 위치이며, 상기 리드부의 수평부 상부에 형성된 이너 리드와,An inner lead formed in a position adjacent to the semiconductor chip and formed on an upper portion of the horizontal portion of the lead portion; 상기 리드부의 수직부 하부에 형성된 아우터 리드를 포함하는 것을 특징으로 하는 리드 프레임.And an outer lead formed under the vertical portion of the lead portion. 제3항에 있어서,The method of claim 3, 상기 반도체 칩을 실장하는 다이 패드부의 높이는 상기 리드부의 수직부의 높이보다 작도록 형성하는 것을 특징으로 하는 리드 프레임. And a height of the die pad portion on which the semiconductor chip is mounted is smaller than a height of the vertical portion of the lead portion. 제3항에 있어서, The method of claim 3, 상기 리드부의 이너 리드와 아우터 리드 사이의 높이는 리드부의 수직부보다 높게 형성된 것을 특징으로 하는 리드 프레임. And a height between the inner lead and the outer lead of the lead portion is higher than that of the vertical portion of the lead portion. 제3항에 있어서,The method of claim 3, 상기 이너 리드 및 상기 아우터 리드는 니켈(Ni), 팔라듐(Pd), 금(Au), 은(Ag), 주석(Sn), 구리(Cu), 크롬(Cr) 중 적어도 하나의 층으로 형성된 것을 특징으로 하는 리드 프레임. The inner lead and the outer lead may be formed of at least one of nickel (Ni), palladium (Pd), gold (Au), silver (Ag), tin (Sn), copper (Cu), and chromium (Cr). A lead frame characterized by the above. 제3항에 있어서,The method of claim 3, 상기 이너 리드 및 아우터 리드는 적어도 1열으로 형성된 것을 특징으로 하는 리드 프레임.And the inner lead and the outer lead are formed in at least one row. 리드 프레임에 포토레지스트를 도포한 후, 포토리소그래피 공정을 통해 제1 포토레지스트 패턴을 형성하고, 상기 제1 포토레지스트 패턴 상에 금속 물질로 도금하여 이너 리드 및 아우터 리드를 형성하는 단계와;After applying the photoresist to the lead frame, forming a first photoresist pattern through a photolithography process and plating the first photoresist pattern with a metal material to form inner leads and outer leads; 상기 이너 리드 및 아우터 리드가 형성된 리드 프레임에 포토레지스트를 도포한 후, 포토리소그래피 공정을 통해 제2 포토레지스트 패턴을 형성하는 단계와;Applying a photoresist to the lead frame on which the inner lead and the outer lead are formed, and then forming a second photoresist pattern through a photolithography process; 상기 제2 포토레지스트 패턴을 마스크로 상기 리드 프레임 하부를 식각 공정하여 리드부홈을 형성하는 단계와;Forming a lead portion groove by etching the lower portion of the lead frame using the second photoresist pattern as a mask; 상기 리드부홈에 절연 물질으로 지지부를 형성하는 단계와;Forming a support part with an insulating material in the lead part groove; 상기 리드 프레임 상부를 적어도 한번 식각하여 홈이 형성된 다이 패드부를 형성하며, 상기 리드 부간을 단락함과 동시에 상기 리드부의 길이 방향의 두께를 박막으로 형성하는 단계와;Etching the upper portion of the lead frame at least once to form a groove formed die pad portion, shorting the lead portion and simultaneously forming a thickness of the lead portion in a thin film; 상기 다이 패드 상에 반도체를 실장하며, 상기 반도체 칩과 상기 이너 리드와 전기적으로 연결하기 위해 와이어를 본딩하는 단계와;Mounting a semiconductor on the die pad, bonding a wire to electrically connect the semiconductor chip and the inner lead; 상기 반도체 칩이 실장된 리드 프레임을 봉지재로 팩킹하는 단계를 포함하는 것을 특징으로 하는 반도체 칩 패키지의 제조 방법. And packaging the lead frame in which the semiconductor chip is mounted with an encapsulant. 제8항에 있어서,The method of claim 8, 상기 제2 포토레지스트 패턴을 마스크로 상기 리드 프레임 하부를 식각 공정하여 리드부홈을 형성하는 단계는Forming a lead portion groove by etching the lower portion of the lead frame using the second photoresist pattern as a mask; 상기 제2 포토레지스트 패턴을 마스크로 상기 리드 프레임 하부를 식각 공정하여 리드부홈을 형성함과 동시에 상기 리드 프레임 상부에 리드부 간 및 다이 패드부가 형성되어질 영역을 일부 식각하는 것을 특징으로 하는 반도체 칩 패키지의 제조 방법. Forming a lead portion groove by etching the lower portion of the lead frame using the second photoresist pattern as a mask, and at least a portion of the region where lead portions and die pad portions are to be formed on the lead frame is etched. Method of preparation. 제8항에 있어서,The method of claim 8, 상기 홈에 절연 물질로 지지부를 형성하는 단계는Forming a support part with an insulating material in the groove 상기 리드 프레임 하부의 홈에 절연 물질을 포토 솔더링 레지스트(Photo Soldering Resist)으로 형성하는 경우에 상기 포토 솔더링 레지스트를 노광 및 현상하여 지지부를 형성하는 것을 특징으로 하는 반도체 칩 패키지의 제조 방법. And forming a support by exposing and developing the photo soldering resist when an insulating material is formed in the groove under the lead frame with a photo soldering resist. 제8항에 있어서,The method of claim 8, 상기 홈에 절연 물질로 지지부를 형성하는 단계는Forming a support part with an insulating material in the groove 상기 리드 프레임 하부의 홈에 절연 물질을 구리가 코팅된 레진(Resin Coated Copper), 프리-프레그(Pre-preg), 에폭시(Epoxy) 중 어느 하나로 채워진 지지부가 형성하는 경우에 상기 구리가 코팅된 레진, 프리-프레그, 에폭시(Epoxy) 중 어느 하나를 프레스(Press) 공정을 한 뒤, 연마 공정을 하여 평탄화시켜 지지부를 형성하는 것을 특징으로 하는 반도체 칩 패키지의 제조 방법. The copper is coated when the support material filled with any one of resin coated copper, pre-preg, and epoxy is coated with an insulating material in the groove under the lead frame. A method of manufacturing a semiconductor chip package, comprising: forming a support by pressing a process of resin, pre-preg, or epoxy and then performing a polishing process to planarize it.
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KR20170004448A (en) * 2015-07-02 2017-01-11 주식회사 에스에프에이반도체 manufacturing method of semiconductor package

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