KR20100121942A - Spin transistor - Google Patents
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Abstract
Description
기판 상에 수직으로 적층된 스핀 트랜지스터에 관한 것이다.It relates to a spin transistor stacked vertically on a substrate.
반도체 소자들을 나노 스케일로 제조시 캐리어 이동도의 증가율이 소자들의 증가율을 따라가지 못하며, 소자의 크기 감소에도 불구하고 파워 요구량이 감소하지 않는 문제가 발생될 수 있다. 이러한 문제를 해결하기 위해서 전자의 스핀을 이용하는 기술이 제안되고 있다. When manufacturing semiconductor devices on a nano scale, the increase in carrier mobility does not follow the growth rate of the devices, and the power requirement may not decrease despite the size reduction of the devices. In order to solve this problem, a technique using an electron spin has been proposed.
스핀 트랜지스터는 스핀분극된 전자의 이동으로 턴온되는 소자로, 전자의 이동에 필요한 전력이 적고, 턴온되는 속도가 빠를 수 있다. The spin transistor is a device that is turned on by the movement of spin-polarized electrons. The spin transistor may have a small amount of power required for the movement of electrons and may be turned on quickly.
한편, 스핀 트랜지스터의 채널 길이가 길어지면 전자스핀 방향이 바뀌는 확률이 커질 수 있으므로, 스핀 트랜지스터의 채널 길이를 짧게 형성하는 것이 중요하다. On the other hand, if the channel length of the spin transistor is longer, the probability that the electron spin direction is changed can be increased. Therefore, it is important to shorten the channel length of the spin transistor.
또한, 스핀 트랜지스터의 채널 상에 소스 및 드레인을 형성하는 경우, 소자의 계면 정합성을 평탄성을 확보하기 위해서 게이트, 채널, 소스 및 드레인을 위한 층을 각각 이어서 증착한 후, 패터닝 과정을 통해서 게이트를 노출시키기 위해 이온 밀링을 한다. 이온밀링은 식각두께 조절이 어려우며, 식각정지층의 두께가 얇은 경우 소자의 결함이 발생될 수 있다. In addition, in the case of forming the source and the drain on the channel of the spin transistor, the layers for the gate, the channel, the source and the drain are subsequently deposited in order to ensure the flatness of the interface compatibility of the device, and then the gate is exposed through the patterning process. Ion milling is performed to Ion milling is difficult to control the etching thickness, and if the thickness of the etch stop layer is thin, device defects may occur.
본 발명의 실시예는 채널길이가 짧으며, 식각시 발생할 수 있는 문제점을 최소화할 수 있는 스핀 트랜지스터를 제공한다.An embodiment of the present invention provides a spin transistor having a short channel length and minimizing a problem that may occur during etching.
본 발명의 일 실시예에 따른 스핀 트랜지스터는: Spin transistor according to an embodiment of the present invention is:
특정방향으로 스핀분극된 전자를 선택적으로 통과시키는 자성물질로 형성된 채널; A channel formed of a magnetic material for selectively passing electrons spin-polarized in a specific direction;
자성물질로 형성된 소스;A source formed of magnetic material;
드레인; 및 drain; And
상기 소스로부터 상기 채널로 주입되는 전자를 선택적으로 통과시키기 위하여 채널의 자화상태를 제어하는 게이트 전극;을 구비하며, And a gate electrode for controlling the magnetization state of the channel to selectively pass electrons injected from the source into the channel.
상기 소스, 채널 및 드레인은 기판에 대해서 수직으로 순차적으로 형성되며, 상기 게이트 전극은 상기 채널을 감싸도록 형성된다. The source, channel, and drain are sequentially formed perpendicular to the substrate, and the gate electrode is formed to surround the channel.
상기 게이트 전극에 인가된 전압에 의해 발생하는 전기장으로 상기 채널을 제어하여 상기 소스로부터 주입되는 스핀분극된 전자의 통과를 제어한다. The channel is controlled by an electric field generated by the voltage applied to the gate electrode to control the passage of spin polarized electrons injected from the source.
본 발명의 실시예에 따른 스핀 트랜지스터는 상기 소스 및 상기 기판 사이에 형성된 소스 전극패드; 및 In an embodiment, a spin transistor includes: a source electrode pad formed between the source and the substrate; And
상기 드레인 상에 형성된 드레인 전극 패드를 더 구비할 수 있다. A drain electrode pad formed on the drain may be further provided.
또한, 상기 채널과 상기 소스 사이의 제1터널배리어; 및 In addition, a first tunnel barrier between the channel and the source; And
상기 채널과 상기 드레인 사이의 제2터널배리어;를 더 구비할 수 있다. And a second tunnel barrier between the channel and the drain.
상기 소스는, 상기 제1터널배리어 상의 강자성층; 및The source includes a ferromagnetic layer on the first tunnel barrier; And
상기 강자성층 상의 메탈층;을 더 구비할 수 있다. A metal layer on the ferromagnetic layer; may be further provided.
또한, 상기 소스는 상기 강자성층 및 상기 메탈층 사이에 형성된 반강자성층;을 더 구비할 수 있다. The source may further include an antiferromagnetic layer formed between the ferromagnetic layer and the metal layer.
상기 드레인은, 상기 제2터널배리어 상의 자성층; 및 상기 자성층 상의 메탈층;을 구비할 수 있다. The drain may include a magnetic layer on the second tunnel barrier; And a metal layer on the magnetic layer.
상기 드레인의 상기 자성층은 강자성층일 수 있다. The magnetic layer of the drain may be a ferromagnetic layer.
상기 드레인은, 상기 강자성층 및 상기 메탈층 사이에 반강자성층을 더 구비할 수 있다. The drain may further include an antiferromagnetic layer between the ferromagnetic layer and the metal layer.
상기 터널배리어는 산화마그네슘 또는 알루미늄 산화물으로 형성될 수 있다. The tunnel barrier may be formed of magnesium oxide or aluminum oxide.
상기 채널은 강자성물질로 형성될 수 있다. The channel may be formed of a ferromagnetic material.
상기 강자성물질은 하프메탈 또는 하프메탈 성질을 가진 CrAs, MnAs, CrSe 일 수 있다. The ferromagnetic material may be CrAs, MnAs, CrSe having half metal or half metal properties.
또한, 상기 채널은 CoFe, CoFeB, Fe, Co, Mn, 퍼몰로이 중 어느 하나의 물질로 형성될 수 있다. In addition, the channel may be formed of any one material of CoFe, CoFeB, Fe, Co, Mn, permoloy.
상기 채널은 반도체에 전이금속을 도핑해서 자성을 나타내게 만든 희석된 자성 반도체 물질로 형성될 수 있다. The channel may be formed of a diluted magnetic semiconductor material that is doped with a transition metal to the semiconductor to make it magnetic.
상기 채널은 일반 반도체 또는 부도체로 형성될 수 있다. The channel may be formed of a general semiconductor or an insulator.
본 발명의 실시예에 따른 스핀 트랜지스터에 따르면, 소스 및 드레인 사이의 채널의 거리가 짧게 형성될 수 있어서 채널에서의 스핀 상태가 일정하게 유지될 수 있다. According to the spin transistor according to the embodiment of the present invention, the distance of the channel between the source and the drain can be formed short, so that the spin state in the channel can be kept constant.
또한, 소스, 채널 및 드레인을 기판에 대해 수직으로 형성함으로써 소스 하부에 두꺼운 소스 전극패드를 형성하여, 이온밀링의 식각저지층으로 활용함으로써, 식각과정에서 소자가 손상되는 것을 방지할 수 있고 선택적 식각의 필요성을 제거하여 공정을 단순화 시킬 수 있다.In addition, by forming the source, the channel and the drain perpendicular to the substrate to form a thick source electrode pad under the source to use as an etch blocking layer of the ion milling, it is possible to prevent damage to the device during the etching process and selective etching The process can be simplified by eliminating the need for
이하, 첨부된 도면들을 참조하여 본 발명의 예시적 실시예에 따른 스핀 트랜지스터를 상세히 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.Hereinafter, a spin transistor according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings. In this process, the thicknesses of layers or regions illustrated in the drawings are exaggerated for clarity.
도 1 및 도 2는 본 발명의 일 실시예에 따른 스핀 트랜지스터(100)의 개략적 단면도 및 사시도이다. 도 2의 사시도는 도 1의 절연층의 일부를 생략한 도면이다. 1 and 2 are schematic cross-sectional and perspective views of a
도 1 및 도 2를 함께 참조하면, 기판(102) 상에 절연층(104) 및 소스 전극패드(139)가 형성되어 있다. 기판(102)은 통상적인 실리콘 기판일 수 있으며, 절연층(104)은 실리콘 산화물로 형성될 수 있다. 소스 전극패드(139)는 도전성 물질로 형성될 수 있으며, 이온밀링이 잘되는 물질, 예컨대 티타늄 나이트라이드 (TiN) 으로 형성될 수 있다. 1 and 2, an
소스 전극패드(139) 상에는 소스(130), 채널(120), 및 드레인(140)이 순차적 으로 적층되어 있다. 드레인(140) 상에는 드레인 전극패드(149)가 형성되어 있다. 채널(120) 주위로 게이트 산화물층(112)을 사이에 두고 게이트(110)가 둘러쌓여 있다. 게이트(110)의 일측 상에는 게이트 전극 패드(119)가 형성된다. 그리고, 게이트(110) 및 드레인 전극패드(149), 게이트 전극 패드(119) 사이에는 절연층(150)이 형성된다. 절연층(150)은 게이트 산화물층(112)과 동일한 물질, 예컨대 실리콘 옥사이드로 형성될 수 있다.The
채널(120) 및 소스(130) 사이에는 제1 터널배리어(tunnel barrier)(132)가 형성될 수 있으며, 채널(120) 및 드레인(140) 사이에는 제2 터널배리어(142)가 형성될 수 있다. 제1 터널배리어(132) 및 제2 터널배리어(142)는 TMR(tunneling magneto resistivity) 소자에서 양쪽 자화층의 사이에 배치되는 물질과 같을 수 있다. 예컨대 MgO, 알루미늄 산화물(AlOx), 예컨대 Al2O3가 사용될 수 있다, 특히 터널 배리어로서 MgO를 사용시 높은 MR 비를 얻을 수 있다. A
소스(130)는 자성물질, 예를 들어, 강자성 물질로 형성될 수 있다. 소스(130)는 제1터널배리어(132) 상의 강자성층(134)와, 강자성층(134) 상의 메탈층(138)을 구비할 수 있다. 또한, 소스(130)는 강자성층(134) 및 메탈층(138) 사이에 반강자성층(136)을 더 구비할 수도 있다.
강자성층(134)은 소스(130)로의 스핀분극된 전자의 주입을 용이하게 한다. The
반강자성층(136)은 강자성층(134)의 스핀분극된 전자의 스핀방향을 고정한다. The
드레인(140)은 일반금속으로 형성될 수 있다. 또한, 드레인(140)은 자성물질, 예컨대 강자성 물질로 형성될 수 있다. 드레인(140)은 메탈층(148) 만으로도 형성될 수 있다. 드레인(140)은 제2터널배리어(142) 및 메탈층(148) 사이에 강자성층(144)을 구비할 수 있다. 또한, 드레인(140)은 강자성층(144) 및 메탈층(148) 사이에 반강자성층(146)을 더 구비할 수도 있다. The
채널(120)은 수 nm 내지 수십 nm 높이로 형성될 수 있으며, 따라서 스핀의 방향의 전환으로 인한 트랜지스터의 동작 오류가 감소될 수 있다. The
채널(120)은 소스(130) 및 드레인(140) 사이의 스핀분극된 전자의 통로이다. 채널(120)은 소스(130)로부터 주입되는 특정한 방향, 예컨대 업스핀 방향 또는 다운스핀 방향의 스핀분극된 전자를 선택적으로 통과시키는 필터 역할을 한다. 이러한 채널(120)의 필터 역할은 게이트 전극(110)에 걸리는 전압에 따를 수 있다.
이때 제1 터널배리어(132)는 상기 채널(120)로 진입하는 원하지않는 스핀방향을 가진 전자를 필터링하는 역할을 하며, 제2 터널배리어(142)는 채널(120)로부터 드래인(140)으로 원하지 않는 스핀방향을 가진 전자가 통과하는 것을 필터링하는 역할을 한다. At this time, the
이 경우, 본 발명의 일 실시예에 따른 스핀 트랜지스터(100)는 전계효과를 이용하는 트랜지스터가 된다. In this case, the
채널(120)은 강자성 물질, 예컨대 하프메탈로 형성될 수 있다. 상기 하프메탈은, 자성 산화물, 자성 이중 페로브스카이트 구조(double perovskite structure) 물질, 자성 호이슬러 합금(Heusler alloy), 자성 반 호이슬러 합금(half Heaulser alloy) 및 하프메탈 성질을 가진 반도체로 형성될 수 있다.
상기 자성 산화물은 CrO2, Fe3O4, NiO, TiO2 일 수 있다. The magnetic oxide may be CrO 2 , Fe 3 O 4 , NiO, TiO 2 .
상기 자성 이중 페로브스카이트 구조 물질은, 화학조성은 A2BB'O6으로 표현하며 A는 Ca, Sr, Ba 중 선택된 적어도 어느 하나이며, B는 3d 오비탈 전이금속, 예컨대 Fe 또는 Co이며, B'는 4d 오비탈 전이금속 예컨대, Mo 또는 Re에 해당한다. 예컨대, Sr2FeMoO6, Sr2FeReO6 등이 있다. The magnetic double perovskite structure material, the chemical composition is represented by A 2 BB'O 6 A is at least one selected from Ca, Sr, Ba, B is a 3d orbital transition metal, such as Fe or Co, B 'corresponds to a 4d orbital transition metal such as Mo or Re. For example, Sr 2 FeMoO 6 , Sr 2 FeReO 6, and the like.
상기 자성 호이슬러 합금은 X2YZ, X2YZ', X2Y'Z, X2Y'Z' 로 이루어진 조성 중 선택된 적어도 하나로 이루어지며, X는 Co, Fe, Ru 중 선택된 적어도 어느 하나이며 Y는 Cr, Mn 중 하나이며, Z는 Si, Ge, Sn, Al, Ga, Sb, Pb 중 하나이다. 예컨대, Co2CrAl, Co2MnSi가 사용될 수 있다.The magnetic hoistler alloy is made of at least one selected from the composition consisting of X 2 YZ, X 2 YZ ', X 2 Y'Z, X 2 Y'Z', and X is at least one selected from Co, Fe, and Ru. Y is one of Cr, Mn, and Z is one of Si, Ge, Sn, Al, Ga, Sb, Pb. For example, Co 2 CrAl, Co 2 MnSi can be used.
상기 자성 반 호이슬러 합금은 NiMnSb, PdMnSb, PtMnSb, CoMnSb, IrMnSb, NiCrSb, FeMnSb, CoCrSb, NiVSb, CoVSb, CoTiSb, NiMnSe, NiMnTe, CoFeSb, NiFeSb, RhMnSb 으로 이루어진 그룹 중 선택된 하나일 수 있다. The magnetic anti-Hoissler alloy may be made of NiMnSb, PdMnSb, PtMnSb, CoMnSb, IrMnSb, NiCrSb, FeMnSb, CoCrSb, NiVSb, CoVSb, CoTiSb, NiMnSe, NiMnTe, CoFeSb, or NiFeSb group.
상기 하프메탈 성질을 나타내는 반도체는 CrAs, MnAs, CrSe 중 하나일 수 있다. The semiconductor exhibiting the half metal property may be one of CrAs, MnAs, and CrSe.
상기 채널(120)은 CoFe, CoFeB, Fe, Co, Mn 퍼몰로이 중 어느 하나의 강자성 금속으로 형성될 수 있다. 상기 채널(120)은 반도체에 전이금속을 도핑해서 자성을 나타내게 만든 희석된 자성 반도체(dilute magnetic semiconductor) 물질로 형성될 수도 있다. 상기 희석된 자성 반도체는 (In, Mn)As, (Ga,Mn)As, (Zn,Co)O, (Zn,V)O, (Ga,Mn)N, (Ga,Cr)N, (Cd,Mn)GeP2, (Zn,Mn)GeP2, (Ti,Cr)O2, (Zn,Cr)Se 중 하나일 수 있다. 여기서, 괄호안의 전자는 모체이며, 후자는 도핑물질(또는 치환물질)이다. 이외에도 NiMnSb, La(1??x)AxMnO3 (A=Ca, Ba, Sr, 0.2< x <0.3)와 같은 망가나이트 (Manganite) 계열 및 Cu 도핑 GaN와 같은 전이금속 도핑 반도체(transition metal doped semiconductor) 등도 하프메탈의 특성을 가지고 있다. The
하프 메탈은 다운 스핀 전자와 업 스핀 전자를 가지며, 하나의 스핀전자에서 페르미 레벨 주위에서 갭이 형성되어 반도체 성질을 가지며, 나머지 다른 스핀전자에서는 메탈 성질을 가진다. Half metals have down spin electrons and up spin electrons, and a gap is formed around the Fermi level in one spin electron and has semiconductor properties, and the other spin metal has metal properties.
소스(130) 및 드레인(140)이 강자성층(134, 144)을 포함하는 경우, 강자성층(134, 144)은 각각 스핀 방향이 동일한 방향으로 우세하게 형성되로록 제조된다. 강자성 금속으로는 NiFe 합금, CoFe 합금, CoFeB 합금, Fe, Co, Mn, 퍼몰로이 등이 사용될 수 있다. 강자성층(134, 144)은 일방향, 예컨대 업스핀 전자가 다운스핀 전자 보다 상태밀도(density of states: DOS)가 높게 형성될 수 있다. 이에 비해서, 일반금속은 업스핀 전자와 다운스핀 전자의 상태밀도(density of states: DOS)가 거의 같을 수 있으며, 드레인(140)의 경우는 일반금속으로 형성될 수도 있다. When the
반강자성층(136, 146)은 FeMn, PtMn, PtCrMn 등으로 형성될 수 있다. The
채널(120)이 하프메탈로 형성되고, 소스(130) 및 드레인(140)이 강자성 물질로 형성되는 경우, 소스(130) 및 드레인(140)의 우세한 전자 스핀 방향에서 채 널(120)은 반도체 성질을 가지도록 형성될 수 있다. 도 1 및 도 2의 스핀 트랜지스터(100)의 구동방법을 도 3 및 도 4를 참조하여 설명한다. 도 3 및 도 4는 소스(130), 드레인(140) 및 제1 터널배리어(132) 및 제2 터널배리어(142)의 에너지 밴드 다이어그램이다. 도 1의 구성요소와 동일한 구성요소에 대해서 동일한 참조번호를 사용하고 상세한 설명은 생략한다. When the
도 3을 참조하면, 소스(130) 및 드레인(140)은 강자성 금속으로 형성되고, 채널(120)은 하프메탈로 형성되어 있다. 소스(130) 및 드레인(140)은 각각 업 스핀이 우세하게 형성되어 있으며, 채널(120)은 업스핀 방향에서 반도체 성질을 가진다. 소스(130)로부터 드레인(140)으로 전자 스핀이 이동하도록 드레인(140)에 1 V 바이어스 전압을 인가하고 소스(130)에 그라운드 전압을 인가한다. Referring to FIG. 3, the
소스(130)에서 마이너 캐리어인 다운 스핀 전자는 양이 적으며, 터널 배리어(MgO 층)(132, 142)가 선택적으로 메이저 캐리어인 업스핀 전자 만 터널링시켜 준다. 채널(120)은 업스핀 전자의 흐름을 막아서 업스핀 전자가 드레인(140)으로 이동하지 못하게 하며, 따라서 채널(120)에는 전류가 흐르지 않는다. 즉, 트랜지스터(100)는 오프 상태가 된다. 상기 드레인(140)에서 측정된 전류(드레인 전류)로 상기 트랜지스터(100)의 턴오프 상태를 판단할 수 있다. 도 3을 참조하면, 게이트 전극(110)에 0.5 V 게이트 전압을 인가하면, 채널(120)의 업스핀 전자의 컨덕션 밴드가 소스(130)의 페르미 레벨과 정렬하게 되며, 이로 인해 소스(130)의 업 스핀 전자가 제1 터널배리어(132)를 지나서 채널(120)로 이동하게 되며, 채널(120)에서의 업스핀 전자는 제2 터널배리어(142)를 지나서 드레인(140)으로 이동한다. 따라 서, 채널(120)에는 전류가 흐르게 되며, 따라서, 트랜지스터(100)가 온 상태가 된다. The amount of down spin electrons, which are minor carriers in the
이와 같이, 게이트 전압으로 스핀분극된 전자는 채널(120)을 선택적으로 통과할 수 있으며, 따라서 스핀 트랜지스터(100)는 턴온된다. 본 발명의 일 실시예에 따른 스핀 트랜지스터(100)는 종래의 반도체 소자와 비교하여 이동도가 증가되고, 또한 스핀 전자의 이동에 필요한 파워가 전자 이동에 필요한 파워 보다 작으므로 소요되는 파워의 양을 감소시킬 수 있다. 따라서, 스케일링 다운으로 초소형의 트랜지스터의 제작이 가능해진다. As such, electrons spin-polarized to the gate voltage may selectively pass through the
본 발명의 실시예에 따른 채널(120)은 실리콘 등과 같은 일반 반도체로도 형성될 수 있다. 소스(130)로부터 주입된 스핀전자는 채널(120)로 진입되어서 컨덕션 밴드(conduction band)를 타고 드레인(140)으로 흐른다. The
본 발명의 다른 실시예에 따른 채널(120)은 알루미나, 실리콘 옥사이드와 같은 부도체로도 형성될 수 있다. 이 경우, 채널(120)은 수직으로 형성되며, 소스(130) 및 드레인(140) 사이의 거리가 채널물질의 증착두께로 형성될 수 있으므로 수 nm 두께로 형성될 수 있으며, 스핀전자는 일반적인 터널링 원리로 채널(120)을 통과할 수 있다. The
도 5 내지 도 8은 본 발명의 실시예에 따른 스핀 트랜지스터의 제조방법을 설명하는 도면들이다. 도 1의 구성요소와 실질적으로 동일한 구성요소에는 동일한 참조번호를 사용항고 상세한 설명은 생략한다. 5 to 8 illustrate a method of manufacturing a spin transistor according to an exemplary embodiment of the present invention. The same reference numerals are used for components substantially the same as those in FIG. 1, and detailed description thereof will be omitted.
도 5 내지 도 8을 참조하여 스핀 트랜지스터의 제조방법을 설명한다. A method of manufacturing a spin transistor will be described with reference to FIGS. 5 to 8.
도 5를 참조하면, 실리콘 기판(102) 상에 실리콘 산화물층(104)을 형성한다. 이어서, 실리콘 산화물층(104) 상에 소스전극패드층(139), 소스층(130), 채널층(120), 드레인층(140)을 순차적으로 증착한다. Referring to FIG. 5, the
도 6을 참조하면, 소스 전극패드(139) 위의 층들(140, 120, 130)을 순차적으로 패터닝하여 필러(pillar)(150)를 형성한다. 필러(150) 형성시 이온밀링 방법을 사용하여도 비교적 두께를 높게 형성한 소스전극패드층(139)에서 이온밀링을 정지할 수 있으므로 식각에 의한 소자의 손상은 방지될 수 있다.Referring to FIG. 6, the
소스(130) 및 채널(120) 사이에 제1 터널배리어층(도 1의 132)를 더 형성할 수 있으며, 드레인(140) 및 채널(120) 사이에 제2 터널배리어층(도 1의 142)를 더 형성할 수 있으며, 편의상 제1 터널배리어층(132) 및 제2 터널배리어층(142)를 도 5 및 도 6에서 생략하였다. A first tunnel barrier layer (132 of FIG. 1) may be further formed between the
또한, 소스(130) 및 드레인(140)은 각각 채널(120) 상의 반강자성층(도 1의 134, 144), 강자성층(136, 146) 및 메탈층(138, 148)의 3층으로 형성될 수 있으며, 도 5 및 도 6에서는 편의상 하나의 층으로 도시하였다. In addition, the
도 7을 참조하면, 필러(150) 상으로 게이트 옥사이드(112) 및 게이트(110)를 순차적으로 증착한다. 게이트 옥사이드(112)는 실리콘 옥사이드일 수 있으며, 게이트(110)는 폴리 실리콘으로 형성할 수 있다. 이어서, 게이트(110) 및 게이트 옥사이드(112)를 순차적으로 패터닝한다. Referring to FIG. 7, the
도 8을 참조하면, 소스전극패드층(139) 상으로 게이트(110)를 덮도록 층간절연층(160)을 형성한다. 이어서, 층간절연층(160), 게이트(110) 및 게이트 옥사이 드(112)를 화학적 기계적 평탄화(chemical??mechanical planrization: CMP) 공정으로 드레인(140)을 노출시킨다. Referring to FIG. 8, an
이어서, 도 8의 결과물 상에 제2절연층(미도시)을 더 형성한 후, 드레인 전극패드(도 1의 149)와 게이트 전극패드(119)를 형성한다. 이러한 전극 패드(149, 119)의 제조방법은 반도체 공정에서 잘 알려져 있으므로 상세한 설명은 생략한다. Subsequently, after further forming a second insulating layer (not shown) on the resultant of FIG. 8, the
본 발명은 도면을 참조하여 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위에 한해서 정해져야 할 것이다.Although the present invention has been described with reference to the embodiments with reference to the drawings, this is merely exemplary, it will be understood by those skilled in the art that various modifications and equivalent embodiments are possible. Therefore, the true technical protection scope of the present invention will be defined only by the appended claims.
도 1 및 도 2는 본 발명의 일 실시예에 따른 스핀 트랜지스터(100)의 개략적 단면도 및 사시도이다.1 and 2 are schematic cross-sectional and perspective views of a
도 3 및 도 4는 도 1의 스핀 트랜지스터의 개략적 에너지 밴드 다어그램이다. 3 and 4 are schematic energy band diagrams of the spin transistor of FIG. 1.
도 5 내지 도 8은 본 발명의 실시예에 따른 스핀 트랜지스터의 제조방법을 설명하는 도면이다.5 to 8 illustrate a method of manufacturing a spin transistor according to an exemplary embodiment of the present invention.
Claims (16)
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KR1020090040892A KR20100121942A (en) | 2009-05-11 | 2009-05-11 | Spin transistor |
Applications Claiming Priority (1)
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KR1020090040892A KR20100121942A (en) | 2009-05-11 | 2009-05-11 | Spin transistor |
Publications (1)
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ID=43407028
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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WO2013123287A1 (en) * | 2012-02-15 | 2013-08-22 | Steven May | Charge ordered vertical transistors |
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2009
- 2009-05-11 KR KR1020090040892A patent/KR20100121942A/en not_active Application Discontinuation
Cited By (2)
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WO2013123287A1 (en) * | 2012-02-15 | 2013-08-22 | Steven May | Charge ordered vertical transistors |
US9099384B2 (en) | 2012-02-15 | 2015-08-04 | Drexel University | Charge ordered vertical transistors |
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