KR20100120877A - Fuse layout for semiconductor memory device - Google Patents
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Abstract
Description
본 발명은 반도체 메모리장치에 관한 것으로, 더욱 상세하게는 퓨즈의 레이아웃에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly to a layout of a fuse.
반도체 메모리장치는, 다양한 분야에서 이용되어지지만 그 중의 하나가 각종 다양한 데이터를 저장하는데 이용되고 있다. 이러한 반도체 메모리장치는, 데스크탑 컴퓨터와 노트북 컴퓨터를 비롯하여 각종 휴대용 기기들에 이용되고 있기 때문에 대용량화, 고속화, 소형화 그리고 저전력화가 요구되어진다. The semiconductor memory device is used in various fields, but one of them is used to store various kinds of data. Since such semiconductor memory devices are used in various portable devices, including desktop computers and notebook computers, large capacity, high speed, small size, and low power are required.
이러한 반도체 메모리장치에는 매우 많은 퓨즈 블록들이 구비되어진다. 예를 들면, 컬럼 리페어회로에 이용되어지는 다수개의 X-퓨즈 블록 및 Y-퓨즈 블록과 같이 반도체 메모리장치에는 매우 많은 퓨즈 블록들이 구비되어진다. 본 발명은 이러한 반도체 메모리장치에 이용되어지는 Y-퓨즈의 레이아웃에 관한 것이다.Such a semiconductor memory device is provided with a large number of fuse blocks. For example, a large number of fuse blocks are provided in a semiconductor memory device such as a plurality of X-fuse blocks and Y-fuse blocks used in a column repair circuit. The present invention relates to the layout of the Y-fuse used in such a semiconductor memory device.
한편, 반도체 메모리장치에 많은 퓨즈 블록이 구비됨으로 인하여, 칩 전체적으로 퓨즈 블록이 차지하는 공간이 상당 부분이 된다. 그러나 최근 반도체 칩은 소형화를 추구하고 있고 따라서 퓨즈 블록이 차지할 수 있는 공간 또한 작아지고 있다. On the other hand, since a large number of fuse blocks are provided in the semiconductor memory device, a large portion of the space occupied by the fuse block as a whole of the chip becomes. However, in recent years, semiconductor chips are pursuing miniaturization, and thus the space occupied by the fuse block is also getting smaller.
도 1은 종래 반도체 메모리장치에 이용되어지는 퓨즈 블록의 레이아웃 형태도이다.1 is a layout diagram of a fuse block used in a conventional semiconductor memory device.
도시하고 있는 바와 같이, 종래 반도체 메모리장치에 이용되어지는 Y-퓨즈는, 퓨즈(B1)를 구비해야 하는 퓨즈 수 만큼 1열로 나란히 배치한다. 도시되는 예에서는 4개의 퓨즈를 1열로 나란히 배치하고 있다. 그리고 상기 1열 배치된 퓨즈(B1)를 가드(GUARD)(A)로 둘러싸고 있다. As shown in the drawing, the Y-fuses used in the conventional semiconductor memory device are arranged side by side in the same number of fuses as the number of fuses to be provided with the fuse B1. In the example shown, four fuses are arranged side by side. The fuse B1 arranged in one row is surrounded by a guard GUARD.
또한 상기 구조와 마찬가지 형태로 4개의 퓨즈(B2)를 1열로 나란히 배치하고, 상기 퓨즈(B2)를 가드로 둘러싸고 있다. 즉, 1열로 나란히 배치된 퓨즈(B1) 또는 (B2)를 가드(A)로 각각 둘러싼 후, 2열 배치 형태로 레이아웃 한 다음에, 메탈(D) 등을 이용하여 퓨즈(B1)와 퓨즈(B2) 사이를 연결하고 있다. In the same manner as in the above structure, four fuses B2 are arranged side by side in a single row, and the fuses B2 are surrounded by a guard. That is, the fuses B1 or B2 arranged side by side in one row are respectively surrounded by the guard A, laid out in a two-row arrangement form, and then the fuses B1 and the fuses (eg, metal D) are used. B2) is connecting.
이와 같은 레이아웃을 갖는 종래 퓨즈 블록은, 하나의 뱅크에 4열 구조의 퓨즈 블록을 구비하고 있다. 즉, 도 1에 도시되는 구조의 2배 구성을 하나의 뱅크에 할당되기 때문에, 뱅크마다 4열 구조의 퓨즈 블록이 구비되어진다.The conventional fuse block having such a layout includes a fuse block having a four-row structure in one bank. That is, since the double structure of the structure shown in FIG. 1 is assigned to one bank, a fuse block having a four-row structure is provided for each bank.
그러나 이러한 구조는 2열 구조의 퓨즈 블록마다 2a + c 만큼의 공간을 필요 로 하므로, 4열 구조로 이루어지는 각각의 뱅크마다 2(2a+c) 만큼의 공간을 갖추게 된다. However, this structure requires 2a + c space for each fuse block of the two-row structure, so that each bank of four-row structure has 2 (2a + c) space.
즉, 종래 반도체 메모리장치의 퓨즈 레이아웃은 각각의 뱅크마다 2(2a+c) 만큼의 공간을 필요로 한다. 즉, 종래는 다수개의 퓨즈를 1열 구조로 배치하고, 가드로 둘러싸서 하나의 퓨즈 블록을 구성한 후, 상기 퓨즈 블록을 다수개 배치하는 레이아웃을 갖기 때문에 퓨즈 배치에 많은 공간을 필요로 하는 문제점이 있다.That is, the fuse layout of the conventional semiconductor memory device requires 2 (2a + c) space for each bank. That is, in the related art, since a plurality of fuses are arranged in a single row structure, a fuse block is formed by surrounding the guards, and a plurality of fuse blocks are arranged, the fuse layout requires a lot of space. have.
따라서 본 발명은 상기 문제점을 해결하기 위한 것으로, 가능한 작은 공간을 차지하도록 형성한 반도체 메모리장치의 퓨즈 레이아웃을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a fuse layout of a semiconductor memory device formed to occupy as little space as possible.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치의 퓨즈 레이아웃은, 상하로 배치된 퓨즈와; 상기 상하로 배치된 퓨즈의 헤드 부분을 공통 노드로 연결하여 배치하는 것을 특징으로 한다.The fuse layout of the semiconductor memory device according to the present invention for achieving the above object is a fuse disposed up and down; The head portion of the fuse disposed up and down is connected to a common node, characterized in that arranged.
본 발명의 실시예는, 상기 상하로 배치되고 있는 퓨즈는 다수개의 퓨즈를 2열 구조로 배치하는 것을 특징으로 한다.The embodiment of the present invention is characterized in that the fuses arranged above and below are arranged with a plurality of fuses in a two-row structure.
본 발명의 실시예는, 상기 2열 구조의 퓨즈를 하나의 가드로 둘러싸는 것을 특징으로 한다.An embodiment of the present invention is characterized by surrounding the fuse of the two-row structure with one guard.
본 발명의 실시예는, 상기 공통 노드는, 한 종류의 메탈로 연결하는 것을 특징으로 한다.The embodiment of the present invention is characterized in that the common node is connected by one kind of metal.
본 발명이 실시예는, 상기 2열 구조의 퓨즈 사이를 가드로 구분한 것을 특징으로 한다.The embodiment of the present invention is characterized in that the guards are divided between the fuses of the two-row structure.
본 발명에 따른 반도체 메모리장치의 퓨즈 레이아웃은 퓨즈 배치를 2열 구조로 묶어서 하나의 가드로 둘러싸서 각각의 뱅크의 2개의 퓨즈 블록을 배치하므로서, 종래 대비 상당 부분의 공간을 축소 가능하게 되는 효과를 얻는다. In the fuse layout of the semiconductor memory device according to the present invention, two fuse blocks of each bank are arranged by enclosing the fuse arrangement in a two-row structure and surrounded by one guard, thereby reducing the space of a considerable portion compared to the conventional art. Get
이하, 본 발명의 실시예들은 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시 예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 또한, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The following embodiments are provided as examples to sufficiently convey the spirit of the present invention to those skilled in the art. Accordingly, the present invention is not limited to the embodiments described below and may be embodied in other forms. In addition, in the drawings, the size and thickness of the device may be exaggerated for convenience. Like numbers refer to like elements throughout.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리장치의 퓨즈 레이아웃 예시도이다.2 is an exemplary fuse layout of a semiconductor memory device according to an exemplary embodiment of the present invention.
본 발명의 실시예에서는 퓨즈를 하나의 가드 내부에 2열로 배치한 것을 특징으로 한다. 즉, 퓨즈(B11)를 다수개 1열로 배치하고, 이와 다른 열로 다수개의 퓨즈(B12)를 배치한다. 그리고 상기 퓨즈(B11)와 퓨즈(B12) 사이에는 메탈(D11)로 연결한다. 그리고 상기 2열 배치된 퓨즈를 하나의 가드(A)로 둘러싼 구조를 갖는다.In an embodiment of the present invention, the fuses are arranged in two rows in one guard. That is, a plurality of fuses B11 are arranged in one row, and a plurality of fuses B12 are arranged in different rows. A metal D11 is connected between the fuse B11 and the fuse B12. The two rows of fuses are surrounded by a single guard (A).
이러한 구조에 따르면 본 발명은, 2열 배치된 퓨즈를 하나의 가드로 둘러싸고 있기 때문에, 레이아웃을 단순화하고 또한 퓨즈가 차지하는 공간을 종래와 비교해서 감소시키는 것이 가능하게 된다.According to this structure, since the present invention surrounds the fuses arranged in two rows with one guard, the layout can be simplified and the space occupied by the fuses can be reduced as compared with the conventional one.
즉, 종래와 비교하여 보면, 퓨즈의 길이, 폭과 가드의 폭은 종래와 동일하게 이루어진다고 가정할 때, 퓨즈(B1)의 가드의 폭(b)과, 퓨즈(B2)의 가드의 폭에 퓨즈(B2)의 헤드부분에서 가드 사이의 폭을 가산시킨 길이(d) 만큼, 그리고 퓨즈(B1)의 헤드부분과 가드(A) 사이의 길이(D')를 메탈(D)이 차지하는 폭으로 대체시키면, 가드와 가드 사이의 공간(c)도 불필요하게 된다. That is, compared with the prior art, assuming that the length, width, and guard width of the fuse are the same as in the prior art, the width b of the guard of the fuse B1 and the width of the guard of the fuse B2 are compared. The width d occupies the length D 'between the head portion of the fuse B1 and the guard A by the width d of the head portion of the fuse B2, and the width D' between the guards. If replaced, the space c between the guards is also unnecessary.
따라서 본 발명은 퓨즈 배치를 2열 구조로 묶어서 하나의 가드로 둘러싸서 각각의 뱅크의 2개의 퓨즈 블록을 배치하므로서, 종래 대비 상당 부분의 공간을 축소 가능하게 된다.Therefore, in the present invention, two fuse blocks of each bank are arranged by enclosing the fuse arrangement in a two-row structure and surrounded by one guard, thereby making it possible to reduce a considerable portion of space.
또한 도시하고 있는 예에서는 퓨즈(B11)와 퓨즈(B12) 사이에 하나의 메탈(D11)을 통해서 연결하고 있다. 그러나 종래의 경우는 퓨즈 박스와 퓨즈 박스 사이에 메탈(D)을 배치하고, 각 퓨즈(B1)의 헤드와 메탈(D) 그리고 퓨즈(B2)의 헤드와 메탈(D)을 연결하는 또 하나의 연결 메탈이 필요하였다. 그러나 본 발명은 도시하는 바와 같이, 퓨즈(B11)와 퓨즈(B12)가 직접 메탈(D11)에 연결되므로 인하여 헤드부를 연결하는 메탈을 사용할 필요가 없어 레이아웃을 단순화 그리고 공정을 단순화 한다.In the illustrated example, the fuse B11 and the fuse B12 are connected via one metal D11. However, in the conventional case, a metal (D) is disposed between the fuse box and the fuse box, and another head for connecting the head and metal (D) of each fuse (B1) and the head and metal (D) of the fuse (B2) is connected. A connecting metal was needed. However, as shown in the present invention, since the fuse B11 and the fuse B12 are directly connected to the metal D11, there is no need to use a metal connecting the head, thereby simplifying the layout and simplifying the process.
다음, 도 3은 본 발명의 제 2 실시예에 따른 반도체 메모리장치의 퓨즈 레이 아웃 예시도이다.Next, FIG. 3 is an exemplary view of a fuse layout of the semiconductor memory device according to the second embodiment of the present invention.
본 발명의 실시예에서는 퓨즈를 하나의 가드 내부에 2열로 배치하나, 열과 열 사이는 가드로 분리시키는 것을 특징으로 한다. 즉, 다수개의 퓨즈(B21)를 1열로 배치하고, 이와 다른 열로 다수개의 퓨즈(B22)를 배치한다. 그리고 상기 퓨즈(B21)와 퓨즈(B22) 사이에는 가드로 구분되고, 상기 가드 내부에 메탈(D21)을 배치시킨다. 그리고 상기 각 퓨즈(B21)(B22)의 헤드와 메탈(D21)로 별도의 연결 메탈로 연결하고, 상기 2열 배치된 퓨즈를 하나의 가드(A)로 둘러싼 구조를 갖는다.In the embodiment of the present invention, the fuses are arranged in two rows in one guard, but the rows and the rows are separated by guards. That is, the plurality of fuses B21 are arranged in one row, and the plurality of fuses B22 are arranged in different rows. In addition, a guard is divided between the fuse B21 and the fuse B22, and the metal D21 is disposed in the guard. The heads of the fuses B21 and B22 and the metal D21 are connected to each other by a separate connection metal, and the fuses arranged in two rows are surrounded by one guard A.
이러한 구조에 따르면 본 발명은, 2열 배치된 퓨즈를 하나의 가드로 둘러싸고 있기 때문에, 퓨즈가 차지하는 공간을 종래와 비교해서 감소시키는 것이 가능하게 된다.According to such a structure, since the present invention surrounds the fuses arranged in two rows with one guard, the space occupied by the fuses can be reduced as compared with the conventional one.
즉, 종래와 비교하여 보면, 퓨즈의 길이, 폭과 가드의 폭은 종래와 동일하게 이루어진다고 가정할 때, 한개 가드의 폭(b)과, 가드와 가드 사이의 공간(c)도 불필요하게 된다. That is, in comparison with the conventional case, assuming that the length, width, and guard width of the fuse are the same as in the conventional case, the width b of one guard and the space c between the guard and the guard are also unnecessary. .
따라서 본 발명은 퓨즈 배치를 2열 구조로 묶어서 하나의 가드로 둘러싸서 각각의 뱅크의 2개의 퓨즈 블록을 배치하므로서, 종래 대비 상당 부분의 공간을 축소 가능하게 된다.Therefore, in the present invention, two fuse blocks of each bank are arranged by enclosing the fuse arrangement in a two-row structure and surrounded by one guard, thereby making it possible to reduce a considerable portion of space.
이상 전술한 본 발명의 바람직한 실시예는, 예시의 목적을 위해 개시된 것으 로, 퓨즈의 가드를 공통으로 이용하여 2열 퓨즈를 하나의 가드로 둘러싸도록 하는 것을 특징으로 한다. 따라서 본 발명은 당업자라면 이하 첨부된 특허청구범위에 개시된 본 발명의 기술적 사상과 그 기술적 범위 내에서 또 다른 다양한 실시예들을 개량, 변경, 대체 또는 부가 등이 가능할 것이다. Preferred embodiments of the present invention described above, for the purpose of illustration, it is characterized in that the two-row fuse to be surrounded by one guard using a common guard of the fuse. Therefore, those skilled in the art will be able to improve, change, substitute or add other embodiments within the technical spirit and scope of the present invention disclosed in the appended claims.
도 1은 종래 반도체 메모리장치의 퓨즈 레이아웃 배치도,1 is a layout diagram of a fuse of a conventional semiconductor memory device;
도 2는 본 발명의 제 1 실시예에 따른 반도체 메모리장치의 퓨즈 레이아웃 배치도.2 is a layout diagram of a fuse of a semiconductor memory device according to a first embodiment of the present invention;
도 3은 본 발명의 제 2 실시예에 따른 반도체 메모리장치의 퓨즈 레이아웃 배치도.3 is a fuse layout view of a semiconductor memory device according to a second embodiment of the present invention;
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090039738A KR20100120877A (en) | 2009-05-07 | 2009-05-07 | Fuse layout for semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090039738A KR20100120877A (en) | 2009-05-07 | 2009-05-07 | Fuse layout for semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20100120877A true KR20100120877A (en) | 2010-11-17 |
Family
ID=43406304
Family Applications (1)
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|---|---|---|---|
| KR1020090039738A KR20100120877A (en) | 2009-05-07 | 2009-05-07 | Fuse layout for semiconductor memory device |
Country Status (1)
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|---|---|
| KR (1) | KR20100120877A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11404371B2 (en) * | 2018-05-04 | 2022-08-02 | No.24 Research Institute Of China Electronics Technology Group Corporation | One-time programmable capacitive fuse bit and a memory |
-
2009
- 2009-05-07 KR KR1020090039738A patent/KR20100120877A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11404371B2 (en) * | 2018-05-04 | 2022-08-02 | No.24 Research Institute Of China Electronics Technology Group Corporation | One-time programmable capacitive fuse bit and a memory |
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