KR20100117905A - Method of manufacturing a nonvolatile memory device - Google Patents

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서순옥
최은석
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Abstract

PURPOSE: A method for manufacturing a volatile memory device is provided to prevent the damage of a gate insulating film in a high voltage transistor region by omitting an eliminating process for a tunneling layer and a charge-trapping layer in a peripheral circuit region. CONSTITUTION: A cell region(A) and a peripheral circuit region are defined in a semiconductor substrate(100). The peripheral circuit region includes a low voltage transistor region(B) and a high voltage transistor region(C). A tunneling layer(120) is formed on the semiconductor substrate. A charge-trapping layer(130) is formed on the tunneling layer. The charge trapping layer on the peripheral circuit region is oxidized.

Description

비휘발성 메모리 소자의 제조 방법{Method of manufacturing a nonvolatile memory device}Method of manufacturing a nonvolatile memory device

본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 특히 전하 트랩(charge trap) 소자의 공정을 단순화시킬 수 있고 전하 트랩층의 특성 변화를 방지할 수 있는 비휘발성 메모리 소자의 제조 방법을 제공한다.The present invention relates to a method of manufacturing a nonvolatile memory device, and more particularly, to a method of manufacturing a nonvolatile memory device that can simplify a process of a charge trap device and prevent a change in characteristics of the charge trap layer .

비휘발성 메모리 소자(nonvolatile memory device)는 전기적으로 프로그램 및 소거가 가능하고, 전원이 공급되지 않아도 이전의 데이터를 유지하는 메모리 소자이다. 이러한 비휘발성 메모리 소자는 플로팅 게이트를 갖는 플래쉬 메모리 소자, 특히 NAND형 플래쉬 메모리 소자가 주로 이용되고 있다.A nonvolatile memory device is a memory device that is electrically programmable and erased and that retains previous data even when power is not supplied. Such a nonvolatile memory device is mainly used as a flash memory device having a floating gate, in particular a NAND type flash memory device.

그런데, NAND형 플래쉬 메모리 소자는 디자인룰이 감소함에 따라 셀간 간격이 감소하고, 이에 따라 인접 셀의 동작에 영향을 받아 셀의 상태가 변화되는 인터퍼런스(interference)가 발생된다. 따라서, 이러한 인접 셀간의 인터퍼런스를 극복하기 위해 전하 트랩 소자(charge trap device)가 제시되었다.However, in the NAND type flash memory device, as the design rule decreases, the cell-to-cell spacing decreases, thereby causing an interference in which the state of the cell changes due to the operation of adjacent cells. Therefore, a charge trap device has been proposed to overcome such interference between adjacent cells.

전하 트랩 소자는 전하 트랩층으로 예를들어 실리콘 질화막을 이용하기 때문에 인터퍼런스나 리텐션(retention) 등의 신뢰성이 매우 우수하다. 이러한 전하 트랩 소자로는 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 소자, TANOS(TaN-Al2O3-Nitride-Oxide-Silicon) 소자 등이 제시되었다. SONOS 소자는 셀 영역의 반도체 기판 상부에 터널링층, 전하 트랩층, 블럭킹층(blocking layer) 및 콘트롤 게이트가 적층되고, 반도체 기판 상에 불순물 영역이 형성된 셀 구조를 갖는다. 또한, TANOS 소자는 셀 영역의 반도체 기판 상부에 터널링층, 전하 트랩층, 블럭킹층, 장벽층 및 콘트롤 게이트가 적층되고, 반도체 기판 상에 불순물 영역이 형성된 셀 구조를 갖는다.Since the charge trap element uses, for example, a silicon nitride film as the charge trap layer, the reliability such as the interference and retention is very excellent. As such a charge trap device, a silicon-oxide-nitride-oxide-silicon (SONOS) device, a TaN-Al 2 O 3 -nitride-oxide-silicon (TANOS) device, and the like have been proposed. The SONOS device has a cell structure in which a tunneling layer, a charge trap layer, a blocking layer, and a control gate are stacked on a semiconductor substrate in a cell region, and an impurity region is formed on the semiconductor substrate. In addition, the TANOS device has a cell structure in which a tunneling layer, a charge trap layer, a blocking layer, a barrier layer, and a control gate are stacked on the semiconductor substrate in the cell region, and an impurity region is formed on the semiconductor substrate.

상기와 같이 구성되는 전하 트랩 소자의 프로그램, 소거 및 읽기 동작을 위해서는 소정의 전압을 셀 게이트 등에 인가하여야 한다. 이러한 전하 트랩 소자의 구동을 위해 주변 회로 영역에 고전압 트랜지스터 및 저저압 트랜지스터 등이 형성된다. 이러한 고전압 트랜지스터 및 저전압 트랜지스터의 제조 공정은 셀의 제조 공정과 동시에 진행되지만, 게이트 절연막 형성 공정은 셀 제조 공정과 다르게 진행된다. 즉, 고전압 트랜지스터의 게이트 절연막을 형성한 후 반도체 기판의 전체 상부에 터널링층 및 전하 트랩층을 형성하고, 주변 회로 영역에 형성된 전하 트랩층 및 터널링층을 제거한 후 저전압 트랜지스터의 게이트 절연막을 형성하는 공정을 진행하게 된다.In order to program, erase, and read the charge trap device configured as described above, a predetermined voltage must be applied to a cell gate or the like. A high-voltage transistor and a low-voltage transistor are formed in a peripheral circuit region for driving the charge trap device. The manufacturing process of the high voltage transistor and the low voltage transistor is performed simultaneously with the manufacturing process of the cell, but the gate insulating film forming process is performed differently from the manufacturing process of the cell. That is, after forming the gate insulating film of the high voltage transistor, the tunneling layer and the charge trap layer are formed over the entire semiconductor substrate, the charge trap layer and the tunneling layer formed in the peripheral circuit region is removed, and then the gate insulating film of the low voltage transistor is formed. Will proceed.

그러나, 상기와 같이 진행되는 전하 트랩 소자의 제조 공정은 많은 문제점을 발생시킨다. 즉, 저전압 트랜지스터의 게이트 절연막을 형성하기 이전에 주변 회로 영역에 형성된 전하 트랩층 및 터널링층을 제거하기 위한 식각 공정 및 클리닝 공정을 실시해야 하기 때문에 저전압 트랜지스터의 반도체 기판이 손상되게 된다. 이러한 반도체 기판의 손상으로 인해 모우트 등이 발생하게 된다. 또한, 주변 회로 영역의 전하 트랩층 및 터널링층을 제거하는 식각 공정 및 클리닝 공정에서 고전압 트랜지스터의 게이트 절연막이 손상된다. 이러한 고전압 트랜지스터의 게이트 절연막의 손상에 의해 고전압 트랜지스터의 신뢰성이 저하될 수 있다. 뿐만 아니라 STI 이온 주입 농도의 변화, 전하 트랩층의 열화 등 소자의 특성을 열화시킬 수 있다.However, the manufacturing process of the charge trap element, which proceeds as described above, causes many problems. That is, since the etching process and the cleaning process for removing the charge trap layer and the tunneling layer formed in the peripheral circuit region are performed before forming the gate insulating film of the low-voltage transistor, the semiconductor substrate of the low-voltage transistor is damaged. Damage to the semiconductor substrate causes a moat or the like. In addition, the gate insulating layer of the high voltage transistor is damaged in the etching process and the cleaning process of removing the charge trap layer and the tunneling layer of the peripheral circuit region. The damage of the gate insulating film of the high voltage transistor may reduce the reliability of the high voltage transistor. In addition, the characteristics of the device such as a change in the STI ion implantation concentration and deterioration of the charge trap layer can be deteriorated.

본 발명은 소자의 특성 열화를 방지할 수 있는 비휘발성 메모리 소자의 제조 방법을 제공한다.The present invention provides a method of manufacturing a nonvolatile memory device capable of preventing the deterioration of device characteristics.

본 발명은 주변 회로 영역의 터널링층 및 전하 트랩층의 제거 공정을 실시하지 않는 비휘발성 메모리 소자의 제조 방법을 제공한다.The present invention provides a method of manufacturing a nonvolatile memory device in which a tunneling layer and a charge trap layer of a peripheral circuit region are not removed.

본 발명은 주변 회로 영역에 형성된 전하 트랩층을 산화시켜 게이트 절연막으로 이용하는 비휘발성 메모리 소자의 제조 방법을 제공한다.The present invention provides a method of manufacturing a nonvolatile memory device in which a charge trap layer formed in a peripheral circuit region is oxidized and used as a gate insulating film.

본 발명의 일 양태에 따른 비휘발성 메모리 소자의 제조 방법은 셀 영역 및 주변 회로 영역이 확정된 반도체 기판을 제공하는 단계; 상기 셀 영역 및 주변 회로 영역을 포함한 상기 반도체 기판 상에 터널링층 및 전하 트랩층을 형성하는 단계; 및 상기 주변 회로 영역의 전하 트랩층을 산화시키는 단계를 포함한다.A method of manufacturing a nonvolatile memory device according to an aspect of the present invention includes the steps of: providing a semiconductor substrate in which a cell region and a peripheral circuit region are determined; Forming a tunneling layer and a charge trapping layer on said semiconductor substrate including said cell region and a peripheral circuit region; And oxidizing a charge trap layer in said peripheral circuitry region.

또한, 본 발명의 다른 양태에 따른 비휘발성 메모리 소자의 제조 방법은 셀 영역 및 주변 회로 영역이 확정된 반도체 기판을 제공하는 단계; 상기 셀 영역 및 주변 회로 영역을 포함한 상기 반도체 기판 상에 터널링층을 형성하는 단계; 및 상기 셀 영역의 상기 터널링층 상에만 전하 트랩층을 형성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a nonvolatile memory device, including: providing a semiconductor substrate having a cell region and a peripheral circuit region defined therein; Forming a tunneling layer on the semiconductor substrate including the cell region and a peripheral circuit region; And forming a charge trap layer only on the tunneling layer in the cell region.

상기 주변 회로 영역은 저전압 트랜지스터 영역 및 고전압 트랜지스터 영역을 포함한다.The peripheral circuit region includes a low voltage transistor region and a high voltage transistor region.

상기 터널링층을 형성하기 이전에 상기 고전압 트랜지스터 영역의 상기 반도체 기판 상에 제 1 게이트 절연막을 형성하는 단계를 더 포함한다.And forming a first gate insulating layer on the semiconductor substrate of the high-voltage transistor region before forming the tunneling layer.

상기 전하 트랩층을 산화시키기 이전에 상기 셀 영역에 하드 마스크막을 형성하는 단계를 더 포함하며, 상기 하드 마스크막은 폴리실리콘막을 포함한다.And forming a hard mask film in the cell region prior to oxidizing the charge trap layer, wherein the hard mask film includes a polysilicon film.

본 발명은 주변 회로 영역에 형성된 터널링층 및 전하 트랩층의 제거 공정을 실시하지 않는 비휘발성 메모리 소자의 제조 방법을 제공한다. 일 예로서, 고전압 트랜지스터 영역에 제 1 게이트 절연막을 형성한 후 전체 영역에 터널링층 및 전하 트랩층을 형성하고, 저전압 트랜지스터 영역 및 고전압 트랜지스터 영역의 전하 트랩층을 산화시켜 산화막을 형성한다. 이렇게 형성된 저전압 트랜지스터 영역 및 고전압 트랜지스터 영역의 산화막을 게이트 절연막의 일부로 이용한다. 다른 예로서, 고전압 트랜지스터 영역에 제 1 게이트 절연막을 형성한 후 전체 영역에 터널링층을 형성한 후 셀 영역에만 전하 트랩층을 형성한다.The present invention provides a method of manufacturing a nonvolatile memory device that does not perform the process of removing the tunneling layer and the charge trapping layer formed in the peripheral circuit region. As an example, after the first gate insulating layer is formed in the high voltage transistor region, a tunneling layer and a charge trap layer are formed in the entire region, and an oxide film is formed by oxidizing the charge trap layers of the low voltage transistor region and the high voltage transistor region. The oxide films of the low voltage transistor region and the high voltage transistor region thus formed are used as part of the gate insulating film. As another example, after the first gate insulating layer is formed in the high voltage transistor region, the tunneling layer is formed in the entire region, and the charge trap layer is formed only in the cell region.

본 발명에 의하면, 주변 회로 영역의 터널링층 및 전하 트랩층의 제거 공정을 실시하지 않기 때문에 주변 회로 영역의 터널링층 및 전하 트랩층을 제거하기 위한 식각 공정 및 클리닝 공정에 의한 저전압 트랜지스터 영역의 반도체 기판의 손상 및 고전압 트랜지스터 영역의 게이트 절연막의 손상을 방지할 수 있다. 따라서, 반도체 기판의 손상 및 게이트 절연막의 손상에 의한 소자의 특성 저하를 방지할 수 있다. 또한, 주변 회로 영역의 터널링층 및 전하 트랩층의 식각 및 클리닝 공정을 실시하지 않기 때문에 공정 수를 감소시켜 생산성을 향상시킬 수 있다.According to the present invention, since the tunneling layer and the charge trap layer of the peripheral circuit region are not removed, the semiconductor substrate of the low voltage transistor region by the etching process and the cleaning process for removing the tunneling layer and the charge trap layer of the peripheral circuit region are not performed. And damage to the gate insulating film in the high voltage transistor region can be prevented. Therefore, the deterioration of the characteristics of the device due to the damage of the semiconductor substrate and the damage of the gate insulating film can be prevented. In addition, since the etching and cleaning processes of the tunneling layer and the charge trapping layer in the peripheral circuit region are not performed, the number of processes can be reduced to improve productivity.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 여러 층 및 각 영역을 명확하게 표현하기 위하여 두께를 확대하여 표현하였으며 도면상에서 동일 부호는 동일한 요소를 지칭하도록 하였다. 또한, 층, 막, 영역 등의 부분이 다른 부분 “상부에” 또는 “상에” 있다고 표현되는 경우는 각 부분이 다른 부분의 “바로 상부” 또는 “바로 위에” 있는 경우뿐만 아니라 각 부분과 다른 부분의 사이에 또 다른 부분이 있는 경우도 포함한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention; However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information. In the drawings, the thickness of layers, films, panels, regions, etc., may be exaggerated for clarity, and like reference numerals designate like elements. In addition, if a part such as a layer, film, area, etc. is expressed as “upper” or “on” another part, each part is different from each part as well as being “right up” or “directly above” another part. This includes the case where there is another part between parts.

도 1(a) 내지 도 1(f)는 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자의 제조 방법을 순서적으로 도시한 단면도로서, 셀 영역의 반도체 기판 상부에 터널링층, 전하 트랩층, 블럭킹층, 장벽층 및 콘트롤 게이트가 적층된 스택 게이트 구조를 갖는 MANOS(Metal-Al2O3-Nitride-Oxide-Silicon) 소자를 예로들어 설명한다.1 (a) to 1 (f) are cross-sectional views sequentially illustrating a method of manufacturing a nonvolatile memory device according to an embodiment of the present invention, wherein a tunneling layer, a charge trap layer, A metal-Al 2 O 3 -Nitride-Oxide-Silicon (MANOS) device having a stack gate structure in which a blocking layer, a barrier layer, and a control gate is stacked will be described as an example.

도 1(a)를 참조하면, 반도체 기판(100)을 셀 영역(A)과 저전압 트랜지스터 영역(B), 고전압 트랜지스터 영역(C) 등의 주변 회로 영역으로 확정한다. 여기서, 반도체 기판(100)은 통상 실리콘(Si) 기판일 수 있으며, 경우에 따라 실리콘 온 인 슐레이터(Silicon On Insulator; SOI) 기판 등 다른 기판일 수도 있다. 또한, 셀 영역(A)은 전하 트랩층을 포함한 셀이 형성될 영역이고, 저전압 트랜지스터 영역(B) 및 고전압 트랜지스터 영역(C)은 각각 저전압 트랜지스터 및 고전압 트랜지스터가 형성될 영역이다. 이어서, 고전압 트랜지스터 영역(C)의 반도체 기판(100) 상에 제 1 게이트 절연막(110)을 형성한다. 제 1 게이트 절연막(110)은 고전압 트랜지스터 영역(C)의 반도체 기판(100)이 노출되도록 마스크 패턴(미도시)을 형성한 후 예를들어 실리콘 산화막(SiO2)을 산화 또는 증착 공정으로 형성할 수 있다. 여기서, 마스크 패턴(미도시)은 감광막 패턴 또는 절연막 패턴일 수 있다. 절연막 패턴의 경우 제 1 게이트 절연막(110)과 동일 물질, 즉 실리콘 산화막으로 형성할 수도 있고, 다른 물질, 예를들어 실리콘 질화막(Si3N4)으로 형성할 수도 있다. 그런데, 절연막 패턴은 제 1 게이트 절연막(110)과 다른 물질로 형성하는 것이 바람직한데, 예를들어 제 1 게이트 절연막(110)이 실리콘 산화막을 산화 공정으로 형성하는 경우 절연막 패턴은 실리콘 질화막(Si3N4)으로 형성할 수 있다. 이어서, 셀 영역(A), 저전압 트랜지스터 영역(B) 및 고전압 트랜지스터 영역(C)을 포함한 반도체 기판(100) 전체 상부에 터널링층(120) 및 전하 트랩층(130)을 형성한다. 터널링층(120)은 셀 영역(A)에서 반도체 기판(100)의 채널 영역으로부터 전하 또는 홀의 터널링이 가능하도록 하며, 반복되는 전자 또는 홀의 터널링에 의해 열화되어 소자의 안정성을 저하시킬 수 있기 때문에 가능한 이를 방지할 수 있을 정도의 두께로 형성하는 것이 바람직하다. 이러한 터널링층(120)은 실리콘 산화막(SiO2)을 포함하 는 절연막으로 단일층 또는 다층으로 형성할 수 있다. 또한, 터널링층(120)은 제 1 게이트 절연막(110)보다 얇은 두께로 형성할 수 있다. 전하 트랩층(130)은 반도체 기판(100)의 채널 영역으로부터 터널링층(120)을 관통하여 주입되는 전하를 트랩한다. 전하 트랩층(130)은 에너지 레벨이 균일하고 트랩 사이트(trap site)가 많을수록 전하의 트랩이 잘 이루어지므로 소자의 프로그램 및 소거 속도가 증가할 수 있는데, 이러한 물질로 실리콘 질화막을 이용할 수 있다.Referring to FIG. 1A, the semiconductor substrate 100 is determined as a peripheral circuit region such as a cell region A, a low voltage transistor region B, a high voltage transistor region C, and the like. Herein, the semiconductor substrate 100 may be a silicon (Si) substrate, or may be another substrate, such as a silicon on insulator (SOI) substrate. In addition, the cell region A is a region where a cell including a charge trap layer is to be formed, and the low voltage transistor region B and the high voltage transistor region C are regions where a low voltage transistor and a high voltage transistor are to be formed, respectively. Subsequently, the first gate insulating layer 110 is formed on the semiconductor substrate 100 in the high voltage transistor region C. The first gate insulating layer 110 may form a mask pattern (not shown) to expose the semiconductor substrate 100 of the high voltage transistor region C, and then, for example, form a silicon oxide layer (SiO 2 ) by an oxidation or deposition process. . Here, the mask pattern (not shown) may be a photosensitive film pattern or an insulating film pattern. The insulating layer pattern may be formed of the same material as the first gate insulating layer 110, that is, a silicon oxide layer, or may be formed of another material, for example, silicon nitride layer (Si 3 N 4 ). However, the insulating film pattern may be formed of a material different from that of the first gate insulating film 110. For example, when the first gate insulating film 110 forms the silicon oxide film by an oxidation process, the insulating film pattern may be a silicon nitride film (Si 3). N 4 ) can be formed. Subsequently, the tunneling layer 120 and the charge trap layer 130 are formed on the entire semiconductor substrate 100 including the cell region A, the low voltage transistor region B, and the high voltage transistor region C. The tunneling layer 120 enables tunneling of charges or holes from the channel region of the semiconductor substrate 100 in the cell region A, and deteriorates due to repeated tunneling of electrons or holes, thereby reducing the stability of the device. It is preferable to form the thickness to the extent that it can be prevented. The tunneling layer 120 may be formed of a single layer or multiple layers as an insulating layer including a silicon oxide layer (SiO 2 ). In addition, the tunneling layer 120 may have a thickness thinner than that of the first gate insulating layer 110. The charge trap layer 130 traps charge injected through the tunneling layer 120 from the channel region of the semiconductor substrate 100. Since the charge trap layer 130 has a uniform energy level and a large number of trap sites, the trap of charge is better, so that the program and erase speed of the device may be increased. A silicon nitride film may be used as the material.

도 1(b)를 참조하면, 전체 상부에 제 1 하드 마스크막(140)을 형성한다. 제 1 하드 마스크막(140)은 단일층 또는 다층으로 형성할 수 있는데, 예를들어 실리콘 산화막 및 실리콘 질화막의 적층 구조로 형성할 수 있다. 그리고, 소자 분리 마스크(미도시)를 이용한 사진 및 식각 공정으로 제 1 하드 마스크막(140)의 소정 영역으로부터 반도체 기판(100)을 소정 깊이로 식각하여 복수의 트렌치를 형성한다. 복수의 트렌치는 일 방향, 예를들어 세로 방향으로 연장되며 서로 이격되도록 형성된다. 이어서, 복수의 트렌치가 매립되도록 절연막을 형성한 후 제 1 하드 마스크막(140)이 노출되도록 평탄화하여 소자 분리막(150)을 형성한다. 따라서, 소자 분리막(150)은 일 방향, 즉 세로 방향으로 연장되고 서로 이격되도록 복수 형성된다. 이렇게 소자 분리막(150)이 형성됨으로써 액티브 영역과 필드 영역이 확정되고, 소자 분리막(150)에 의해 셀 영역(A), 저전압 트랜지스터 영역(B) 및 고전압 트랜지스터 영역(C)이 결정된다. 또한, 셀 영역(A)의 소자 분리막(150)은 셀 스트링 사이를 구분한다.Referring to FIG. 1B, the first hard mask layer 140 is formed over the entire surface. The first hard mask layer 140 may be formed as a single layer or multiple layers. For example, the first hard mask layer 140 may be formed as a stacked structure of a silicon oxide film and a silicon nitride film. A plurality of trenches are formed by etching the semiconductor substrate 100 to a predetermined depth from a predetermined region of the first hard mask layer 140 by a photolithography and an etching process using an isolation mask (not shown). The plurality of trenches are formed to extend in one direction, for example in a longitudinal direction, and to be spaced apart from each other. Subsequently, an insulating film is formed to fill the plurality of trenches, and then the first hard mask layer 140 is flattened to expose the device isolation layer 150. Therefore, the device isolation layer 150 is formed in plural so as to extend in one direction, that is, in the vertical direction, and be spaced apart from each other. Thus, the active region and the field region are determined by forming the element isolation film 150, and the cell region A, the low voltage transistor region B, and the high voltage transistor region C are determined by the element isolation film 150. In addition, the device isolation layer 150 of the cell region A may distinguish between cell strings.

도 1(c)를 참조하면, 전체 상부에 제 2 하드 마스크막(160)을 형성한다. 제 2 하드 마스크막(160)은 전하 트랩층(130)과 다른 물질로 형성할 수 있는데, 예를들어 폴리실리콘막으로 형성한다. 이어서, 저전압 트랜지스터 영역(B) 및 고전압 트랜지스터 영역(C) 상의 제 2 하드 마스크막(160)을 제거하여 셀 영역(A) 상에만 제 2 하드 마스크막(160)이 잔류되도록 한다. 그리고, 셀 영역(A) 상에 잔류하는 제 2 하드 마스크막(160)을 식각 마스크로 이용하여 저전압 트랜지스터 영역(B) 및 고전압 트랜지스터 영역(C)의 제 1 하드 마스크막(140)을 제거한다. 따라서, 저전압 트랜지스터 영역(B) 및 고전압 트랜지스터 영역(C)에 잔류하는 전하 트랩층(130)이 노출된다.Referring to FIG. 1C, the second hard mask layer 160 is formed over the entire surface. The second hard mask layer 160 may be formed of a material different from that of the charge trap layer 130. For example, the second hard mask layer 160 may be formed of a polysilicon layer. Subsequently, the second hard mask layer 160 on the low voltage transistor region B and the high voltage transistor region C is removed so that the second hard mask layer 160 remains on the cell region A only. The first hard mask layer 140 of the low voltage transistor region B and the high voltage transistor region C may be removed using the second hard mask layer 160 remaining on the cell region A as an etching mask. . Thus, the charge trap layer 130 remaining in the low voltage transistor region B and the high voltage transistor region C is exposed.

도 1(d)를 참조하면, 저전압 트랜지스터 영역(B) 및 고전압 트랜지스터 영역(C)의 전하 트랩층(130)을 산화시켜 산화막(170)을 형성한다. 산화 공정은 전하 트랩층(130)이 완전히 산화되는 조건으로 실시하며, 산화 분위기 및 산화 시간은 전하 트랩층(130)의 두께에 따라 조절된다. 따라서, 저전압 트랜지스터 영역(B)은 터널링층(120) 및 산화막(170)이 적층된 저전압 게이트 절연막이 형성되고, 고전압 트랜지스터 영역(C)에는 제 1 게이트 절연막(110), 터널링층(120) 및 산화막(170)이 적층된 고전압 게이트 절연막이 형성된다. 이러한 게이트 절연막은 트랜지스터의 항복 전압 및 특성 등을 고려하여 그 두께를 결정할 수 있다.Referring to FIG. 1D, an oxide film 170 is formed by oxidizing the charge trap layer 130 of the low voltage transistor region B and the high voltage transistor region C. Referring to FIG. The oxidation process is performed under the condition that the charge trap layer 130 is completely oxidized, and the oxidizing atmosphere and the oxidation time are adjusted according to the thickness of the charge trap layer 130. Accordingly, in the low voltage transistor region B, a low voltage gate insulating layer on which the tunneling layer 120 and the oxide film 170 are stacked is formed, and in the high voltage transistor region C, the first gate insulating layer 110, the tunneling layer 120, and A high voltage gate insulating film on which the oxide film 170 is stacked is formed. The thickness of the gate insulating layer may be determined in consideration of the breakdown voltage and characteristics of the transistor.

도 1(e)를 참조하면, 전체 상부에 도전층(180)을 형성한다. 도전층(180)은 저전압 트랜지스터 및 고전압 트랜지스터의 게이트 전극으로 작용하며, 예를들어 폴리실리콘 또는 금속층을 단일층 또는 적층하여 형성한다. 이어서, 저전압 트랜지스터 영역(B) 및 고전압 트랜지스터 영역(C)의 도전층(180) 상에 감광막 패턴(미도 시)을 형성한 후 셀 영역(A)에 형성된 도전층(180) 및 제 2 하드 마스크막(160)을 제거한다. Referring to FIG. 1E, the conductive layer 180 is formed over the entire surface. The conductive layer 180 serves as a gate electrode of the low voltage transistor and the high voltage transistor, and is formed by, for example, a single layer or a stack of polysilicon or a metal layer. Subsequently, a photoresist pattern (not shown) is formed on the conductive layer 180 of the low-voltage transistor region B and the high-voltage transistor region C, and then the conductive layer 180 and the second hard mask 180 Membrane 160 is removed.

도 1(f)를 참조하면, 전체 상부에 블럭킹층(190), 장벽층(200) 및 콘트롤 게이트(210)를 형성한다. 블럭킹층(190), 장벽층(200) 및 콘트롤 게이트(210)는 일 방향으로 연장되도록 형성하는데, 소자 분리막(150)과 직교하는 방향, 예를들어 가로 방향으로 연장되도록 형성한다. 여기서, 블럭킹층(190)은 셀 영역(A)의 전하 트랩층(130)으로부터 상부의 콘트롤 게이트(200)로 전하의 이동을 차단한다. 이러한 블럭킹층(190)은 셀의 동작 속도를 향상시키기 위해 유전 상수가 예를들어 7 이상의 고유전 물질로 형성된다. 이러한 고유전 물질로는 알루미늄 산화막(Al2O3)이 주로 이용되는데, 그 이외에도 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO3), 라듐 산화막(La2O5), 탄탈륨 산화막(Ta2O5) 또는 스트론튬티타늄 산화막(SrTiO3) 등의 적어도 하나가 이용될 수 있다. 블럭킹층(190)은 이러한 물질을 이용하여 단일층 또는 다층으로 형성될 수도 있고, 혼합하여 형성될 수도 있다. 또한, 장벽층(200)은 소거(erase) 동작 시 콘트롤 게이트(210)로부터 반도체 기판(100)쪽으로 전자가 이동하는 것을 방지하는 역할을 한다. 즉, 소거 동작 시 전하 트랩층(130)에 트랩된 전자를 소거하기 위하여 반도체 기판(100)과 콘트롤 게이트(210) 사이에 높은 전계가 형성되는데, 이러한 높은 전계로 인해 콘트롤 게이트(210)로부터 반도체 기판(100)으로 과도한 전자가 유입되어 오히려 셀이 프로그램되는 현상이 발생할 수 있다. 따라서, 이를 방지하여 소거 동작을 용이하게 하기 위하여 일함수(work function) 가 높은 물질로 장벽층(200)을 형성한다. 장벽층(200)은 금속 질화물로 형성될 수 있는데, 예를들어 티타늄 질화막(TiN), 텅스텐 질화막(WN), 탄탈륨 질화막(TaN) 또는 라듐 질화막(LaN) 중 적어도 어느 하나로 형성될 수 있다. 또한, 장벽층(200)은 이러한 물질을 이용하여 단일층 또는 다층으로 형성될 수도 있고, 혼합하여 형성될 수도 있다. 그리고, 콘트롤 게이트(210)는 소정의 바이어스가 인가되어 반도체 기판(100)의 채널 영역으로부터 전하가 전하 트랩층(130)에 트랩되어 프로그램되도록 하고, 전하 트랩층(130)에 트랩된 전하를 반도체 기판(100)으로 이동시켜 소거되도록 하는 역할을 한다. 콘트롤 게이트(210)는 폴리실리콘막 또는 금속막으로 형성될 수 있다. 또한, 콘트롤 게이트(210)가 폴리실리콘막으로 형성되는 경우 저항 감소를 위해 그 상부에 금속막을 형성할 수도 있다. 금속막은 텅스텐 실리사이드를 이용할 수 있다. 이때, 블럭킹(190) 및 장벽층(200)은 저전압 트랜지스터 영역(B) 및 고전압 트랜지스터 영역(C)에도 형성되며, 저전압 트랜지스터 영역(B) 및 고전압 트랜지스터 영역(C)의 블럭킹층(190) 및 장벽층(200)은 소정 영역이 식각되어 도전층(180)을 노출시킨다. 따라서, 저전압 트랜지스터 영역(B) 및 고전압 트랜지스터 영역(C)에서 식각된 블럭킹층(190) 및 장벽층(200)의 일 영역을 통해 콘트롤 게이트(210) 물질과 도전층(180)이 직접 접촉된다.Referring to FIG. 1F, a blocking layer 190, a barrier layer 200, and a control gate 210 are formed over the entirety. The blocking layer 190, the barrier layer 200, and the control gate 210 are formed to extend in one direction, and are formed to extend in a direction orthogonal to the device isolation layer 150, for example, in a horizontal direction. Here, the blocking layer 190 blocks the movement of charge from the charge trap layer 130 of the cell region A to the upper control gate 200. The blocking layer 190 is formed of a dielectric constant of, for example, 7 or more high dielectric material to improve the operation speed of the cell. Aluminum oxide film (Al 2 O 3 ) is mainly used as the high-k dielectric material, and in addition, hafnium oxide (HfO 2 ), zirconium oxide (ZrO 3 ), radium oxide (La 2 O 5 ), and tantalum oxide (Ta 2 O). 5 ) or at least one of a strontium titanium oxide film (SrTiO 3 ) or the like may be used. The blocking layer 190 may be formed of a single layer or multiple layers using these materials, or may be formed by mixing. In addition, the barrier layer 200 may prevent electrons from moving from the control gate 210 toward the semiconductor substrate 100 during an erase operation. That is, a high electric field is formed between the semiconductor substrate 100 and the control gate 210 to erase the electrons trapped in the charge trap layer 130 during the erase operation. Excessive electrons may flow into the substrate 100 to cause the cell to be programmed. Therefore, the barrier layer 200 is formed of a material having a high work function in order to prevent this and facilitate the erase operation. The barrier layer 200 may be formed of a metal nitride. For example, the barrier layer 200 may be formed of at least one of titanium nitride (TiN), tungsten nitride (WN), tantalum nitride (TaN), or radium nitride (LaN). In addition, the barrier layer 200 may be formed in a single layer or multiple layers using these materials, or may be formed by mixing. In addition, the control gate 210 is applied with a predetermined bias so that charge is trapped and programmed in the charge trap layer 130 from the channel region of the semiconductor substrate 100, and the charge trapped in the charge trap layer 130 is semiconductor. It moves to the substrate 100 to be erased. The control gate 210 may be formed of a polysilicon film or a metal film. In addition, when the control gate 210 is formed of a polysilicon film, a metal film may be formed on the upper portion thereof to reduce resistance. Tungsten silicide may be used for the metal film. In this case, the blocking 190 and the barrier layer 200 are also formed in the low voltage transistor region B and the high voltage transistor region C, and the blocking layer 190 of the low voltage transistor region B and the high voltage transistor region C and The barrier layer 200 may be etched to expose the conductive layer 180. Therefore, the control gate 210 material and the conductive layer 180 are in direct contact with one of the blocking layer 190 and the barrier layer 200 etched in the low voltage transistor region B and the high voltage transistor region C. .

상기 본 발명의 일 실시 예는 셀 영역의 반도체 기판 상부에 터널링층, 전하 트랩층, 블럭킹층, 장벽층 및 콘트롤 게이트가 적층된 스택 게이트 구조를 갖는 MANOS 구조의 전하 트랩 소자에서 저전압 트랜지스터 영역 및 고전압 트랜지스터 영역에 형성된 전하 트랩층을 산화시켜 게이트 절연막으로 이용하는 경우를 설명하였다.One embodiment of the present invention provides a low voltage transistor region and a high voltage in a charge trap device of a MANOS structure having a stack gate structure in which a tunneling layer, a charge trap layer, a blocking layer, a barrier layer, and a control gate are stacked on a semiconductor substrate in a cell region. The case where the charge trap layer formed in the transistor region is oxidized and used as the gate insulating film has been described.

그러나, 본 발명은 상기 실시 예 이외에 다양한 소자에 다양하게 변형되어 적용될 수 있다. 예를들어 셀 영역의 반도체 기판 상부에 터널링층, 전하 트랩층, 블럭킹층 및 콘트롤 게이트가 적층되는 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 구조의 비휘발성 메모리 소자에 적용할 수도 있고, 전하 트랩층을 셀 영역에만 형성하여 별도의 산화 공정을 실시하지 않을 수도 있다. 이하, 본 발명의 다양한 실시 예를 설명하기로 하며, 본 발명의 일 실시 예의 설명과 중복되는 내용은 생략하기로 한다.However, the present invention may be variously modified and applied to various devices in addition to the above embodiments. For example, the present invention may be applied to a nonvolatile memory device having a silicon-oxide-nitride-oxide-silicon (SONOS) structure in which a tunneling layer, a charge trap layer, a blocking layer, and a control gate are stacked on a semiconductor substrate in a cell region. The trap layer may be formed only in the cell region so that a separate oxidation process may not be performed. Hereinafter, various embodiments of the present invention will be described, and descriptions overlapping with the description of one embodiment of the present invention will be omitted.

도 2(a) 내지 도 2(c)는 본 발명의 다른 실시 예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도로서, SONOS 구조의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.2 (a) to 2 (c) are cross-sectional views for explaining a method of manufacturing a nonvolatile memory device according to another embodiment of the present invention, and are cross-sectional views for explaining a method of manufacturing a nonvolatile memory device of SONOS structure .

도 2(a)를 참조하면, 셀 영역(A), 저전압 트랜지스터 영역(B) 및 고전압 트랜지스터 영역(C)이 정의된 반도체 기판(100)의 고전압 트랜지스터 영역(B)상에 제 1 게이트 절연막(110)을 형성한다. 그리고, 셀 영역(A), 저전압 트랜지스터 영역(B) 및 고전압 트랜지스터 영역(C)을 포함한 반도체 기판(100)의 전체 상부에 턴널링층(120) 및 전하 트랩층(130)을 형성한다. 이어서, 셀 영역(A)의 전하 트랩층(130) 상에 하드 마스크막(160)을 형성한다.Referring to FIG. 2A, the first gate insulating layer (B) is formed on the high voltage transistor region B of the semiconductor substrate 100 in which the cell region A, the low voltage transistor region B, and the high voltage transistor region C are defined. 110). The ternary ring layer 120 and the charge trap layer 130 are formed on the entire upper surface of the semiconductor substrate 100 including the cell region A, the low-voltage transistor region B and the high-voltage transistor region C. Subsequently, a hard mask film 160 is formed on the charge trap layer 130 of the cell region A.

도 2(b)를 참조하면, 저전압 트랜지스터 영역(B) 및 고전압 트랜지스터 영역(C)의 전하 트랩층(130)을 산화시켜 산화막(170)을 형성한다. 산화 공정은 전하 트랩층(130)이 완전히 산화되는 조건으로 실시하며, 산화 분위기 및 산화 시간은 전하 트랩층(130)의 두께에 따라 조절된다. 따라서, 저전압 트랜지스터 영역(B)은 터널링층(120) 및 산화막(170)이 적층된 게이트 절연막이 형성되고, 고전압 트랜지스터 영역(C)에는 제 1 게이트 절연막(110), 터널링층(120) 및 산화막(170)이 적층된 게이트 절연막이 형성된다.Referring to FIG. 2B, the charge trap layer 130 of the low voltage transistor region B and the high voltage transistor region C is oxidized to form an oxide film 170. The oxidation process is performed under the condition that the charge trap layer 130 is completely oxidized, and the oxidizing atmosphere and the oxidation time are adjusted according to the thickness of the charge trap layer 130. Accordingly, in the low voltage transistor region B, a gate insulating layer in which the tunneling layer 120 and the oxide layer 170 are stacked is formed, and in the high voltage transistor region C, the first gate insulating layer 110, the tunneling layer 120, and the oxide layer are formed. A gate insulating film in which 170 is stacked is formed.

도 2(c)를 참조하면, 반도체 기판(100)을 소정 깊이로 식각하여 일 방향으로 연장 형성된 트렌치를 형성하고, 트렌치가 매립되도록 절연막을 형성하여 소자 분리막(150)을 형성한다. 그리고, 셀 영역(A), 저전압 트랜지스터 영역(B) 및 고전압 트랜지스터 영역(C)을 포함한 반도체 기판(100)의 전체 상부에 블럭킹층(190) 및 콘트롤 게이트(210)를 형성한다. 여기서, 블럭킹층(190)은 저유전 물질, 예를들어 실리콘 산화막을 이용하여 형성하고, 콘트롤 게이트(210)는 폴리실리콘막을 이용하여 형성한다. 또한, 블럭킹층(190) 및 콘트롤 게이트(210)을 소자 분리막(150)과 직교하는 방법으로 연장되도록 형성한다.Referring to FIG. 2C, the semiconductor substrate 100 is etched to a predetermined depth to form a trench extending in one direction, and an isolation layer 150 is formed by forming an insulating layer to fill the trench. The blocking layer 190 and the control gate 210 are formed over the entire semiconductor substrate 100 including the cell region A, the low voltage transistor region B, and the high voltage transistor region C. Here, the blocking layer 190 is formed using a low dielectric material, for example, a silicon oxide film, and the control gate 210 is formed using a polysilicon film. In addition, the blocking layer 190 and the control gate 210 are formed to extend in a manner orthogonal to the device isolation layer 150.

도 3(a) 및 도 3(b)는 본 발명의 또다른 실시 예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 단면도로서, 셀 영역에만 전하 트랩층을 형성하여 전하 트랩층의 산화 공정을 실시하지 않는 SONOS 구조의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.3 (a) and 3 (b) are cross-sectional views sequentially illustrating a method of manufacturing a nonvolatile memory device according to still another embodiment of the present invention. It is sectional drawing for demonstrating the manufacturing method of the nonvolatile memory element of SONOS structure which does not perform an oxidation process of a trap layer.

도 3(a)를 참조하면, 셀 영역(A), 저전압 트랜지스터 영역(B) 및 고전압 트랜지스터 영역(C)이 정의된 반도체 기판(100)의 고전압 트랜지스터 영역(B)상에 제 1 게이트 절연막(110)을 형성한다. 그리고, 셀 영역(A), 저전압 트랜지스터 영역(B) 및 고전압 트랜지스터 영역(C)을 포함한 반도체 기판(100)의 전체 상부에 턴널링층(120)을 형성한다. 그리고, 전체 구조 상부에 하드 마스크막(145)을 형성한 후 셀 영역(A)의 하드 마스크막(145)을 제거하여 저전압 트랜지스터 영역(B) 및 고전압 트랜지스터 영역(C)에만 하드 마스크막(145)을 잔류시킨다. 이어서, 셀 영역(A)의 반도체 기판(100) 상에만 전하 트랩층(130)을 형성한다.3 (a), a first gate insulating film (a first gate insulating film) (a second insulating film) is formed on a high-voltage transistor region B of a semiconductor substrate 100 in which a cell region A, a low-voltage transistor region B, 110). The tunneling layer 120 is formed over the entire semiconductor substrate 100 including the cell region A, the low voltage transistor region B, and the high voltage transistor region C. After the hard mask layer 145 is formed over the entire structure, the hard mask layer 145 of the cell region A is removed to remove the hard mask layer 145 only from the low voltage transistor region B and the high voltage transistor region C. ) Is left. Next, the charge trap layer 130 is formed only on the semiconductor substrate 100 in the cell region A.

도 3(b)를 참조하면, 하드 마스크막(145)을 제거한 후 반도체 기판(100)을 소정 깊이로 식각하여 일 방향으로 연장 형성된 트렌치를 형성하고, 트렌치가 매립되도록 절연막을 형성하여 소자 분리막(150)을 형성한다. 그리고, 셀 영역(A), 저전압 트랜지스터 영역(B) 및 고전압 트랜지스터 영역(C)을 포함한 반도체 기판(100)의 전체 상부에 블럭킹층(190) 및 콘트롤 게이트(210)를 형성한다. 여기서, 블럭킹층(190)은 저유전 물질, 예를들어 실리콘 산화막을 이용하여 형성하고, 콘트롤 게이트(210)는 폴리실리콘막을 이용하여 형성한다. 또한, 블럭킹층(190) 및 콘트롤 게이트(210)을 소자 분리막(150)과 직교하는 방법으로 연장되도록 형성한다.Referring to FIG. 3B, after removing the hard mask film 145, the semiconductor substrate 100 is etched to a predetermined depth to form a trench extending in one direction, and an insulating film is formed to fill the trench, 150). The blocking layer 190 and the control gate 210 are formed over the entire semiconductor substrate 100 including the cell region A, the low voltage transistor region B, and the high voltage transistor region C. Here, the blocking layer 190 is formed using a low dielectric material, for example, a silicon oxide film, and the control gate 210 is formed using a polysilicon film. In addition, the blocking layer 190 and the control gate 210 are formed to extend in a manner orthogonal to the device isolation layer 150.

도 4(a) 내지 도 4(d)는 본 발명의 또다른 실시 예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 단면도이다.4A to 4D are cross-sectional views sequentially illustrating a method of manufacturing a nonvolatile memory device according to still another embodiment of the present invention.

도 4(a)를 참조하면, 셀 영역(A), 저전압 트랜지스터 영역(B) 및 고전압 트랜지스터 영역(C)이 정의된 반도체 기판(100)의 고전압 트랜지스터 영역(B)상에 제 1 게이트 절연막(110)을 형성한다. 그리고, 셀 영역(A), 저전압 트랜지스터 영 역(B) 및 고전압 트랜지스터 영역(C)을 포함한 반도체 기판(100)의 전체 상부에 턴널링층(120) 및 전하 트랩층(130)을 형성한다. 이어서, 전체 상부에 제 1 하드 마스크막(140)을 형성한 후 소자 분리 마스크를 이용한 사진 및 식각 공정으로 제 1 하드 마스크막(140)부터 반도체 기판(100)을 소정 깊이로 식각하여 트렌치를 형성하고, 트렌치가 매립되도록 절연막을 증착 및 평탄화하여 소자 분리막(150)을 형성한다. 소자 분리막(150)은 일 방향으로 연장되도록 소정 간격 이격되어 형성된다. 이어서, 셀 영역(A)의 반도체 기판(100) 상에 제 2 하드 마스크막(160)을 형성한 후 저전압 트랜지스터 영역(B) 및 고전압 트랜지스터 영역(C)의 전하 트랩층(130)을 산화시켜 산화막(170)을 형성한다. 산화 공정은 전하 트랩층(130)이 완전히 산화되는 조건으로 실시하며, 산화 분위기 및 산화 시간은 전하 트랩층(130)의 두께에 따라 조절된다. 따라서, 저전압 트랜지스터 영역(B)은 터널링층(120) 및 산화막(170)이 적층된 게이트 절연막이 형성되고, 고전압 트랜지스터 영역(C)에는 제 1 게이트 절연막(110), 터널링층(120) 및 산화막(170)이 적층된 게이트 절연막이 형성된다. Referring to FIG. 4A, a first gate insulating layer (B) is formed on a high voltage transistor region B of a semiconductor substrate 100 in which a cell region A, a low voltage transistor region B, and a high voltage transistor region C are defined. 110). The ternary ring layer 120 and the charge trap layer 130 are formed on the entire upper surface of the semiconductor substrate 100 including the cell region A, the low-voltage transistor region B and the high-voltage transistor region C. Subsequently, after forming the first hard mask layer 140 on the entire upper portion, the trench is formed by etching the semiconductor substrate 100 from the first hard mask layer 140 to a predetermined depth by a photolithography and an etching process using an element isolation mask. And an insulating film is deposited and planarized so that the trench is buried, thereby forming the element isolation film 150. The device isolation layers 150 are formed to be spaced apart from each other to extend in one direction. Subsequently, the second hard mask film 160 is formed on the semiconductor substrate 100 in the cell region A, and then the charge trap layer 130 of the low-voltage transistor region B and the high-voltage transistor region C is oxidized An oxide film 170 is formed. The oxidation process is performed under the condition that the charge trap layer 130 is completely oxidized, and the oxidizing atmosphere and the oxidation time are adjusted according to the thickness of the charge trap layer 130. Accordingly, in the low voltage transistor region B, a gate insulating layer in which the tunneling layer 120 and the oxide layer 170 are stacked is formed, and in the high voltage transistor region C, the first gate insulating layer 110, the tunneling layer 120, and the oxide layer are formed. A gate insulating film in which 170 is stacked is formed.

도 4(b)를 참조하면, 저전압 트랜지스터 영역(B) 및 고전압 트랜지스터 영역(C) 상에 제 3 하드 마스크막(165)을 형성한다. 제 3 하드 마스크막(165)은 제 2 하드 마스크막(160)과 다른 물질로 형성하는데, 제 2 하드 마스크막(160)은 폴리실리콘막으로 형성하고, 제 3 하드 마스크막(165)은 실리콘 산화막 또는 실리콘 절연막으로 형성한다. 그런데, 제 3 하드 마스크막(165) 하부에 실리콘 산화막이 형성되어 있기 때문에 제 3 하드 마스크막(165)은 실리콘 질화막으로 형성하는 것이 바 람직하다. 이는 이후 제 3 하드 마스크막(165)의 제거를 용이하게 하기 위함이다.Referring to FIG. 4B, a third hard mask layer 165 is formed on the low voltage transistor region B and the high voltage transistor region C. Referring to FIG. The third hard mask layer 165 is formed of a material different from that of the second hard mask layer 160. The second hard mask layer 160 is formed of a polysilicon layer, and the third hard mask layer 165 is formed of silicon. It is formed of an oxide film or a silicon insulating film. However, since the silicon oxide film is formed under the third hard mask film 165, the third hard mask film 165 is preferably formed of a silicon nitride film. This is to facilitate the removal of the third hard mask layer 165 thereafter.

도 4(c)를 참조하면, 제 3 하드 마스크막(165)을 식각 마스크로 셀 영역(A) 상에 형성된 제 2 하드 마스크막(160) 및 제 1 하드 마스크막(140)을 제거한다.Referring to FIG. 4C, the second hard mask layer 160 and the first hard mask layer 140 formed on the cell region A using the third hard mask layer 165 as an etch mask are removed.

도 4(d)를 참조하면, 제 3 하드 마스크막(165)을 제거한 후 셀 영역(A), 저전압 트랜지스터 영역(B) 및 고전압 트랜지스터 영역(C)을 포함한 전체 상부에 블럭킹층(190), 장벽층(200) 및 콘트롤 게이트(210)를 형성한다.Referring to FIG. 4D, after removing the third hard mask layer 165, a blocking layer 190 is formed on the entire upper portion including the cell region A, the low voltage transistor region B, and the high voltage transistor region C, A barrier layer 200 and a control gate 210 are formed.

한편, 본 발명의 기술적 사상은 상기 실시 예에 따라 구체적으로 기술되었으나, 상기 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지해야 한다. 또한, 본 발명의 기술분야에서 당업자는 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.On the other hand, although the technical spirit of the present invention has been described in detail according to the above embodiment, it should be noted that the above embodiment is for the purpose of explanation and not for the limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

도 1(a) 내지 도 1(f)는 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.1 (a) to 1 (f) are cross-sectional views of devices sequentially illustrated to explain a method of manufacturing a nonvolatile memory device according to an embodiment of the present invention.

도 2(a) 내지 도 2(c)는 본 발명의 다른 실시 예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.2 (a) to 2 (c) are cross-sectional views of devices sequentially shown to explain a method of manufacturing a nonvolatile memory device according to another embodiment of the present invention.

도 3(a) 및 도 3(b)는 본 발명의 또다른 실시 예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.3 (a) and 3 (b) are cross-sectional views of devices sequentially shown to explain a method of manufacturing a nonvolatile memory device according to still another embodiment of the present invention.

도 4(a) 내지 도 4(d)는 본 발명의 또다른 실시 예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.4 (a) to 4 (d) are cross-sectional views of devices sequentially illustrated to explain a method of manufacturing a nonvolatile memory device according to still another embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 반도체 기판 110 : 제 1 게이트 절연막100 semiconductor substrate 110 first gate insulating film

120 : 터널링층 130 : 전하 트랩층120 tunneling layer 130 charge trap layer

140 : 제 1 하드 마스크막 150 : 소자 분리막140: first hard mask film 150: device isolation film

160 : 제 2 하드 마스크막 170 : 산화막160: second hard mask film 170: oxide film

180 : 도전층 190 : 블럭킹층180: conductive layer 190: blocking layer

200 : 장벽층 210 : 콘트롤 게이트200: barrier layer 210: control gate

Claims (5)

셀 영역 및 주변 회로 영역이 확정된 반도체 기판을 제공하는 단계;Providing a semiconductor substrate on which a cell region and a peripheral circuit region are fixed; 상기 셀 영역 및 주변 회로 영역을 포함한 상기 반도체 기판 상에 터널링층 및 전하 트랩층을 형성하는 단계; 및Forming a tunneling layer and a charge trap layer on the semiconductor substrate including the cell region and the peripheral circuit region; And 상기 주변 회로 영역의 전하 트랩층을 산화시키는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.Oxidizing a charge trap layer in the peripheral circuit region. 셀 영역 및 주변 회로 영역이 확정된 반도체 기판을 제공하는 단계;Providing a semiconductor substrate on which a cell region and a peripheral circuit region are fixed; 상기 셀 영역 및 주변 회로 영역을 포함한 상기 반도체 기판 상에 터널링층을 형성하는 단계; 및Forming a tunneling layer on the semiconductor substrate including the cell region and a peripheral circuit region; And 상기 셀 영역의 상기 터널링층 상에만 전하 트랩층을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.Forming a charge trap layer only on said tunneling layer of said cell region. 제 1 항 또는 제 2 항에 있어서, 상기 주변 회로 영역은 저전압 트랜지스터 영역 및 고전압 트랜지스터 영역을 포함하는 비휘발성 메모리 소자의 제조 방법.The method of claim 1, wherein the peripheral circuit region comprises a low voltage transistor region and a high voltage transistor region. 제 3 항에 있어서, 상기 터널링층을 형성하기 이전에 상기 고전압 트랜지스터 영역의 상기 반도체 기판 상에 제 1 게이트 절연막을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조 방법.4. The method of claim 3, further comprising forming a first gate insulating film on the semiconductor substrate in the high voltage transistor region prior to forming the tunneling layer. 제 1 항에 있어서, 상기 전하 트랩층을 산화시키기 이전에 상기 셀 영역에 하드 마스크막을 형성하는 단계를 더 포함하며, 상기 하드 마스크막은 폴리실리콘막을 포함하는 비휘발성 메모리 소자의 제조 방법.The method of claim 1, further comprising forming a hard mask layer in the cell region prior to oxidizing the charge trap layer, wherein the hard mask layer comprises a polysilicon layer.
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