KR20100107975A - Data transmission circuit - Google Patents

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Abstract

PURPOSE: A data transmission circuit is provided to prevent an unnecessary coupling phenomenon between global input-output lines by setting the global input-output lines in a pre-set level. CONSTITUTION: The first mode of a level setting unit(2) sets global input-output lines in a pre-set level. The level setting unit includes a data input part transmitting data to the global input lines, and a driving part. The driving part drives the signal of the global input-output lines with a first driving level or a second driving level. A control signal generator(3) generates a control signal in a first mode. A transmitting part(4) transmits the signal of the global input-output line to an output line in response with the control signal.

Description

데이터 전달회로{DATA TRANSMISSION CIRCUIT}Data transfer circuit {DATA TRANSMISSION CIRCUIT}

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 DDR 모드에서 글로벌 입출력 라인 간에 불필요한 커플링 현상이 발생하는 것을 방지할 수 있도록 한 데이터 전달회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a data transfer circuit capable of preventing an unnecessary coupling phenomenon between global input / output lines in a DDR mode.

일반적인 반도체 메모리 장치는 휘발성 메모리인 RAM(Random Access Memory)과 비휘발성 메모리인 ROM(Read only Memory)으로 구분되고, RAM은 데이터 저장 후 리프레쉬가 필요한 DRAM(Dynamic RAM)과 리프레쉬(Refresh)가 필요없는 SRAM(Static RAM)으로 구분된다. 또한, DRAM은 동작모드에 따라 DDR SDRAM(Double Data Rate Synchronous DRAM)과 SDR SDRAM(Single Data Rate Synchronous DRAM)으로 구분된다.A typical semiconductor memory device is divided into random access memory (RAM), which is a volatile memory, and read only memory (ROM), a nonvolatile memory, and a RAM, which requires a refresh after storing data, does not require a refresh (DRAM) or refresh. It is divided into SRAM (Static RAM). In addition, DRAMs are classified into DDR SDRAM (Double Data Rate Synchronous DRAM) and SDR SDRAM (Single Data Rate Synchronous DRAM).

SDR SDRAM은 시스템 클럭의 라이징 에지(Rising Edge)에 동기시켜 데이터를 입출력함으로써, 한 클럭당 하나의 데이터를 전송하는 SDR 모드로 동작한다. 또한, DDR SDRAM은 시스템 클럭의 라이징 에지(Rising Edge) 및 폴링 에지(Falling Edge) 에 동기시켜 데이터를 입출력함으로써, 한 클럭당 두개의 데이터를 전송하는 DDR 모드로 동작한다. 최근에는 SDR 모드 또는 DDR 모드로 선택적으로 동작하는 반도체 메모리 장치도 개발되었는데, 콤보디램(Combo DRAM)이 바로 그것이다.The SDR SDRAM operates in the SDR mode in which one data is transmitted per clock by inputting and outputting data in synchronization with a rising edge of the system clock. In addition, the DDR SDRAM operates in the DDR mode in which two data are transferred per clock by inputting and outputting data in synchronization with the rising edge and the falling edge of the system clock. Recently, semiconductor memory devices that selectively operate in the SDR mode or the DDR mode have been developed, which is a combo DRAM.

도 1은 종래기술에 따른 콤보디램에서 사용되는 데이터 전달회로의 구성을 도시한 것이다.Figure 1 shows the configuration of a data transfer circuit used in the combo DRAM according to the prior art.

도 1에 도시된 데이터 전달회로(1)는 제1 내지 제3 라인제어신호(CTRL<1:3>)에 응답하여 제1 글로벌 입출력 라인(GIO_OD), 제2 글로벌 입출력 라인(GIO_EV) 및 제3 글로벌 입출력 라인(GWIO)의 신호를 제1 출력라인(GIO_OD_OUT), 제2 출력라인(GIO_EV_OUT) 및 제3 출력라인(GWIO_OUT)으로 전달한다. 여기서, 제1 및 제2 라인제어신호(CTRL<1:2>)는 DDR 모드에서 리드 또는 라이트 동작이 수행되는 경우 인에이블되고, SDR 모드에서는 리드 동작이 수행되는 경우 인에이블되는 신호이다. 또한, 제3 라인제어신호(CTRL<3>)는 SDR 모드에서 라이트 동작이 수행되는 경우 인에이블되는 신호이다.The data transfer circuit 1 shown in FIG. 1 may include a first global input / output line GIO_OD, a second global input / output line GIO_EV, and a first response to the first to third line control signals CTRL <1: 3>. 3 The signal of the global input / output line GWIO is transferred to the first output line GIO_OD_OUT, the second output line GIO_EV_OUT, and the third output line GWIO_OUT. Here, the first and second line control signals CTRL <1: 2> are enabled when a read or write operation is performed in the DDR mode, and are enabled when a read operation is performed in the SDR mode. In addition, the third line control signal CTRL <3> is a signal enabled when the write operation is performed in the SDR mode.

이와 같이 구성된 데이터 전달회로(1)는 SDR 모드에서 리드 동작이 수행되는 경우 제1 및 제2 라인제어신호(CTRL<1:2>)가 인에이블되어 제1 글로벌 입출력 라인(GIO_OD)의 신호를 제1 출력라인(GIO_OD_OUT)으로 전달하고, 제2 글로벌 입출력 라인(GIO_EV)의 신호를 제2 출력라인(GIO_EV_OUT)으로 전달한다. 또한, 데이터 전달회로(1)는 SDR 모드에서 라이트 동작이 수행되는 경우 제3 라인제어신호(CTRL<3>)가 인에이블되어 제3 글로벌 입출력 라인(GWIO)의 신호를 제3 출력라인(GWIO_OUT)으로 전달한다.When the read operation is performed in the SDR mode, the data transfer circuit 1 configured as described above may enable the first and second line control signals CTRL <1: 2> to signal the first global input / output line GIO_OD. The signal is transmitted to the first output line GIO_OD_OUT and the signal of the second global input / output line GIO_EV is transmitted to the second output line GIO_EV_OUT. In addition, when the write operation is performed in the SDR mode, the data transfer circuit 1 may enable the third line control signal CTRL <3> to transmit a signal of the third global input / output line GWIO to the third output line GWIO_OUT. ).

한편, DDR 모드에서는 리드 또는 라이트 동작에 관계없이 제1 및 제2 라인제어신호(CTRL<1:2>)가 인에이블되고, 제3 라인제어신호(CTRL<3>)는 디스에이블된다. 따라서, 데이터 전달회로(1)는 제1 글로벌 입출력 라인(GIO_OD)의 신호를 제1 출력라인(GIO_OD_OUT)으로 전달하고, 제2 글로벌 입출력 라인(GIO_EV)의 신호를 제2 출력라인(GIO_EV_OUT)으로 전달한다. 이때, 제3 출력라인(GWIO_OUT)은 디스에이블된 제3 라인제어신호(CTRL<3>)에 의해 제3 글로벌 입출력 라인(GWIO)의 신호가 전달되지 않아 플로팅(floating)된다.Meanwhile, in the DDR mode, the first and second line control signals CTRL <1: 2> are enabled and the third line control signal CTRL <3> is disabled regardless of the read or write operation. Therefore, the data transfer circuit 1 transmits the signal of the first global input / output line GIO_OD to the first output line GIO_OD_OUT, and the signal of the second global input / output line GIO_EV to the second output line GIO_EV_OUT. To pass. In this case, the third output line GWIO_OUT is floated because the signal of the third global input / output line GWIO is not transmitted by the disabled third line control signal CTRL <3>.

그런데, DDR 모드에서 플로팅된 제3 출력라인(GWIO_OUT)의 신호가 토글링하는 경우 제3 출력라인(GWIO_OUT)과 인접한 제1 출력라인(GIO_OD_OUT) 및 제2 출력라인(GIO_EV_OUT) 간에 커플링 현상을 유발하여 오동작을 일으키는 문제가 있었다.However, when the signal of the third output line GWIO_OUT floated in the DDR mode is toggled, a coupling phenomenon is generated between the third output line GWIO_OUT and the first output line GIO_OD_OUT and the second output line GIO_EV_OUT. There was a problem causing the malfunction.

본 발명은 DDR 모드에서 사용되지 않는 글로벌 입출력 라인을 소정 레벨로 설정함으로써, 글로벌 입출력 라인 간에 불필요한 커플링 현상이 발생하는 것을 방지할 수 있도록 한 데이터 전달회로를 개시한다.The present invention discloses a data transfer circuit for preventing unnecessary coupling from occurring between global input / output lines by setting a global input / output line not used in the DDR mode to a predetermined level.

이를 위해 본 발명은 DDR 모드에서 글로벌 입출력 라인을 소정 레벨로 설정하는 레벨 설정부; 상기 DDR 모드에서 제어신호를 생성하는 제어신호 생성부; 및 상기 제어신호에 응답하여 상기 글로벌 입출력 라인의 신호를 출력라인으로 전달하는 전달부를 포함하는 데이터 전달회로를 제공한다.To this end, the present invention is a level setting unit for setting a global input and output line to a predetermined level in DDR mode; A control signal generator for generating a control signal in the DDR mode; And a transfer unit configured to transfer a signal of the global input / output line to an output line in response to the control signal.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.Hereinafter, the present invention will be described in more detail with reference to Examples. These embodiments are only for illustrating the present invention, and the scope of rights of the present invention is not limited by these embodiments.

도 2는 본 발명의 일실시예에 따른 데이터 전달회로의 구성을 도시한 도면이고, 도 3은 도 2에 포함된 레벨 설정부의 구성을 도시한 블럭도이다.2 is a diagram illustrating a configuration of a data transfer circuit according to an exemplary embodiment of the present invention, and FIG. 3 is a block diagram illustrating a configuration of a level setting unit included in FIG. 2.

도 2 및 도 3에 도시된 바와 같이, 본 실시예에 따른 데이터 전달회로는 레벨 설정부(2), 제어신호 생성부(3) 및 전달부(4)로 구성되고, 레벨 설정부(2)는 데이터 입력부(20) 및 구동부(22)로 구성된다.As shown in Figs. 2 and 3, the data transfer circuit according to the present embodiment includes a level setting unit 2, a control signal generating unit 3 and a transfer unit 4, and the level setting unit 2 Is composed of a data input unit 20 and a driver 22.

데이터 입력부(20)는, 도 4에 도시된 바와 같이, 데이터 래치부(200) 및 데이터 구동부(201)로 구성된다. 데이터 래치부(200)는 데이터 스트로브신 호(DATA_STROBE)에 응답하여 데이터신호(DIN, DINB)를 래치한다. 데이터 구동부(201)는 데이터 래치부(200)의 출력신호, 즉 데이터신호(DIN, DINB)를 입력받아 DDR 모드신호(DDR)에 응답하여 제3 글로벌 입출력 라인(GWIO)을 구동한다. 여기서, DDR 모드신호(DDR)는 DDR 모드에서 하이레벨로 인에이블되고, SDR 모드에서는 로우레벨로 디스에이블되는 신호이다. 또한, 데이터 스트로브신호(DATA_STROBE)는 데이터신호(DIN, DINB)를 데이터 래치부(200)로 전달하기 위해 하이레벨로 인에이블되는 신호이다. 이와 같은 구성의 데이터 입력부(20)는 DDR 모드에서 데이터 구동부(201)가 디스에이블되므로, 제3 글로벌 입출력 라인(GWIO)으로 데이터신호(DIN, DINB)가 전달되지 않는다.As shown in FIG. 4, the data input unit 20 includes a data latch unit 200 and a data driver 201. The data latch unit 200 latches the data signals DIN and DINB in response to the data strobe signal DATA_STROBE. The data driver 201 receives the output signal of the data latch unit 200, that is, the data signals DIN and DINB, and drives the third global input / output line GWIO in response to the DDR mode signal DDR. Here, the DDR mode signal DDR is a signal that is enabled at a high level in the DDR mode, and is disabled at a low level in the SDR mode. In addition, the data strobe signal DATA_STROBE is a signal that is enabled at a high level to transfer the data signals DIN and DINB to the data latch unit 200. In the data input unit 20 having the above configuration, since the data driver 201 is disabled in the DDR mode, the data signals DIN and DINB are not transmitted to the third global input / output line GWIO.

구동부(22)는 DDR 모드에서 제3 글로벌 입출력 라인(GWIO)의 신호를 기설정된 레벨(접지전압(VSS) 또는 전원전압(VDD))로 설정한다. 제1 실시예에 따른 구동부(22)는 도 5를 참고하면, 제3 글로벌 입출력 라인(GWIO)과 접지전압(VSS) 사이에 연결되어, DDR 모드신호(DDR)에 응답하여 제3 글로벌 입출력 라인(GWIO)을 풀다운구동하는 NMOS 트랜지스터(N20)로 구성된다. 한편, 제2 실시예에 따른 구동부(22)는 도 6을 참고하면, 전원전압(VDD)과 제3 글로벌 입출력 라인(GWIO) 사이에 연결되어, DDR 모드신호(DDR)에 응답하여 제3 글로벌 입출력 라인(GWIO)을 풀업구동하는 인버터(IV20) 및 PMOS 트랜지스터(P20)로 구성된다.The driver 22 sets the signal of the third global input / output line GWIO to a predetermined level (ground voltage VSS or power supply voltage VDD) in the DDR mode. Referring to FIG. 5, the driving unit 22 according to the first embodiment is connected between the third global input / output line GWIO and the ground voltage VSS, and responds to the third global input / output line in response to the DDR mode signal DDR. An NMOS transistor N20 that pulls down (GWIO) is configured. Meanwhile, referring to FIG. 6, the driving unit 22 according to the second embodiment is connected between the power supply voltage VDD and the third global input / output line GWIO, and responds to the third global signal in response to the DDR mode signal DDR. An inverter IV20 and a PMOS transistor P20 that pull up the input / output line GWIO are configured.

제어신호 생성부(3)는, 도 7에 도시된 바와 같이, 셋신호 생성부(30) 및 SR 래치(32)로 구성된다. 셋신호 생성부(30)는 SDR 모드신호(SDR) 및 라이트 인에이블신호(WTEN), 제1 및 제2 액티브신호(CASP8<0:1>)를 입력받아 셋신호(/S)를 생성한 다. 여기서, 제1 및 제2 액티브신호(CASP8<0:1>)는 뱅크정보 및 버스트랭쓰(burst length)에 관한 정보를 갖는 신호로, 제1 및 제2 액티브신호(CASP8<0:1>)는 각각 제1 및 제2 뱅크의 라이트 동작이 수행될 때 하이레벨로 인에이블되는 신호이다. 이와 같은 구성의 셋신호 생성부(30)는 SDR 모드에서 제1 뱅크 또는 제2 뱅크가 인에이블되어 라이트 동작이 수행되는 구간동안 로우레벨로 인에이블되는 셋신호(/S)를 생성한다. SR 래치(32)는 셋신호(/S), SDR 모드신호(SDR) 및 리셋신호(/R)를 입력받아 제어신호(GWIO_CTRL)를 생성한다. 이와 같은 구성의 SR 래치(32)는 SDR 모드에서 라이트 동작이 수행되는 경우 또는 DDR 모드인 경우 하이레벨로 인에이블되는 제어신호(GWIO_CTRL)를 생성한다. 여기서, 제어신호(GWIO_CTRL)는 SDR 모드에서 라이트 동작이 수행되는 경우 또는 DDR 모드인 경우 하이레벨로 인에이블되는 신호이다.The control signal generator 3 is composed of a set signal generator 30 and an SR latch 32, as shown in FIG. The set signal generator 30 receives the SDR mode signal SDR, the write enable signal WTEN, and the first and second active signals CASP8 <0: 1> to generate the set signal / S. All. Here, the first and second active signals CASP8 <0: 1> are signals having information on bank information and burst length, and the first and second active signals CASP8 <0: 1>. Are signals that are enabled to a high level when write operations of the first and second banks are performed, respectively. The set signal generator 30 having the above configuration generates the set signal / S which is enabled at a low level during the period in which the first bank or the second bank is enabled and the write operation is performed in the SDR mode. The SR latch 32 receives the set signal / S, the SDR mode signal SDR, and the reset signal / R to generate the control signal GWIO_CTRL. The SR latch 32 having such a configuration generates a control signal GWIO_CTRL that is enabled at a high level when the write operation is performed in the SDR mode or the DDR mode. Here, the control signal GWIO_CTRL is a signal enabled to a high level when the write operation is performed in the SDR mode or in the DDR mode.

전달부(4)는, 도 8에 도시된 바와 같이, 제1 라인제어신호(CTRL<1>)에 응답하여 제1 글로벌 입출력 라인(GIO_OD)의 신호를 제1 출력라인(GIO_OD_OUT)으로 전달하는 제1 전달게이트(T40)가 포함되는 제1 전달부(40)와, 제어신호(GWIO_CTRL)에 응답하여 제3 글로벌 입출력 라인(GWIO)의 신호를 제3 출력라인(GWIO_OUT)으로 전달하는 제2 전달게이트(T41)가 포함되는 제2 전달부(42)와, 제2 라인제어신호(CTRL<2>)에 응답하여 제2 글로벌 입출력 라인(GIO_EV)의 신호를 제2 출력라인(GIO_EV_OUT)으로 전달하는 제3 전달게이트(T42)가 포함된 제3 전달부(44)로 구성된다. 여기서, 제1 및 제2 라인제어신호(CTRL<1:2>)는 DDR 모드에서 리드 또는 라이트 동작이 수행되는 경우 또는 SDR 모드에서 리드 동작이 수행되는 경우 하이 레벨로 인에이블되는 신호이다. 여기서, 제3 출력라인(GWIO_OUT)은 커플링 현상을 방지하기 위해 제1 출력라인(GIO_OD_OUT)과 제2 출력라인(GIO_EV_OUT) 사이에 위치하는 것이 바람직하다. 이와 같은 구성의 전달부(4)는 DDR 모드에서 제어신호(GWIO_CTRL)에 응답하여 접지전압(VSS) 또는 전원전압(VDD)으로 설정된 제3 글로벌 입출력 라인(GWIO)의 신호를 제3 출력라인(GWIO_OUT)으로 전달한다.As illustrated in FIG. 8, the transfer unit 4 transmits a signal of the first global input / output line GIO_OD to the first output line GIO_OD_OUT in response to the first line control signal CTRL <1>. The first transfer unit 40 including the first transfer gate T40 and the second transfer unit transmits the signal of the third global input / output line GWIO to the third output line GWIO_OUT in response to the control signal GWIO_CTRL. The second transfer unit 42 including the transfer gate T41 and the signal of the second global input / output line GIO_EV to the second output line GIO_EV_OUT in response to the second line control signal CTRL <2>. It is composed of a third transfer unit 44 including a third transfer gate (T42) for transmitting. Here, the first and second line control signals CTRL <1: 2> are signals enabled to a high level when a read or write operation is performed in the DDR mode or when the read operation is performed in the SDR mode. In this case, the third output line GWIO_OUT is preferably located between the first output line GIO_OD_OUT and the second output line GIO_EV_OUT to prevent a coupling phenomenon. The transfer unit 4 having the above configuration transmits the signal of the third global input / output line GWIO set to the ground voltage VSS or the power supply voltage VDD in response to the control signal GWIO_CTRL in the DDR mode. GWIO_OUT).

이와 같이 구성된 데이터 전달회로의 동작을 설명하되, DDR 모드인 경우에 대하여 설명하면 다음과 같다.The operation of the data transfer circuit configured as described above will be described, but the case of the DDR mode will be described below.

우선, 레벨 설정부(2)는 DDR 모드에서 제3 글로벌 입출력 라인(GWIO)의 신호를 기설정된 레벨로 설정한다. DDR 모드에서 데이터 구동부(201)가 디스에이블되므로, 제3 글로벌 입출력 라인(GWIO)으로 데이터신호(DIN, DINB)가 전달되지 않는다. 따라서, 구동부(22)는 제3 글로벌 입출력 라인(GWIO)의 신호를 접지전압(VSS) 또는 전원전압(VDD)로 설정한다. 구체적으로, 도 5에 도시된 구동부(22)의 NMOS 트랜지스터(N20)가 턴온되는 경우에는 제3 글로벌 입출력 라인(GWIO)의 신호가 접지전압(VSS)으로 구동되고, 도 6에 도시된 구동부(22)의 PMOS 트랜지스터(P20)가 턴온되는 경우에는 제3 글로벌 입출력 라인(GWIO)의 신호가 전원전압(VDD)으로 구동된다.First, the level setting unit 2 sets the signal of the third global input / output line GWIO to a predetermined level in the DDR mode. Since the data driver 201 is disabled in the DDR mode, the data signals DIN and DINB are not transmitted to the third global input / output line GWIO. Therefore, the driver 22 sets the signal of the third global input / output line GWIO to the ground voltage VSS or the power supply voltage VDD. Specifically, when the NMOS transistor N20 of the driving unit 22 illustrated in FIG. 5 is turned on, the signal of the third global input / output line GWIO is driven to the ground voltage VSS, and the driving unit illustrated in FIG. When the PMOS transistor P20 of FIG. 22 is turned on, the signal of the third global input / output line GWIO is driven to the power supply voltage VDD.

다음으로, 제어신호 생성부(3)는 DDR 모드에서 로우레벨로 인에이블되는 SDR 모드신호(SDR)에 응답하여 하이레벨로 인에이블되는 제어신호(GWIO_CTRL)를 생성한다.Next, the control signal generator 3 generates a control signal GWIO_CTRL enabled at a high level in response to the SDR mode signal SDR enabled at a low level in the DDR mode.

다음으로, 전달부(4)는 DDR 모드에서 하이벨로 인에이블되는 제어신 호(GWIO_CTRL)에 응답하여 접지전압(VSS) 또는 전원전압(VDD)으로 설정된 제3 글로벌 입출력 라인(GWIO)의 신호를 제3 출력라인(GWIO_OUT)으로 전달한다.Next, the transfer unit 4 transmits a signal of the third global input / output line GWIO set to the ground voltage VSS or the power supply voltage VDD in response to the control signal GWIO_CTRL enabled in the DDR mode. Transfer to third output line GWIO_OUT.

이상을 정리하면 본 실시예에 따른 데이터 전달회로는 종래에 DDR 모드에서 사용되지 않는 제3 출력라인(GWIO_OUT)의 신호를 접지전압(VSS) 또는 전원전압(VDD)으로 설정함으로써, 제3 출력라인(GWIO_OUT)과 인접한 제1 출력라인(GIO_OD_OUT) 및 제2 출력라인(GIO_EV_OUT)간에 커플링 현상을 방지할 수 있다.In summary, the data transfer circuit according to the present exemplary embodiment sets the signal of the third output line GWIO_OUT, which is not used in the DDR mode, to the ground voltage VSS or the power supply voltage VDD. Coupling may be prevented between the GWIO_OUT and the first output line GIO_OD_OUT and the second output line GIO_EV_OUT adjacent to each other.

도 1은 종래기술에 따른 콤보디램에서 사용되는 데이터 전달회로의 구성을 도시한 것이다.Figure 1 shows the configuration of a data transfer circuit used in the combo DRAM according to the prior art.

도 2는 본 발명의 일실시예에 따른 데이터 전달회로의 구성을 도시한 도면이다.2 is a diagram illustrating a configuration of a data transfer circuit according to an embodiment of the present invention.

도 3은 도 2에 도시된 데이터 전달회로에 포함된 레벨 설정부의 구성을 도시한 블럭도이다.FIG. 3 is a block diagram illustrating a configuration of a level setting unit included in the data transfer circuit shown in FIG. 2.

도 4는 도 3에 도시된 레벨 설정부에 포함된 데이터 입력부의 구성을 도시한 회로도이다.FIG. 4 is a circuit diagram illustrating a configuration of a data input unit included in the level setting unit illustrated in FIG. 3.

도 5는 본 발명의 일실시예에 따른 도 4의 구동부의 회로도이다.5 is a circuit diagram of the driving unit of FIG. 4 according to an embodiment of the present invention.

도 6은 본 발명의 다른 실시예에 따른 도 4의 구동부의 회로도이다.6 is a circuit diagram of the driving unit of FIG. 4 according to another embodiment of the present invention.

도 7은 도 2에 도시된 데이터 전달회로에 포함된 제어신호 생성부의 구성을 도시한 회로도이다.FIG. 7 is a circuit diagram illustrating a configuration of a control signal generator included in the data transfer circuit shown in FIG. 2.

도 8은 도 2에 도시된 데이터 전달회로에 포함된 전달부의 회로도이다.FIG. 8 is a circuit diagram of a transfer unit included in the data transfer circuit shown in FIG. 2.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

2: 레벨 설정부 20: 데이터 입력부2: level setting section 20: data input section

200: 데이터 래치부 201: 데이터 구동부200: data latch unit 201: data driver

22: 구동부 3: 제어신호 생성부22: drive unit 3: control signal generation unit

30: 셋신호 생성부 32: SR 래치30: set signal generation unit 32: SR latch

4: 전달부 40: 제1 전달부4: transfer unit 40: first transfer unit

42: 제2 전달부 44: 제3 전달부42: second delivery unit 44: third delivery unit

Claims (9)

제1 모드에서 글로벌 입출력 라인을 소정 레벨로 설정하는 레벨 설정부;A level setting unit configured to set the global input / output line to a predetermined level in the first mode; 상기 제1 모드에서 제어신호를 생성하는 제어신호 생성부; 및A control signal generator for generating a control signal in the first mode; And 상기 제어신호에 응답하여 상기 글로벌 입출력 라인의 신호를 출력라인으로 전달하는 전달부를 포함하는 데이터 전달회로.And a transfer unit configured to transfer a signal of the global input / output line to an output line in response to the control signal. 제 1 항에 있어서, 상기 레벨 설정부는The method of claim 1, wherein the level setting unit 제2 모드에서 데이터신호를 입력받아 제1 모드신호에 응답하여 데이터를 상기 글로벌 입출력 라인으로 전달하는 데이터 입력부; 및A data input unit receiving a data signal in a second mode and transferring data to the global input / output line in response to the first mode signal; And 상기 제1 모드에서 상기 제1 모드신호에 응답하여 상기 글로벌 입출력 라인의 신호를 제1 구동레벨 또는 제2 구동레벨로 구동하는 구동부를 포함하는 데이터 전달회로.And a driving unit driving the signal of the global input / output line to a first driving level or a second driving level in response to the first mode signal in the first mode. 제 2 항에 있어서, 상기 구동부는The method of claim 2, wherein the driving unit 상기 글로벌 입출력 라인과 접지전압 사이에 연결되어, 상기 제1 모드신호에 응답하여 상기 글로벌 입출력 라인의 신호를 상기 제1 구동레벨로 구동하는 구동소자를 포함하는 데이터 전달회로.And a driving device connected between the global input / output line and a ground voltage to drive a signal of the global input / output line to the first driving level in response to the first mode signal. 제 2 항에 있어서, 상기 구동부는The method of claim 2, wherein the driving unit 상기 제1 모드신호를 반전시키는 인버터; 및An inverter for inverting the first mode signal; And 전원전압과 상기 글로벌 입출력 라인 사이에 연결되어, 상기 인버터의 출력신호에 응답하여 상기 글로벌 입출력 라인의 신호를 상기 제2 구동레벨로 구동하는 구동소자를 포함하는 데이터 전달회로.And a driving device connected between a power supply voltage and the global input / output line to drive a signal of the global input / output line to the second driving level in response to an output signal of the inverter. 제 2 항에 있어서,The method of claim 2, 상기 제1 구동레벨은 접지전압이고, 상기 제2 구동레벨은 전원전압인 데이터 전달회로.And the first driving level is a ground voltage, and the second driving level is a power supply voltage. 제 1 항에 있어서, 상기 제어신호 생성부는The method of claim 1, wherein the control signal generator 상기 제1 모드에서 리드 또는 라이트 동작에 관계없이 인에이블되는 상기 제어신호를 생성하는 SR 래치를 포함하는 데이터 전달회로.And an SR latch for generating the control signal enabled in the first mode regardless of a read or write operation. 제 1 항에 있어서, 상기 제어신호 생성부는The method of claim 1, wherein the control signal generator 제1 및 제2 액티브신호 중 하나의 신호가 인에이블된 상태에서 제2 모드신호 및 라이트 인에이블신호를 입력받아 셋신호를 생성하는 셋신호 생성부; 및A set signal generation unit configured to receive a second mode signal and a write enable signal and generate a set signal when one of the first and second active signals is enabled; And 상기 셋신호 및 리셋신호를 입력받아 상기 제어신호를 생성하는 SR 래치를 포함하는 데이터 전달회로.And an SR latch receiving the set signal and the reset signal to generate the control signal. 제 7 항에 있어서, 상기 셋신호 생성부는The method of claim 7, wherein the set signal generation unit 상기 제1 및 제2 액티브신호를 입력받아 논리연산을 수행하는 제1 논리소자; 및A first logic element configured to receive the first and second active signals and perform a logic operation; And 상기 제2 모드신호 및 상기 라이트 인에이블신호를 입력받아 논리연산을 수행하는 제2 논리소자를 포함하는 데이터 전달회로.And a second logic element configured to receive the second mode signal and the write enable signal and perform logic operation. 제 2 항에 있어서,The method of claim 2, 상기 제1 모드는 DDR 모드이고, 상기 제2 모드는 SDR 모드인 데이터 전달회로.And the first mode is a DDR mode and the second mode is an SDR mode.
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