KR20100102958A - 반도체 메모리 장치용 결함 셀 검출 방법 및 회로 - Google Patents

Abstract

본 발명은, 병렬 테스트 모드에서 N비트 테스트 데이터가 기록된 메모리 코어에서 결함 셀을 검출하는 검출 방법으로서, 소정 모드 레지스터 세트 커맨드가 입력되면, 메모리 코어로부터 판독된 상기 N비트 테스트 데이터로부터 1비트씩을 선택하여 출력 패드로 출력하여 해당 셀의 결함 유무를 판단하는 결함 셀 검출 방법을 제공한다.

병렬 비트 테스트, 테스트 모드, 모드 레지스터 세트, 결함 셀.

Description

반도체 메모리 장치용 결함 셀 검출 방법 및 회로{DEFECTIVE CELL DETECTING METHOD AND CIRCUIT FOR USE IN SEMICONDUCTOR MEMORY DEVICE}

본 발명은, 반도체 메모리 장치에 관한 것이며, 구체적으로는, 반도체 메모리 장치용의 결함 셀 검출 방법 및 회로에 관한 것이다.

서브 마이크론 CMOS 기술의 발달로 인해, 다이나믹 랜덤 액세스 메모리(DRAM) 장치, 의사 스테틱 랜덤 액세스 메모리(pseudo SRAM) 장치 등의 고속 반도체 메모리 장치에 대한 수요가 증가해 왔다. 이하, 그러한 메모리들을 총칭하여 DRAM 장치라 한다.

제조 공정에서는, 일반적으로, 다수의 DRAM 장치가 단일 실리콘 웨이퍼 상에 제작되고, 소정의 테스트를 거친 후, 개별로 분리되어 패키징된다. 그러한 테스트는, 장치의 동작을 검증하기 위한, 테스트 데이터 패턴들의 일련의 어드레스 위치들에의 기록, 테스트 데이터 패턴들을 기록했던 어드레스 위치들로부터의 데이터 독출, 판독된 데이터 패턴들과 기록한 데이터 패턴들의 비교를 수반한다. 종래의 웨이퍼 테스트에서는, DRAM 메모리 셀들로 된 다수의 뱅크들이 공유하는 데이터 버스에 대한 경쟁을 피하기 위해, 한 번에 하나의 뱅크를 액세스한다. 표준 테스트 모드에서는, 공유 버스의 라인들 모두가 사용된다. 단일 뱅크 판독 액세스시에는, 버스트 데이터가 그 뱅크로부터 판단된다. 예를 들어, 복수 비트의 데이터가 클록의 각 에지에서 판독된다.

경우에 따라서, 반도체 메모리 장치와 테스터 간에 전송되어야 하는 데이터의 양을 줄이고자 하는 노력의 일환으로, 메모리 장치 어레이들로부터 판독된 데이터를 압축하기도 한다. 예를 들어, 어떤 DRAM 구조에서는, 매 클록 에지마다 어레이에 액세스하여 16비트 데이터를 판독할 수도 있다. 이 경우, 판독한 16비트 데이트를 4비트로 압축할 수 있다. 이를 위해, 워드 라인과 컬럼 선택 라인의 교차부에 형성된 셀들에 저장된 4개의 데이터 비트를 그 비트들에 기록한 테스트 데이터 패턴과 비교하여 단일 비트값을 생성할 수 있다. 그 단일 비트값은 "패스(pass)" 또는 "페일(fail)"을 나타내는 값이며, 이하에서 "대표 판독 데이터"라 한다. 리페어 알고리즘은 결함 셀을 포함하는 워드 라인 및/또는 컬럼 선택 라인 전체를 여분의 워드 라인 및/도는 여분의 컬럼 선택 라인으로 대체한다. 그러한 리페어 알고리즘만으로는, 결함 셀의 위치를 알아내기 어렵다. 경우에 따라, 웨이퍼에 형성되는 수많은 직사각형 또는 사각형의 반도체 메모리 장치(다이(die)라고도 함)의 동일 위치에 빈번하게 나타나기도 하는데, 이 경우, 결함 셀의 위치 추적이 가능하면, 그 결과를 제조 공정에 반영함으로써 생산성을 향상시킬 수 있다. 따라서, 결함 셀의 위치를 찾아내기 위한 메커니즘이 요구된다.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 테스트 모드에서 결함 셀의 위치를 검출하는 것이 가능한 결함 셀 검출 방법 및 회로를 제공하는 데 있다.

상기 목적을 달성하기 위한 본 발명의 양태에 따른 병렬 테스트 모드에서 N비트 테스트 데이터가 기록된 메모리 코어에서 결함 셀을 검출하는 검출 방법은, 소정 모드 레지스터 세트 커맨드가 입력되면, 메모리 코어로부터 판독된 상기 N비트 테스트 데이터로부터 1비트씩을 선택하여 출력 패드로 출력하여 결함 셀의 위치를 검출하는 것을 특징으로 한다.

여기서, 상기 메모리 코어로부터 판독된 상기 N비트 테스트 데이터 중 1비트씩을 선택하여 출력하는 것은 멀티플렉서에 의해 실행될 수 있다.

상기 목적을 달성하기 위한 본 발명의 다른 양태에 따른 병렬 비트 테스트 시 메모리 코어에서 센스앰프 회로로 전송된 N비트 판독 데이터를 이용하여 결함 셀의 위치를 검출하기 위한 반도체 메모리용 결함 셀 검출 회로는, 소정의 모드 레지스터 세트 커맨드를 수신하면, 제1 스위칭 신호, 제2 스위칭 신호 및 출력 데이터 선택 신호를 출력하는 제어부와, 상기 센스앰프 회로의 출력단 측에 구비되며, 상기 출력 데이터 선택 신호에 응답하여 입력단을 통해 입력된 데이터 중 1비트를 선택하여 출력하는 단일 비트 데이터 출력부와, 상기 센스앰프 회로의 상기 출력단에 연결되며, 상기 제1 스위칭 신호에 응답하여 상기 센스앰프 회로의 상기 출력단을 상기 단일 비트 데이터 출력부의 입력단과 연결하는 제1 스위칭부와, 상기 제2 스위칭 신호에 응답하여 상기 단일 비트 데이터 출력부의 출력단을 상기 출력 패드에 연결하는 제2 스위칭부를 포함하는 것을 특징으로 한다.

여기서, 상기 단일 비트 데이터 출력부는 멀티플렉서를 포함할 수 있다.

본 발명에 의하면, 반도체 메모리 장치의 결함 셀의 위치를 검출할 수 있다. 또한, 소정의 공정을 거친 다수의 반도체 메모리 장치들의 어떤 위치에서 결함이 빈번하게 발생하는지를 테스트 모드에서 파악할 수 있으며, 그렇게 파악한 결과를 해당 공정에 반영함으로써 반도체 메모리 장치의 생산성을 향상시킬 수 있다.

이하, 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 그리고 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

[결함 셀 검출 방법]

본 발명의 일 실시예는 병렬 비트 테스트 후 반도체 메모리 장치의 결함 셀을 검출하기 위한 방법에 관한 것이다. 본 실시예에 따른 반도체 메모리 장치의 결함 셀 검출 방법은 도 1을 참조하여 설명한다. 도 1은 본 실시예에 따른 반도체 메모리 장치의 결함 셀 검출 방법을 나타내는 순서도이다.

도 1에 나타낸 바와 같이, 우선, 일반적인 병렬 비트 테스트 모드로 진입한다(S1). 본 실시예에서는 N비트 병렬 테스트 모드로 진입한 경우를 예로 들어 설명한다. 다음으로, N비트 테스트 데이터를 메모리 코어에 기록한다(S2). 이하에서, N비트 테스트 데이터의 n번째 데이터에 대응하는 셀에서 판독되는 데이터 값을 DQn, DQn+N, DQn+2N, (여기서, N은 2보다 큰 자연수이며, n=0, 1, ..., N-1) 등으로 표시한다. S2 단계에서, 테스트 데이터는 병렬 비트 테스트 결과 결함 셀을 포함하고 있는 것으로 판정된 메모리 셀 그룹에 대해서만 기록될 수도 있다. n을 "0"으로 설정한다(S3). 다음으로, 해당 메모리 셀 그룹에서 DQn을 판독하여 대표 출력 데이터로서 출력하기 위한 테스트 모드 레지스터 세트 커맨드를 입력한다(S4). S4 단계에서 얻은 대표 출력 데이터(예를 들어, DQ0)가 테스트 데이터와 일치하는지 여부를 판단하여 해당 셀에 결함이 있는지 여부를 판단한다(S5). n의 값을 1만큼 증가시킨 값을 새로운 n으로 설정한다(S6). n이 N인지 여부를 판단한다(S7). n이 N이 아닌 경우, S4 단계로 진행하여 DQn을 판독하여 대표 출력 데이터로서 출력하기 위한 테스트 모드 레지스터 세트 커맨드를 입력한다(S6). S7 단계에서 n이 N이라고 판정된 경우, 해당 메모리 셀 그룹에 대한 결함 셀 검출을 종료한다.

도 1에 나타낸 실시예에서 각 메모리 셀 그룹에서 DQn을 판독하는 순서는 변경가능하다.

DQn의 판독 순서가 변경된 예를 도 2를 참조하여 설명한다.

도 2에 나타낸 실시예에서 S1 단계와 S2 단계는 도 1에 나타낸 실시예와 동일하므로 설명을 생략한다. 본 실시예에서는, S3 단계에서, n을 "N-1"로 설정한다(S3). 다음으로, 해당 메모리 셀 그룹에서 DQn을 판독하여 대표 출력 데이터로서 출력하기 위한 테스트 모드 레지스터 세트 커맨드를 입력한다(S4). S4 단계에서 얻은 대표 출력 데이터(예를 들어, DQN-1)가 테스트 데이터와 일치하는지 여부를 판단하여 해당 셀에 결함이 있는지 여부를 판단한다(S5). 그 후, n의 값을 1만큼 감소시킨 값을 새로운 n으로 설정하고(S6), 새로운 n이 0보다 크거나 같은지 여부를 판단한다(S7). S7 단계에서, n이 0보다 크거나 같다고 판단되는 경우, S4 단계로 진행하여 DQn을 판독하여 대표 출력 데이터로서 출력하기 위한 테스트 모드 레지스터 세트 커맨드를 입력한다(S6). S7 단계에서 n이 0보다 작다고 판단된 경우, 해당 메모리 셀 그룹에 대한 결함 셀 검출을 종료한다.

도 2를 참조로 설명한 바와 같이, DQn의 판독 순서는 변경가능하다.

도 3은, 본 발명의 실시예에 따른 결함 셀 검출 과정을 개략적으로 나타내는 도면으로서, 8 비트의 병렬 비트 테스트의 경우를 예로 들어 나타내고 있다.

[반도체 메모리 장치의 구성]

상기한 바와 같은 결함 셀 검출 방법을 적용할 수 있는 반도체 메모리 장치 의 구성에 대하여 이하에 설명한다.

본 발명의 일 실시예에 따르면, 결함 셀 검출을 위한 단일 비트 데이터 출력부를 구비하는 반도체 메모리 장치가 제공된다.

본 실시예에 따른 반도체 메모리 장치의 개략적인 구성을 도 4에 도시한다. 도 4를 참조하면, 본 실시예에 따른 반도체 메모리 장치(10)는 내부 회로 제어기(11), 메모리 코어(12), 센스앰프 회로(13), 제1 스위칭부(S1), 단일 비트 데이터 출력부(14), 제2 스위칭부(S2) 및 출력 패드(15)를 포함한다. 메모리 코어(12)는 센스앰프 회로(13)에 연결되며, 센스앰프 회로(13)는 제1 스위칭부(S1)를 통해 단일 비트 데이터 출력부(14)에 연결될 수 있다. 또한, 단일 비트 데이터 출력부(14)는 스위칭부(S2)를 통해 출력 패드(15)에 연결될 수 있다. 내부 회로 제어기(11)는 각종 내부 구성 회로들에 제어 신호를 보내 그 구성 회로들을 제어한다.

이하에 결함 셀을 검출하는 동작에 대하여 설명한다. N비트의 테스트 데이터를 이용하는 병렬 비트 테스트 모드에서 내부 회로 제어기(11)가 소정의 모드 레지스터 세트 커맨드를 수신하는 경우, 내부 회로 제어기(11)는, 수신한 모드 레지스터 세트 커맨드에 응답하여, 신호선(L1, L2, Ls)을 통해 메모리 코어(12)로부터 판독된 데이터를 출력하는데 사용할 데이터 출력 경로를 설정하기 위한 내부 회로 제어 신호들을 출력한다. 보다 구체적으로, 내부 회로 제어기(11)는, 센스앰프 회로(13)의 출력단을 단일 비트 데이터 출력부(14)의 입력단에 연결하기 위한 제1 스위칭 신호를 신호선(L1)을 통해 제1 스위칭부(S1)로 전송하고, 단일 비트 데이터 출력부(14)의 출력단을 출력 패드(15)에 연결하기 위한 제2 스위칭 신호를 신호 선(L2)을 통해 제2 스위칭부(S2)로 전송한다. 또한, 내부 회로 제어기(11)는 출력 데이터 선택 신호를 신호선(Ls)을 통해 단일 비트 데이터 출력부(14)로 전송한다.

제1 스위칭부(S1)가 제1 스위칭 신호에 응답하여 센스앰프 회로(13)의 출력단을 단일 비트 데이터 출력부의 입력단에 연결하면, 센스앰프 회로(13)는 메모리 코어(12)로부터의 N비트의 판독 데이터를 단일 비트 데이터 출력부(14)에 전송한다. 단일 비트 데이터 출력부(14)는, 내부 회로 제어기(11)로부터의 출력 데이터 선택 신호에 응답하여, N비트 판독 데이터 중 1비트를 선택한다. 이때, 단일 비트 데이터 출력부(14)의 출력단은 제2 스위칭부(S2)에 의해 출력 패드(15)에 연결되어 있으므로, 단일 비트 데이터 출력부(14)에서 선택된 1비트 데이터는 출력 패드(15)로 전송된다. 이렇게 출력된 대표 출력 데이터를 이용하여 해당 메모리 셀에 결함이 발생했는지 여부를 판단하게 된다.

상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안 될 것이다. 그리고, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다.

도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 결함 셀 검출 방법을 나타내는 순서도이다.

도 2는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 결함 셀 검출 방법을 나타내는 순서도이다.

도 3은 본 발명의 또 다른 실시예에 따른 결함 셀 검출 과정을 개략적으로 나타내는 도면으로서, 8 비트의 병렬 비트 테스트의 경우를 예로 들어 나타내는 도면이다.

도 4는 본 발명의 또 다른 실시예에 따른 결함 셀 검출을 위한 단일 비트 데이터 출력부를 구비하는 반도체 메모리 장치의 개략도이다.

*도면의 주요부분에 대한 부호의 설명*

10 : 반도체 메모리 장치 11 : 내부 회로 제어기

12 : 메모리 코어 13 : 센스앰프 회로

14 : 단일 비트 데이터 출력부 15 : 출력 패드

S1 : 제1 스위칭부 S2 : 제2 스위칭부

Claims (4)

1. 병렬 테스트 모드에서 N비트 테스트 데이터가 기록된 메모리 코어에서 결함 셀을 검출하는 검출 방법에 있어서,

   소정 모드 레지스터 세트 커맨드가 입력되면, 메모리 코어로부터 판독된 상기 N비트 테스트 데이터로부터 1비트씩을 선택하여 출력 패드로 출력하여 결함 셀의 위치를 검출하는 것을 특징으로 하는 결함 셀 검출 방법.
2. 제 1 항에 있어서,

   상기 메모리 코어로부터 판독된 상기 N비트 테스트 데이터 중 1비트씩을 선택하여 출력하는 것은 멀티플렉서에 의해 실행되는 것을 특징으로 하는 결함 셀 검출 방법.
3. 병렬 비트 테스트 시 메모리 코어에서 센스앰프 회로로 전송된 N비트 판독 데이터를 이용하여 결함 셀의 위치를 검출하기 위한 반도체 메모리용 결함 셀 검출 회로에 있어서,

   소정의 모드 레지스터 세트 커맨드를 수신하면, 제1 스위칭 신호, 제2 스위칭 신호 및 출력 데이터 선택 신호를 출력하는 제어부와,

   상기 센스앰프 회로의 출력단 측에 구비되며, 상기 출력 데이터 선택 신호에 응답하여 입력단을 통해 입력된 상기 N비트 판독 데이터 중 1비트를 선택하여 출력하는 단일 비트 데이터 출력부와,

   상기 센스앰프 회로의 상기 출력단에 연결되며, 상기 제1 스위칭 신호에 응답하여 상기 센스앰프 회로의 상기 출력단을 상기 단일 비트 데이터 출력부의 입력단과 연결하는 제1 스위칭부와,

   상기 제2 스위칭 신호에 응답하여 상기 단일 비트 데이터 출력부의 출력단을 상기 출력 패드에 연결하는 제2 스위칭부를 포함하는 것을 특징으로 하는 결함 셀 검출 회로.
4. 제 3 항에 있어서,

   상기 단일 비트 데이터 출력부는 멀티플렉서를 포함하는 것을 특징으로 하는 웨이퍼 세정장치.

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