KR20100072952A - 진폭오차 보정기능을 갖는 능동 발룬 - Google Patents

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Abstract

본 발명은 진폭오차 보정기능을 갖는 능동 발룬에 관한 것으로, 전원단에 연결되어, 기설정된 부하를 제공하는 부하부; 상기 기설된 전류를 생성하는 전류원 회로부; 상기 부하부에 연결되고, 상기 전류원 회로부와 전류 미러 구조로 접속된 전류미러부; 상기 전류미러부에 연결되고, 퇴화 저항에 따라 이득을 설정하고, 입력단을 통해 입력신호를 서로 위상차를 갖는 제1 출력신호 및 제2 출력신호로 변환하고, 상기 이득에 따라 상기 제2 출력신호를 증폭하는 능동 발룬부; 상기 제1 출력신호와 상기 제2 출력신호간의 진폭 오차 크기에 따라 진폭 오차를 감소시키는 방향으로 진폭 오차의 보상을 제어하는 진폭오차 보상 제어부; 및 상기 능동 발룬부와 접지 사이에 연결된 , 상기 진폭오차 보상 제어부의 제어에 따라 가변되는 상기 퇴화 저항을 상기 능동 발룬부에 제공하는 진폭오차 보상부를 포함한다.
발룬, 싱글 입력, 차동 출력, 싱글/차동 증폭기, 퇴화, DEGENERATION

Description

진폭오차 보정기능을 갖는 능동 발룬{ACTIVE BALUN WITH AMPLITUDE ERROR COMPENSATION FUNCTION}
본 발명은 통신 시스템에 적용될 수 있는 능동 발룬에 관한 것으로, 특히 싱글/차동 증폭기 구조에서, 퇴화(Degeneration) 저항을 가변시켜 차동 출력신호의 진폭 오차를 보정하는 진폭오차 보정기능을 갖는 능동 발룬에 관한 것이다.
일반적으로, 급속한 발전을 계속하고 있는 무선통신시장에서 고성능, 저비용 RF 수신기에 대한 요구사항들이 점차 강화되면서, 최근의 RF 수신기에서는, 저잡음 등의 시스템 성능과 모듈제작시의 비용 등을 고려하여 대부분의 IC(Integrated Circuit)가 싱글(Single) RF 입력을 기준으로 설계되고 있다.
그런데, RF 수신기에서 LNA(Low Noise Amplifier)를 제외한 대부분의 블록은 차동(Differential) 신호를 입력으로 사용하게 되고, 때문에 싱글 신호를 차동 신호로 변환하여 주는 발룬(Balun) 또는 싱글/차동 증폭기가 필요하게 된다.
한편, 발룬은 하나의 신호로 입력되는 싱글 입력신호를 차동 출력신호로 변환하는데, 도 1을 참조하여 종래 능동 발룬에 대해 설명한다.
도 1은 종래 능동 발룬의 회로도로서, 도 1을 참조하면, 종래 능동 발룬은, MOS 트랜지스터(MOS)로 이루어지며, 상기 MOS 트랜지스터(MOS)의 게이트는 입력단(IN)에 연결되고, 상기 MOS 트랜지스터(MOS)의 드레인은 제1 출력단(OUT1)에 연결됨과 동시에 제1저항(R1)을 통해 전원(Vdd)단에 연결되고, 상기 MOS 트랜지스터(MOS)의 소오스는 제2 출력단(OUT2)에 연결됨과 동시에 제2 저항(R2)을 통해 접지에 연결된다.
이때, 상기 제1 출력단(OUT1)을 통해 출력되는 제1 출력신호(Vout1)는 상기 MOS 트랜지스터(MOS)에 의해 위상반전 됨과 동시에 증폭되고, 상기 제2 출력단(OUT2)을 통해 출력되는 제2 출력신호(Vout2)는 상기 MOS 트랜지스터(MOS)에 의해 위상반전되지 않고, 이와 동시에 증폭없이 출력된다.
상기 제1 출력신호(Vout1)와 제2 출력신호(Vout2)에 대해서는 도 2를 참조하여 설명한다.
도 2는 도 1의 능동 발룬의 제1 및 제2 출력신호의 진폭 및 파형도이다.
도 1 및 도 2를 참조하면, 상기 제1 출력신호(Vout1)와 제2 출력신호(Vout2)는 서로 위상 180도 차이가 나는 차동 신호가 된다.
그런데, 도 2에 도시한 바와같이, 상기 제1 출력신호(Vout1)와 제2 출력신호(Vout2)의 진폭이 서로 다른 진폭 오차를 갖게되어, 시스템 성능에 악영향을 미치는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해서 제안된 것으로써, 그 목적은 싱글/차동 증폭기 구조에서, 퇴화(Degeneration) 저항을 가변시켜 차동 출력신호의 진폭 오차를 보정하는 진폭오차 보정기능을 갖는 능동 발룬을 제공하는데 있다.
상기한 본 발명의 목적을 달성하기 위한 본 발명의 하나의 기술적인 측면은, 전원단에 연결되어, 기설정된 부하를 제공하는 부하부; 상기 전원단에 연결되어, 기설된 전류를 생성하는 전류원 회로부; 상기 부하부에 연결되고, 상기 전류원 회로부와 전류 미러 구조로 접속된 전류미러부; 상기 전류미러부에 연결되고, 퇴화 저항에 따라 이득을 설정하고, 입력단을 통해 입력신호를 서로 위상차를 갖는 제1 출력신호 및 제2 출력신호로 변환하고, 상기 이득에 따라 상기 제2 출력신호를 증폭하는 능동 발룬부; 상기 제1 출력신호와 상기 제2 출력신호간의 진폭 오차 크기에 따라 진폭 오차를 감소시키는 방향으로 진폭 오차의 보상을 제어하는 진폭오차 보상 제어부; 및 상기 능동 발룬부와 접지 사이에 연결된 , 상기 진폭오차 보상 제어부의 제어에 따라 가변되는 상기 퇴화 저항을 상기 능동 발룬부에 제공하는 진폭오차 보상부를 포함하는 능동 발룬을 제안한다.
본 발명의 하나의 기술적인 측면에서, 상기 부하부는, 상기 전원단에 연결된 일단을 갖는 제1 부하저항; 및 상기 전원단에 연결된 일단을 갖는 제2 부하저항을 포함하는 것을 특징으로 한다.
상기 전류원 회로부는, 상기 전원단에 연결되어, 기설정된 일정한 전류를 생성하는 전류원; 상기 전류원에 연결된 드레인 및 게이트를 갖는 제1 트랜지스터; 및 상기 제1 트랜지스터의 소오스에 연결된 드레인 및 게이트와, 접지에 연결된 소오스를 갖는 제2 트랜지스터를 포함하는 것을 특징으로 한다.
상기 전류미러부는, 상기 부하부의 제1 부하저항의 타단에 연결된 드레인과, 상기 전류원 회로부의 제1 트랜지스터의 게이트에 제1 저항을 통해 연결된 게이트를 갖는 제1 MOS 트랜지스터; 및 상기 부하부의 제2 부하저항의 타단에 연결된 드레인과, 상기 전류원 회로부의 제1 트랜지스터의 게이트에 제2 저항을 통해 연결된 게이트를 갖는 제2 MOS 트랜지스터를 포함하는 것을 특징으로 한다.
상기 능동 발룬부는, 상기 전류미러부의 제1 MOS 트랜지스터의 소오스에 연결된 드레인과, 상기 진폭오차 보상부에 연결된 소오스와, 상기 제1 MOS 트랜지스터의 소오스 및 상기 입력단 각각에 연결된 게이트를 갖는 제3 MOS 트랜지스터; 및 상기 전류미러부의 제2 MOS 트랜지스터의 소오스에 연결된 드레인과, 상기 진폭오차 보상부에 연결된 소오스와, 상기 제3 MOS 트랜지스터의 게이트 및 상기 입력단 각각에 연결된 게이트를 갖는 제4 MOS 트랜지스터를 포함하는 것을 특징으로 한다.
상기 제3 MOS 트랜지스터는, 상기 입력단을 통해 입력신호를 위상 반전없이 상기 제1 출력신호로 변환하고, 상기 제4 MOS 트랜지스터는, 상기 퇴화 저항에 따라 설정된 이득에 따라, 상기 입력단을 통해 입력신호를 위상 반전시켜 상기 제2 출력신호로 변환하는 것을 특징으로 한다.
상기 진폭오차 보상 제어부는, 상기 제1 출력신호의 피크값을 검출하는 제1 피크 검출기; 상기 제2 출력신호의 피크값을 검출하는 제2 피크 검출기; 상기 제1 피크 검출기로부터의 제1 피크값과 상기 제2 피크 검출기로부터의 제2 피크값을 비교하는 비교기; 및 상기 비교기의 비교 결과에 따라 퇴화 저항 제어를 위한 스위칭 신호를 상기 진폭오차 보상부에 출력하는 상태 머신부를 포함하는 것을 특징으로 한다.
상기 상태 머신부는, 상기 비교 결과에 따라, 상기 제1 피크값이 상기 제2 피크값보다 크면 상기 퇴화 저항을 감소시키는 스위칭 신호를 출력하고, 상기 제1 피크값이 상기 제2 피크값보다 작으면 상기 퇴화 저항을 상승시키는 스위칭 신호를 출력하고, 상기 스위칭 신호는 제1 스위칭 신호 및 제2 스위칭 신호를 포함하는 것을 특징으로 한다.
상기 진폭오차 보상부는, 상기 능동 발룬부의 제3 MOS 트랜지스터의 소오스와 접지 사이에, 서로 병렬로 연결된 복수의 저항을 포함하는 제1 병렬 저항부와, 상기 제1 병렬 저항부의 복수의 저항들 각각의 사이에 연결된 복수의 스위치를 포함하는 제1 스위칭부를 포함하는 제1 퇴화 저항부; 및 상기 능동 발룬부의 제4 MOS 트랜지스터의 소오스와 접지 사이에, 서로 병렬로 연결된 복수의 저항을 포함하는 제2 병렬 저항부와, 상기 제2 병렬 저항부의 복수의 저항들 각각의 사이에 연결된 복수의 스위치를 포함하는 제2 스위칭부를 포함하는 제2 퇴화 저항부를 포함하는 것을 특징으로 한다.
상기 비교기(520)는 상기 제1 피크값(PV1)과 제2 피크값(PV2)을 비교하여, 상기 제1 피크값(PV1)과 제2 피크값(PV2)이 동일하면 미스매치 보상완료를 알리는 보상완료신호(SF)를 제공하고,
상기 상태 머신부(530)는 상기 비교기(520)로부터 보상완료신호(SF)가 입력되면, 현재 출력하는 내부 레지스터의 스위칭신호를 유지시키는 것을 특징으로 한다.
이와같은 본 발명에 의하면, 싱글/차동 증폭기 구조에서, 퇴화(Degeneration) 저항을 가변시켜 차동 출력신호의 진폭 오차를 보정하는 효과가 있다.
이하, 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
본 발명은 설명되는 실시예에 한정되지 않으며, 본 발명의 실시예는 본 발명의 기술적 사상에 대한 이해를 돕기 위해서 사용된다. 본 발명에 참조된 도면에서 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 부호를 사용할 것이다.
도 3은 본 발명에 따른 능동 발룬의 회로도이다.
도 3을 참조하면, 본 발명에 따른 능동 발룬은 전원(Vdd)단에 연결되어, 기설정된 부하를 제공하는 부하부(100)와, 상기 기설된 전류를 생성하는 전류원 회로부(200)와, 상기 부하부(100)에 연결되고, 상기 전류원 회로부(200)와 전류 미러 구조로 접속된 전류미러부(300)와, 상기 전류미러부(300)에 연결되어, 퇴화 저항에 따라 이득을 설정하고, 입력단(IN)을 통해 입력신호를 서로 위상차를 갖는 제1 출력신호(Vout1) 및 제2 출력신호(Vout2)로 변환하고, 상기 이득에 따라 상기 제2 출력신호(Vout2)를 조절하는 능동 발룬부(400)와, 상기 제1 출력신호(Vout1)와 상기 제2 출력신호(Vout2)간의 진폭 오차 크기에 따라 진폭 오차를 감소시키는 방향으로 진폭 오차의 보상을 제어하는 진폭오차 보상 제어부(500)와, 상기 능동 발룬부(400)와 접지 사이에 연결된 , 상기 진폭오차 보상 제어부(500)의 제어에 따라 가변되는 상기 퇴화 저항을 상기 능동 발룬부(400)에 제공하는 진폭오차 보상부(600)를 포함한다.
상기 부하부(100)는, 상기 전원(Vdd)단에 연결된 일단을 갖는 제1 부하저항(RD1)과, 상기 전원(Vdd)단에 연결된 일단을 갖는 제2 부하저항(RD2)을 포함한다.
상기 전류원 회로부(200)는, 상기 전원(Vdd)단에 연결되어, 기설정된 일정한 전류를 생성하는 전류원(IS)과, 상기 전류원(IS)에 연결된 드레인 및 게이트를 갖는 제1 트랜지스터(M1)와, 상기 제1 트랜지스터(M1)의 소오스에 연결된 드레인 및 게이트와, 접지에 연결된 소오스를 갖는 제2 트랜지스터(M2)를 포함한다.
상기 전류미러부(300)는, 상기 부하부(100)의 제1 부하저항(RD1)의 타단에 연결된 드레인과, 상기 전류원 회로부(200)의 제1 트랜지스터(M1)의 게이트에 제1 저항(R1)을 통해 연결된 게이트를 갖는 제1 MOS 트랜지스터(M11)와, 상기 부하부(100)의 제2 부하저항(RD2)의 타단에 연결된 드레인과, 상기 전류원 회로부(200)의 제1 트랜지스터(M1)의 게이트에 제2 저항(R2)을 통해 연결된 게이트를 갖는 제2 MOS 트랜지스터(M12)를 포함한다.
상기 능동 발룬부(400)는, 상기 전류미러부(300)의 제1 MOS 트랜지스터(M11)의 소오스에 연결된 드레인과, 상기 진폭오차 보상부(600)에 연결된 소오스와, 상기 제1 MOS 트랜지스터(M11)의 소오스 및 상기 입력단(IN) 각각에 연결된 게이트를 갖는 제3 MOS 트랜지스터(M21)와, 상기 전류미러부(300)의 제2 MOS 트랜지스터(M12)의 소오스에 연결된 드레인과, 상기 진폭오차 보상부(600)에 연결된 소오스와, 상기 제3 MOS 트랜지스터(M21)의 게이트 및 상기 입력단(IN) 각각에 연결된 게이트를 갖는 제4 MOS 트랜지스터(M22)를 포함한다.
상기 제3 MOS 트랜지스터(M21)는, 상기 입력단(IN)을 통해 입력신호를 위상 반전없이 상기 제1 출력신호(Vout1)로 변환하고, 상기 제4 MOS 트랜지스터(M22)는, 상기 퇴화 저항에 따라 설정된 이득에 따라, 상기 입력단(IN)을 통해 입력신호를 위상 반전시켜 상기 제2 출력신호(Vout2)로 변환한다.
도 4는 본 발명의 진폭오차 보상 제어부의 회로도이다.
도 3 및 도 4를 참조하면, 상기 진폭오차 보상 제어부(500)는, 상기 제1 출력신호(Vout1)의 피크값을 검출하는 제1 피크 검출기(511)와, 상기 제2 출력신호(Vout2)의 피크값을 검출하는 제2 피크 검출기(512)와, 상기 제1 피크 검출기(511)로부터의 제1 피크값(PV1)과 상기 제2 피크 검출기(512)로부터의 제2 피크값(PV2)을 비교하는 비교기(520)와, 상기 비교기(520)의 비교 결과(VC)에 따라 퇴화 저항 제어를 위한 스위칭 신호를 상기 진폭오차 보상부(600)에 출력하는 상태 머신부(530)를 포함한다.
상기 비교기(520)는 상기 제1 피크값(PV1)과 제2 피크값(PV2)을 비교하여, 상기 제1 피크값(PV1)과 제2 피크값(PV2)이 동일하면 미스매치 보상완료를 알리는 보상완료신호(SF)를 제공한다.
이때, 상기 상태 머신부(530)는 상기 비교기(520)로부터 보상완료신호(SF)가 입력되면, 현재 출력하는 내부 레지스터의 스위칭신호를 유지시킨다.
도 5는 도 4의 진폭오차 보상 제어부의 제어 과정을 보이는 트리 구조이다.
도 5에서, 초기코드가 '01001'일 경우, 단계 S10에서 'PV1>PV2'이면 S21 단계로 진행하고, 'PV1<PV2'이면 S22 단계로 진행하고, 단계 S21에서 'PV1>PV2'이면 S31 단계로 진행하고, 'PV1<PV2'이면 S32 단계로 진행한다.
그리고, 단계 S22에서 'PV1>PV2'이면 S33 단계로 진행하고, 'PV1<PV2'이면 S34 단계로 진행한다.
도 3 내지 도 5를 참조하면, 상기 상태 머신부(530)는, 상기 비교 결과(VC)에 따라, 상기 제1 피크값(PV1)이 상기 제2 피크값(PV2)보다 크면 상기 퇴화 저항을 감소시키는 스위칭 신호를 출력하고, 상기 제1 피크값(PV1)이 상기 제2 피크값(PV2)보다 작으면 상기 퇴화 저항을 상승시키는 스위칭 신호(SW)를 출력하고, 상기 스위칭 신호(SW)는 제1 스위칭 신호(SW10) 및 제2 스위칭 신호(SW20)를 포함한다.
도 6은 본 발명의 진폭오차 보상부의 제1 퇴화 저항부의 회로도이고, 도 7은 본 발명의 진폭오차 보상부의 제2 퇴화 저항부의 회로도이다.
상기 진폭오차 보상부(600)는, 제1 퇴화 저항부(610) 및 제2 퇴화 저항부(620)를 포함한다.
상기 제1 퇴화 저항부(610)는, 상기 능동 발룬부(400)의 제3 MOS 트랜지스터(M21)의 소오스와 접지 사이에, 서로 병렬로 연결된 복수의 저항(RD1,RD1-1~RD2-n)을 포함하는 제1 병렬 저항부(611)와, 상기 제1 병렬 저항부(611)의 복수의 저항들(RD1,RD1-1~RD1-n) 각각의 사이에 연결된 복수의 스위치(SW1-1~SW1-n)를 포함하는 제1 스위칭부(612)를 포함한다.
상기 제2 퇴화 저항부(620)는, 상기 능동 발룬부(400)의 제4 MOS 트랜지스터(M22)의 소오스와 접지 사이에, 서로 병렬로 연결된 복수의 저항(RD2,RD2-1~RD2n)을 포함하는 제2 병렬 저항부(621)와, 상기 제2 병렬 저항부(621)의 복수의 저항들(RD2,RD2-1~RD2-n) 각각의 사이에 연결된 복수의 스위치(SW2-1~SW-n)를 포함하는 제2 스위칭부(622)를 포함한다.
도 8은 본 발명의 능동 발룬의 제1 및 제2 출력신호의 진폭 및 파형도로서, 도 8에서, 본 발명의 능동 발룬에 의해 출력되는 제1 출력신호(Vout1)와 제2 출력신호(Vout2)는 진폭 오차가 보상됨에 따라 진폭이 서로 동일하다.
이하, 본 발명의 작용 및 효과를 첨부한 도면에 의거하여 상세히 설명한다.
도 3 내지 도 8을 참조하여 본 발명에 따른 능동 발룬을 설명하면, 도 3에서, 본 발명에 따른 능동 발룬은 부하부(100), 전류원 회로부(200), 전류미러부(300), 능동 발룬부(400), 진폭오차 보상 제어부(500) 및 진폭오차 보상부(600)를 포함한다.
상기 부하부(100)는 전원(Vdd)단에 연결되어, 기설정된 부하를 제공하여 본 발명의 능동 발룬의 바이어스를 형성한다.
예를 들어, 상기 부하부(100)는, 상기 전원(Vdd)단에 연결된 일단을 갖는 제1 부하저항(RD1)과, 상기 전원(Vdd)단에 연결된 일단을 갖는 제2 부하저항(RD2)을 포함하여, 본 발명의 능동 발룬의 동작에 필요한 바이어스 부하를 제공한다.
상기 전류원 회로부(200)는 상기 기설된 전류를 생성한다. 예를 들어, 상기 전류원 회로부(200)는, 상기 전원(Vdd)단에 연결된 전류원(IS)을 포함하여, 기설정된 일정한 전류를 생성한다. 상기 전류원 회로부(200)는 상기 전류원(IS)에 연결된 드레인 및 게이트를 갖는 제1 트랜지스터(M1)를 포함하여, 상기 전류미러부(300)에 전류 미러링을 수행한다.
그리고, 상기 전류원 회로부(200)는 상기 제1 트랜지스터(M1)의 소오스에 연결된 드레인 및 게이트와, 접지에 연결된 소오스를 갖는 제2 트랜지스터(M2)를 포함하여, 상기 전류미러부(300)와 접지 사이에 위치되는 상기 능동 발룬부(400)와 동일한 조건을 형성한다.
상기 전류미러부(300)는, 상기 부하부(100)에 연결되고, 상기 전류원 회로부(200)와 전류 미러 구조로 접속되어, 상기 전류원 회로부(200)에서 생성되는 전류에 비례하는 전류가 상기 부하부(100)를 통해 상기 능동 발룬부(400)에 흐르도록 한다.
상기 능동 발룬부(400)는, 퇴화 저항에 따라 이득을 설정하고, 입력단(IN)을 통해 입력신호를 서로 위상차를 갖는 제1 출력신호(Vout1) 및 제2 출력신호(Vout2)로 변환하고, 상기 이득에 따라 상기 제2 출력신호(Vout2)를 조절한다.
예를 들어, 상기 전류미러부(300)는 상기 전류원 회로부(200)와 전류 미러 구조로 접속된 제1 MOS 트랜지스터(M11)와 제1 MOS 트랜지스터(M11)를 포함하는 경우, 상기 능동 발룬부(400)는 상기 전류미러부(300)의 제1 MOS 트랜지스터(M11)와 연결된 제3 MOS 트랜지스터(M21)와, 상기 전류미러부(300)의 제2 MOS 트랜지스터(M12)와 연결된 제4 MOS 트랜지스터(M22)를 포함한다.
이에 따라, 상기 전류미러부(300)의 제1 MOS 트랜지스터(M11)는 상기 능동 발룬부(400)의 제3 MOS 트랜지스터(M21)에 일정한 전류를 제공하고, 상기 전류미러부(300)의 제2 MOS 트랜지스터(M12)는 상기 능동 발룬부(400)의 제4 MOS 트랜지스터(M22)에 일정한 전류를 제공하여, 상기 능동 발룬부(400)가 안정된 동작이 가능한 상태가 된다.
상기 제3 MOS 트랜지스터(M21)는, 상기 입력단(IN)을 통해 입력신호를 위상반전 없이 상기 제1 출력신호(Vout1)로 변환하고, 상기 제4 MOS 트랜지스터(M22)는, 상기 퇴화 저항에 따라 설정된 이득에 따라, 상기 입력단(IN)을 통해 입력신호를 위상 반전시켜 상기 제2 출력신호(Vout2)로 변환한다.
이때, 상기 진폭오차 보상 제어부(500)는, 상기 제1 출력신호(Vout1)와 상기 제2 출력신호(Vout2)간의 진폭 오차 크기에 따라 진폭 오차를 감소시키는 방향으로 상기 진폭오차 보상부(600)에 진폭 오차의 보상을 제어한다.
도 3 및 도 4를 참조하면, 상기 진폭오차 보상 제어부(500)는, 제1 피크 검출기(511), 제2 피크 검출기(512), 비교기(520) 및 상태 머신부(530)를 포함하는 경우, 상기 제1 피크 검출기(511)는 상기 제1 출력신호(Vout1)의 피크값을 검출하고, 상기 제2 피크 검출기(512)는 상기 제2 출력신호(Vout2)의 피크값을 검출한다.
다음, 상기 비교기(520)는 상기 제1 피크 검출기(511)로부터의 제1 피크값(PV1)과 상기 제2 피크 검출기(512)로부터의 제2 피크값(PV2)을 비교하여 비교결과(VC)를 상기 상태 머신부(530)에 출력한다.
이때, 상기 상태 머신부(530)는, 상기 비교기(520)의 비교 결과(VC)에 따라 퇴화 저항 제어를 위한 스위칭 신호를 상기 진폭오차 보상부(600)에 출력한다.
또한, 상기 비교기(520)는 상기 제1 피크값(PV1)과 제2 피크값(PV2)을 비교하여, 상기 제1 피크값(PV1)과 제2 피크값(PV2)아 동일하면 미스매치 보상완료를 알리는 보상완료신호(SF)를 제공한다.
이에 따라, 상기 상태 머신부(530)는 상기 비교기(520)로부터 보상완료신호(SF)가 입력되면, 현재 출력하는 내부 레지스터의 스위칭신호를 유지시킨다.
그리고, 상기 진폭오차 보상부(600)는, 상기 진폭오차 보상 제어부(500)의 제어에 따라 가변되는 상기 퇴화 저항을 상기 능동 발룬부(400)에 제공한다.
도 5를 참조하여, 상기 진폭오차 보상 제어부(500)의 제어과정을 설명하면, 먼저 초기코드가 '01001'일 경우, 단계 S10에서 'PV1>PV2'이면 '+2'에 따른 스위칭 신호를 생성하는 퇴화 저항을 감소시키는 S21 단계로 진행하고, 'PV1<PV2'이면 '-2'에 따른 스위칭 신호를 생성하는 퇴화 저항을 증가시키는 S22 단계로 진행하고, 단계 S21에서 'PV1>PV2'이면 '+1'에 따른 스위칭 신호를 생성하는 퇴화 저항을 감소시키는 S31 단계로 진행하고, 단계 S21에서 'PV1<PV2'이면 '-1'에 따른 스위칭 신호를 생성하는 퇴화 저항을 증가시키는 S32 단계로 진행한다.
그리고, 단계 S22에서 'PV1>PV2'이면 '+1'에 따른 스위칭 신호를 생성하는 퇴화 저항을 증가시키는 S33 단계로 진행하고, 'PV1<PV2'이면 '-1'에 따른 스위칭 신호를 생성하는 퇴화 저항을 증가시키는 S34 단계로 진행한다.
도 3 내지 도 5를 참조하면, 상기 상태 머신부(530)는, 상기 비교 결과(VC)에 따라, 상기 제1 피크값(PV1)이 상기 제2 피크값(PV2)보다 크면 상기 퇴화 저항을 감소시키는 스위칭 신호를 출력하고, 상기 제1 피크값(PV1)이 상기 제2 피크값(PV2)보다 작으면 상기 퇴화 저항을 상승시키는 스위칭 신호(SW)를 출력한다.
여기서, 상기 스위칭 신호(SW)는 제1 스위칭 신호(SW10) 및 제2 스위칭 신호(SW20)를 포함한다.
한편, 상기 제3 MOS 트랜지스터(M21)에 의한 증폭이득(Av1)은 하기 수학식 1과 같고, 상기 제4 MOS 트랜지스터(M22)에 의한 증폭이득(Av2)은 하기 수학식 2와 같다.
Figure 112008088054210-PAT00001
Figure 112008088054210-PAT00002
여기서, gm4는 상기 제4 MOS 트랜지스터(M22)의 상호 전달컨덕턴스이고, RV2는 진폭오차 보상 제어부(500)의 퇴화 저항이며, Av1은 상기 제3 MOS 트랜지스터(M21)의 드레인단에서의 신호 증폭이득이고, 상기 Av2는 상기 제4 MOS 트랜지스터(M22)의 드레인단에서의 신호 증폭이득이다.
상기 수학식 1 및 2에 보인 바와같이, 상기 제4 MOS 트랜지스터(M22)에 의한 증폭이득(Av2)은 상기 진폭오차 보상 제어부(500)의 퇴화 저항(RV2)이 증가하면, 상기 증폭이득(Av2)은 감소하고, 반대로, 상기 제4 MOS 트랜지스터(M22)에 의한 증폭이득(Av2)은 상기 진폭오차 보상 제어부(500)의 퇴화 저항이 감소하면, 상기 증폭이득(Av2)은 증가한다.
이에 따라, 상기 제3 MOS 트랜지스터(M21)는 상기 수학식 1과 같이, 퇴화저항이 변화하여도 이득은 1로써 유지되고, 상기 제4 MOS 트랜지스터(M22)는 퇴화저항을 증가시킬수록 이득이 감소하여 상기 제3 MOS 트랜지스터(M21)의 드레인(Drain) 출력레벨과 맞춰지게 된다.
도 6 및 도 7을 참조하면, 상기 진폭오차 보상부(600)는, 제1 퇴화 저항부(610) 및 제2 퇴화 저항부(620)를 포함한다.
상기 제1 퇴화 저항부(610)는, 제1 병렬 저항부(611)와 제1 스위칭부(612)를 포함하는 경우, 상기 제1 병렬 저항부(611)는 상기 능동 발룬부(400)의 제3 MOS 트랜지스터(M21)의 소오스와 접지 사이에, 서로 병렬로 연결된 복수의 저항(RD1,RD1- 1~RD2-n)을 포함한다.
이때, 상기 제1 스위칭부(612)는, 복수의 스위치(SW1-1~SW1-n)를 포함하여, 상기 제1 병렬 저항부(611)의 복수의 저항들(RD1,RD1-1~RD1-n)중에서 상기 진폭오차를 줄이기 위해, 상기 진폭오차 보상 제어부(500)의 제어를 수행한다.
다음, 상기 제2 퇴화 저항부(620)는, 제2 병렬 저항부(621)와 제2 스위칭부(622)를 포함하는 경우, 상기 제2 병렬 저항부(621)는 상기 능동 발룬부(400)의 제4 MOS 트랜지스터(M22)의 소오스와 접지 사이에, 서로 병렬로 연결된 복수의 저항(RD2,RD2-1~RD2-n)을 포함한다.
이때, 상기 제2 스위칭부(622)는, 복수의 스위치(SW2-1~SW2-n)를 포함하여, 상기 제2 병렬 저항부(621)의 복수의 저항들(RD2,RD2-1~RD2-n)중에서 상기 진폭오차를 줄이기 위해, 상기 진폭오차 보상 제어부(500)의 제어를 수행한다.
도 8을 참조하면, 본 발명의 능동 발룬에 의해 출력되는 제1 출력신호(Vout1)와 제2 출력신호(Vout2)는 진폭 오차가 보상됨에 따라 진폭이 서로 동일하다.
전술한 바와 같은 본 발명에서, 싱글(Single) 입력신호를 차동(Differential) 출력신호로 만드는 싱글/차동 증폭기의 진폭 오차 보정 방법에 대해 나타내었다. 기존의 구조에 퇴화(Degeneration) 저항을 추가하고, 비교 기(Comparator) 및 상태 머신부(530)의 부가 회로를 이용하여 싱글/차동 증폭기의 진폭 오차가 수정될 수 있음을 보였다.
이에 따라, 본 발명은 입력 싱글 신호를 차동 신호로 바꾸어 출력하는 싱글/차동 증폭기에서 발생하는 진폭 미스매치(진폭 오차) 보정에 관한 것으로, 싱글/차동 증폭기에서 발생하는 진폭오차는 블럭 이득의 정확성을 감소시키고, 뒷단에서 행해지는 고조파 제거(Harmonic rejection), 이미지 리젝션(Image Rejection) 등의 성능을 저하시킬 뿐 아니라, 시스템의 선형성에도 영향을 미치게 된다. 본 발명에서 제안하는 증폭기 부정합 보정(Compensation) 기능을 갖는 싱글/차동 증폭기는 비교기, 상태 머신 등의 부가 회로와 함께 자동 피드백 경로(Automatic Feedback path)를 통하여 퇴화(Degeneration) 저항을 조절하여 진폭 오차를 보정하게 된다.
도 1은 종래 능동 발룬의 회로도.
도 2는 도 1의 능동 발룬의 제1 및 제2 출력신호의 진폭 및 파형도.
도 3은 본 발명에 따른 능동 발룬의 회로도.
도 4는 본 발명의 진폭오차 보상 제어부의 회로도.
도 5는 도 4의 진폭오차 보상 제어부의 제어 과정을 보이는 트리 구조.
도 6은 본 발명의 진폭오차 보상부의 제1 퇴화 저항부의 회로도.
도 7은 본 발명의 진폭오차 보상부의 제2 퇴화 저항부의 회로도.
도 8은 본 발명의 능동 발룬의 제1 및 제2 출력신호의 진폭 및 파형도.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 부하부 200 : 전류원 회로부
300 : 전류미러부 400 : 능동 발룬부
500 : 진폭오차 보상 제어부 511 : 제1 피크 검출기
512 : 제2 피크 검출기 520 : 비교기
530 : 상태 머신부 600 : 진폭오차 보상부
610 : 제1 퇴화 저항부 611 : 제1 병렬 저항부
612 : 제1 스위칭부 620 : 제2 퇴화 저항부
621 : 제2 병렬 저항부 622 : 제2 스위칭부
IN : 입력단 IS : 전류원
Vout1 : 제1 출력신호 Vout2 : 제2 출력신호
RD1 : 제1 부하저항 RD2 : 제2 부하저항
M1 : 제1 트랜지스터 M2 : 제2 트랜지스터
M11 : 제1 MOS 트랜지스터 M12 : 제2 MOS 트랜지스터
M21 : 제3 MOS 트랜지스터 M22: 제4 MOS 트랜지스터
VC : 비교 결과 PV1 : 제1 피크값
PV2 : 제2 피크값 SW : 스위칭 신호
SW10 : 제1 스위칭 신호 SW20 : 제2 스위칭 신호

Claims (10)

  1. 전원단에 연결되어, 기설정된 부하를 제공하는 부하부;
    상기 전원단에 연결되어, 기설된 전류를 생성하는 전류원 회로부;
    상기 부하부에 연결되고, 상기 전류원 회로부와 전류 미러 구조로 접속된 전류미러부;
    상기 전류미러부에 연결되고, 퇴화 저항에 따라 이득을 설정하고, 입력단을 통해 입력신호를 서로 위상차를 갖는 제1 출력신호 및 제2 출력신호로 변환하고, 상기 이득에 따라 상기 제2 출력신호를 증폭하는 능동 발룬부;
    상기 제1 출력신호와 상기 제2 출력신호간의 진폭 오차 크기에 따라 진폭 오차를 감소시키는 방향으로 진폭 오차의 보상을 제어하는 진폭오차 보상 제어부; 및
    상기 능동 발룬부와 접지 사이에 연결된 , 상기 진폭오차 보상 제어부의 제어에 따라 가변되는 상기 퇴화 저항을 상기 능동 발룬부에 제공하는 진폭오차 보상부를 포함하는 능동 발룬.
  2. 제1항에 있어서, 상기 부하부는,
    상기 전원단에 연결된 일단을 갖는 제1 부하저항; 및
    상기 전원단에 연결된 일단을 갖는 제2 부하저항
    을 포함하는 것을 특징으로 하는 능동 발룬.
  3. 제2항에 있어서, 상기 전류원 회로부는,
    상기 전원단에 연결되어, 기설정된 일정한 전류를 생성하는 전류원;
    상기 전류원에 연결된 드레인 및 게이트를 갖는 제1 트랜지스터; 및
    상기 제1 트랜지스터의 소오스에 연결된 드레인 및 게이트와, 접지에 연결된 소오스를 갖는 제2 트랜지스터
    를 포함하는 것을 특징으로 하는 능동 발룬.
  4. 제3항에 있어서, 상기 전류미러부는,
    상기 부하부의 제1 부하저항의 타단에 연결된 드레인과와, 상기 전류원 회로부의 제1 트랜지스터의 게이트에 제1 저항을 통해 연결된 게이트를 갖는 제1 MOS 트랜지스터; 및
    상기 부하부의 제2 부하저항의 타단에 연결된 드레인과, 상기 전류원 회로부의 제1 트랜지스터의 게이트에 제2 저항을 통해 연결된 게이트를 갖는 제2 MOS 트랜지스터
    를 포함하는 것을 특징으로 하는 능동 발룬.
  5. 제3항에 있어서, 상기 능동 발룬부는,
    상기 전류미러부의 제1 MOS 트랜지스터의 소오스에 연결된 드레인과, 상기 진폭오차 보상부에 연결된 소오스와, 상기 제1 MOS 트랜지스터의 소오스 및 상기 입력단 각각에 연결된 게이트를 갖는 제3 MOS 트랜지스터;
    상기 전류미러부의 제2 MOS 트랜지스터의 소오스에 연결된 드레인과, 상기 진폭오차 보상부에 연결된 소오스와, 상기 제3 MOS 트랜지스터의 게이트 및 상기 입력단 각각에 연결된 게이트를 갖는 제4 MOS 트랜지스터
    를 포함하는 것을 특징으로 하는 능동 발룬.
  6. 제5항에 있어서, 상기 제3 MOS 트랜지스터는,
    상기 입력단을 통해 입력신호를 증폭시켜 상기 제1 출력신호로 변환하고,
    상기 제4 MOS 트랜지스터는,
    상기 퇴화 저항에 따라 설정된 이득에 따라, 상기 입력단을 통해 입력신호를 위상 반전시켜 상기 제2 출력신호로 변환하는 것
    을 특징으로 하는 능동 발룬.
  7. 제6항에 있어서, 상기 진폭오차 보상 제어부는,
    상기 제1 출력신호의 피크값을 검출하는 제1 피크 검출기;
    상기 제2 출력신호의 피크값을 검출하는 제2 피크 검출기;
    상기 제1 피크 검출기로부터의 제1 피크값과 상기 제2 피크 검출기로부터의 제2 피크값을 비교하는 비교기; 및
    상기 비교기의 비교 결과에 따라 퇴화 저항 제어를 위한 스위칭 신호를 상기 진폭오차 보상부에 출력하는 상태 머신부
    를 포함하는 것을 특징으로 하는 능동 발룬.
  8. 제7항에 있어서, 상기 상태 머신부는,
    상기 비교 결과에 따라, 상기 제1 피크값이 상기 제2 피크값보다 크면 상기 퇴화 저항을 감소시키는 스위칭 신호를 출력하고, 상기 제1 피크값이 상기 제2 피크값보다 작으면 상기 퇴화 저항을 상승시키는 스위칭 신호를 출력하고, 상기 스위칭 신호는 제1 스위칭 신호 및 제2 스위칭 신호를 포함하는 것을 특징으로 하는 능동 발룬.
  9. 제8항에 있어서, 상기 진폭오차 보상부는,
    상기 능동 발룬부의 제3 MOS 트랜지스터의 소오스와 접지 사이에, 서로 병렬로 연결된 복수의 저항을 포함하는 제1 병렬 저항부와, 상기 제1 병렬 저항부의 복수의 저항들 각각의 사이에 연결된 복수의 스위치를 포함하는 제1 스위칭부를 포함하는 제1 퇴화 저항부; 및
    상기 능동 발룬부의 제4 MOS 트랜지스터의 소오스와 접지 사이에, 서로 병렬로 연결된 복수의 저항을 포함하는 제2 병렬 저항부와, 상기 제2 병렬 저항부의 복수의 저항들 각각의 사이에 연결된 복수의 스위치를 포함하는 제2 스위칭부를 포함하는 제2 퇴화 저항부
    를 포함하는 것을 특징으로 하는 능동 발룬.
  10. 제7항에 있어서, 상기 비교기는,
    상기 제1 피크값과 제2 피크값을 비교하여, 상기 제1 피크값과 제2 피크값이 동일하면 미스매치 보상완료를 알리는 보상완료신호를 제공하고,
    상기 상태 머신부는 상기 비교기로부터 보상완료신호가 입력되면, 현재 출력하는 내부 레지스터의 스위칭신호를 유지시키는 것
    을 특징으로 하는 능동 발룬.
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