KR20100064896A - Word line signal generating circuit and semiconbductor memory device using the same - Google Patents

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Abstract

PURPOSE: A word line signal generating circuitry is provided to prevent a sense amplifier malfunction by a capacitance mismatching of a complementary bit line and a bit line by disabling the word line signal in an initial operation section of the sense amp. CONSTITUTION: A word line signal driving unit(10) generates a plurality of word line signals selectively enabled with an address signal. A control signal generating unit(120) generates the control signal with receiving input of a sense amp enable signal. An inverter outputs the sense amp enable signal with reversing. A reversal delay unit delays an output signal of the inverter as a delay section. A NAND gate generates the control signal with logically calculating the output signal of the reversal delay unit and the inverter. A transferring control unit(122) generates an inner word line signal with transferring the word line signal.

Description

워드라인신호 생성회로 및 이를 이용한 반도체 메모리 장치{WORD LINE SIGNAL GENERATING CIRCUIT AND SEMICONBDUCTOR MEMORY DEVICE USING THE SAME}Word line signal generation circuit and semiconductor memory device using the same {WORD LINE SIGNAL GENERATING CIRCUIT AND SEMICONBDUCTOR MEMORY DEVICE USING THE SAME}

본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로, 센스앰프가 보다 안정적으로 동작할 수 있도록 한 워드라인신호 생성회로 및 이를 이용한 반도체 메모리 장치에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a word line signal generation circuit and a semiconductor memory device using the same that enable the sense amplifier to operate more stably.

최근, 반도체 메모리 장치는 기술의 발달에 따라 고집적화, 고속화가 지속적으로 이루어지고 있으며, 대형 가전제품에서부터 소형 모바일 제품에 이르기까지 다양한 제품에 탑재되어 사용되고 있다. 이러한 반도체 메모리 장치는 데이터를 저장하는 다수의 메모리 셀로 구성되어 있다.In recent years, semiconductor memory devices have been continuously integrated with high speed and high speed according to the development of technology, and are used in various products ranging from large home appliances to small mobile products. Such a semiconductor memory device is composed of a plurality of memory cells that store data.

도1은 일반적인 반도체 메모리 장치의 메모리 셀을 도시한 도면이다.1 is a diagram illustrating a memory cell of a general semiconductor memory device.

메모리 셀은 도1에 도시된 바와 같이, 교차하여 배열되는 워드라인(WL) 및 비트라인 쌍(BL,BLB)과, 워드라인(WL)의 신호에 응답하여 턴-온되는 셀 트랜지스터인 NMOS트랜지스터(N1)와, 스토리지 노드(STN)와 셀 플레이트 전원(VCP) 사이에 연결되어 데이터를 저장하는 셀 커패시터(Cs)와, 비트라인(BL) 및 상보비트라인(BLB) 사이에 연결되어 두 라인 간의 전위차를 증폭하는 센스앰프(300)를 포함하여 구성 된다.As shown in FIG. 1, the NMOS transistor is a cell transistor that is turned on in response to a signal of the word line WL and the bit line pairs BL and BLB and the word line WL arranged alternately. (N1), a cell capacitor (Cs) connected between the storage node (STN) and the cell plate power supply (VCP) to store data, and two lines connected between the bit line (BL) and the complementary bit line (BLB). It comprises a sense amplifier 300 for amplifying the potential difference between.

이와 같이 구성된 메모리 셀의 동작을 도2를 참조하여 설명하면 다음과 같다.The operation of the memory cell configured as described above will be described with reference to FIG. 2.

액티브 커맨드(ACT)가 입력되면, 외부 어드레스 신호에 의해 워드라인(WL)은 선택적으로 활성화되고, 이 활성화된 워드라인(WL)에 연결된 셀 트랜지스터인 NMOS트랜지스터(N1)는 턴-온된다. 이때, NMOS트랜지스터(N1)를 통해 셀 커패시터(Cs)와 비트라인(BL) 사이에는 전하 공유(charge sharing)가 일어나며, 비트라인(BL)의 레벨은 셀 커패시터(Cs)에 저장된 전하량에 따라 상승하거나 하강하게 된다. 이에 따라, 코어전압(VCORE)의 1/2 레벨로 프리차지되어 있던 비트라인(BL)과 상보비트라인(BLB) 간에는 전위차가 발생한다.When the active command ACT is input, the word line WL is selectively activated by an external address signal, and the NMOS transistor N1, which is a cell transistor connected to the activated word line WL, is turned on. At this time, charge sharing occurs between the cell capacitor Cs and the bit line BL through the NMOS transistor N1, and the level of the bit line BL increases according to the amount of charge stored in the cell capacitor Cs. Or descend. As a result, a potential difference occurs between the bit line BL and the complementary bit line BLB precharged to the half level of the core voltage VCORE.

이후, 센스앰프 인에이블신호가 인에이블되는 경우(SA Enable) RTO라인(RTO)이 코어전압(VCORE)으로 구동되고, SB라인(SB)이 접지전압(VSS)으로 구동되어 센스앰프(300)는 비트라인 쌍(BL,BLB) 간의 전위차를 증폭한다. 이때, 셀 커패시터(Cs)는 NMOS트랜지스터(N1)를 통해 비트라인(BL)과 전하를 공유하므로, 원래 전하량을 회복하게 된다. Subsequently, when the sense amplifier enable signal is enabled (SA Enable), the RTO line RTO is driven with the core voltage VCORE, and the SB line SB is driven with the ground voltage VSS to sense the amplifier. Amplifies the potential difference between the bit line pairs BL and BLB. In this case, since the cell capacitor Cs shares charge with the bit line BL through the NMOS transistor N1, the original charge amount is restored.

한편, 센스앰프(300)가 동작을 시작하는 시점에서 비트라인(BL)과 상보비트라인(BLB) 간의 전위차는 매우 작기 때문에 노이즈가 발생하는 경우 센스앰프(300)가 오작동하여 데이터를 분실할 가능성이 있다. 특히, 셀 커패시터(Cs)와 비트라인(BL)의 전하 공유 중에는 셀 커패시터(Cs)의 영향을 받아 비트라인(BL)의 커패시턴스가 증가하기 때문에 동일한 커패시턴스를 갖도록 설정되는 비트라인(BL) 및 상 보비트라인(BLB) 간에 커패시턴스의 미스매칭(mismatching)이 발생하게 된다. 따라서, 이러한 미스매칭으로 인해 센스앰프(300)가 오작동할 가능성이 더욱 높아진다.On the other hand, since the potential difference between the bit line BL and the complementary bit line BLB at the time when the sense amplifier 300 starts to operate is very small, there is a possibility that the sense amplifier 300 malfunctions and loses data when noise occurs. There is this. In particular, during charge sharing between the cell capacitor Cs and the bit line BL, the capacitance of the bit line BL increases under the influence of the cell capacitor Cs, so that the bit line BL and the phase set to have the same capacitance The mismatching of capacitance occurs between the bit line BLB. Therefore, the mismatching increases the possibility that the sense amplifier 300 malfunctions.

따라서, 본 발명은 센스앰프의 초기동작구간에서 워드라인신호를 디스에이블시켜 비트라인과 상보비트라인의 커패시턴스 미스매칭에 의한 센스앰프 오동작을 방지할 수 있도록 한 워드라인신호 생성회로 및 이를 이용한 반도체 메모리 장치를 개시한다. Accordingly, the present invention provides a word line signal generation circuit and a semiconductor memory using the same to prevent the sense amplifier malfunction caused by capacitance mismatching between the bit line and the complementary bit line by disabling the word line signal in the initial operation period of the sense amplifier. Start the device.

이를 위해 본 발명은 어드레스 신호에 의해 선택적으로 인에이블되는 다수의 워드라인신호를 생성하는 워드라인신호 구동부와, 센스앰프 인에이블신호를 입력받아 제어신호를 생성하는 제어신호 생성부와, 상기 워드라인신호를 전달하여 내부워드라인신호를 생성하되, 상기 워드라인신호의 전달은 상기 제어신호에 의해 제어되는 전달제어부를 포함하는 워드라인신호 생성회로를 제공한다.To this end, the present invention provides a word line signal driver for generating a plurality of word line signals selectively enabled by an address signal, a control signal generator for generating a control signal by receiving a sense amplifier enable signal, and the word line. An internal word line signal is generated by transferring a signal, and the word line signal is provided by a transfer control unit controlled by the control signal.

본 발명에서, 상기 제어신호는 상기 센스앰프 인에이블신호가 인에이블되는 구간으로부터 소정 지연구간동안 인에이블되는 것이 바람직하다.In the present invention, the control signal is preferably enabled for a predetermined delay period from the period in which the sense amplifier enable signal is enabled.

본 발명에서, 상기 제어신호 생성부는 상기 센스앰프 인에이블신호를 반전시켜 출력하는 인버터와, 상기 인버터의 출력신호를 상기 지연구간만큼 지연시키고, 반전시켜 출력하는 반전지연부와, 상기 인버터의 출력신호 및 상기 반전지연부의 출력신호를 부정논리곱 연산하여 제어신호를 생성하는 낸드게이트를 포함한다.In the present invention, the control signal generator is an inverter for inverting and outputting the sense amplifier enable signal, an inverting delay unit for delaying and inverting the output signal of the inverter by the delay period, and an output signal of the inverter. And a NAND gate generating a control signal by performing a negative logic operation on the output signal of the inversion delay unit.

본 발명에서, 상기 전달제어부는 상기 제어신호가 디스에이블되는 경우 상기 워드라인신호를 반전 전달하여 상기 내부워드라인신호를 생성하는 것이 바람직하다.In the present invention, it is preferable that the transfer control unit generates the internal word line signal by inverting the word line signal when the control signal is disabled.

본 발명에서, 상기 전달제어부는 상기 제어신호가 인에이블되는 경우 상기 내부워드라인신호를 디스에이블시키는 것이 바람직하다.In the present invention, it is preferable that the transfer control unit disable the internal word line signal when the control signal is enabled.

본 발명에서, 상기 전달제어부는 상기 워드라인신호를 반전시켜 출력하는 인버터와, 상기 인버터의 출력신호 및 상기 제어신호를 논리곱 연산하는 논리부를 포함한다.In the present invention, the transfer control unit includes an inverter for inverting and outputting the word line signal, and a logic unit for performing an AND operation on the output signal and the control signal of the inverter.

또한, 본 발명은 워드라인신호를 전달하여 내부워드라인신호를 생성하되, 센스앰프 인에이블신호에 응답하여 상기 워드라인신호의 전달을 제어하는 워드라인신호 생성회로와, 상기 내부워드라인신호에 의해 구동되는 메모리 셀 어레이를 포함하는 반도체 메모리 장치를 제공한다.In addition, the present invention is a word line signal generation circuit for generating an internal word line signal by transmitting a word line signal, and controlling the transfer of the word line signal in response to a sense amplifier enable signal, and by the internal word line signal A semiconductor memory device including a memory cell array that is driven is provided.

본 발명에서, 상기 내부워드라인신호는 상기 센스앰프 인에이블신호가 인에이블되는 구간으로부터 소정 지연구간동안 디스에이블되는 것이 바람직하다.In the present invention, the internal word line signal is preferably disabled for a predetermined delay period from the period in which the sense amplifier enable signal is enabled.

본 발명에서, 상기 워드라인신호 생성회로는 어드레스 신호에 의해 선택적으로 인에이블되는 다수의 워드라인신호를 생성하는 워드라인신호 구동부와, 상기 워드라인신호를 전달하여 내부워드라인 신호를 생성하되, 센스앰프 인에이블신호에 응답하여 상기 워드라인신호의 전달을 제어하는 워드라인신호 제어부를 포함한다.In the present invention, the word line signal generation circuit generates a word line signal driver for generating a plurality of word line signals selectively enabled by an address signal, and generates an internal word line signal by transferring the word line signals. And a word line signal controller configured to control the transfer of the word line signal in response to an amplifier enable signal.

본 발명에서, 상기 워드라인신호 제어부는 센스앰프 인에이블신호를 입력받아 제어신호를 생성하는 제어신호 생성부와, 상기 워드라인신호를 전달하여 내부워드라인 신호를 생성하되, 상기 워드라인신호의 전달은 상기 제어신호에 의해 제어되는 전달제어부를 포함한다.In the present invention, the word line signal control unit receives a sense amplifier enable signal and generates a control signal and a control signal generation unit, and transfers the word line signal to generate an internal word line signal, the transfer of the word line signal The transmission control unit is controlled by the control signal.

본 발명에서, 상기 제어신호는 상기 센스앰프 인에이블신호가 인에이블되는 구간으로부터 소정 지연구간동안 인에이블되는 것이 바람직하다.In the present invention, the control signal is preferably enabled for a predetermined delay period from the period in which the sense amplifier enable signal is enabled.

본 발명에서, 상기 제어신호 생성부는 상기 센스앰프 인에이블신호를 반전시켜 출력하는 인버터와, 상기 인버터의 출력신호를 상기 지연구간만큼 지연시키고, 반전시켜 출력하는 반전지연부와, 상기 인버터의 출력신호 및 상기 반전지연부의 출력신호를 부정논리곱 연산하여 제어신호를 생성하는 낸드게이트를 포함한다.In the present invention, the control signal generator is an inverter for inverting and outputting the sense amplifier enable signal, an inverting delay unit for delaying and inverting the output signal of the inverter by the delay period, and an output signal of the inverter. And a NAND gate generating a control signal by performing a negative logic operation on the output signal of the inversion delay unit.

본 발명에서, 상기 전달제어부는 상기 제어신호가 디스에이블되는 경우 상기 워드라인신호를 반전 전달하여 상기 내부워드라인신호를 생성하는 것이 바람직하다.In the present invention, it is preferable that the transfer control unit generates the internal word line signal by inverting the word line signal when the control signal is disabled.

본 발명에서, 상기 전달제어부는 상기 제어신호가 인에이블되는 경우 상기 내부워드라인신호를 디스에이블시키는 것이 바람직하다.In the present invention, it is preferable that the transfer control unit disable the internal word line signal when the control signal is enabled.

본 발명에서, 상기 전달제어부는 상기 워드라인신호를 반전시켜 출력하는 인버터와, 상기 인버터의 출력신호 및 상기 제어신호를 논리곱 연산하는 논리부를 포함한다.In the present invention, the transfer control unit includes an inverter for inverting and outputting the word line signal, and a logic unit for performing an AND operation on the output signal and the control signal of the inverter.

본 발명에서, 상기 메모리 셀 어레이는 상기 내부워드라인신호에 의해 선택적으로 활성화되는 다수의 워드라인과, 상기 활성화된 워드라인에 의해 턴-온되어 비트라인과 셀 커패시터를 연결하는 셀 트랜지스터를 포함한다.In an embodiment, the memory cell array includes a plurality of word lines selectively activated by the internal word line signal, and a cell transistor turned on by the activated word line to connect a bit line and a cell capacitor. .

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.Hereinafter, the present invention will be described in more detail with reference to Examples. These embodiments are only for illustrating the present invention, and the scope of rights of the present invention is not limited by these embodiments.

도3은 본 발명의 실시예에 따른 워드라인신호 생성회로를 이용한 반도체 메 모리 장치를 도시한 블럭도이다.3 is a block diagram illustrating a semiconductor memory device using a word line signal generation circuit according to an embodiment of the present invention.

본 발명의 실시예에 따른 반도체 메모리 장치는 도3에 도시된 바와 같이, 워드라인신호 생성회로(1) 및 메모리 셀 어레리(2)를 포함하여 구성된다.As shown in FIG. 3, the semiconductor memory device according to the embodiment of the present invention includes a word line signal generation circuit 1 and a memory cell array 2.

워드라인신호 생성회로(1)는 워드라인신호 구동부(10) 및 제어신호 워드라인신호 제어부(12)를 포함한다. The word line signal generation circuit 1 includes a word line signal driver 10 and a control signal word line signal controller 12.

워드라인신호 구동부(10)는 제1 내지 제8 로우 어드레스 신호(AX<1:8>)를 입력받아 워드라인을 구동하기 위한 제1 내지 제8 워드라인신호(wlb<1:8>)를 생성한다. 워드라인신호 구동부(10)는 제1 내지 제8 로우 어드레스 신호(AX<1:8>)를 디코딩하여 제1 내지 제8 워드라인신호(wlb<1:8>)를 선택적으로 인에이블시키는 일반적인 워드라인신호 구동회로로 구현할 수 있다. 여기서, 제1 내지 제8 워드라인신호(wlb<1:8>)는 메인워드라인신호 또는 서브워드라인신호일 수 있다.The word line signal driver 10 receives the first through eighth row address signals AX <1: 8> and receives the first through eighth word line signals wlb <1: 8> for driving the word lines. Create The word line signal driver 10 decodes the first to eighth row address signals AX <1: 8> to selectively enable the first to eighth word line signals wlb <1: 8>. The word line signal driving circuit can be implemented. The first to eighth word line signals wlb <1: 8> may be main word line signals or subword line signals.

워드라인신호 제어부(12)는 제어신호 생성부(120)와 전달제어부(122)로 구성된다.The word line signal controller 12 includes a control signal generator 120 and a transfer controller 122.

제어신호 생성부(120)는 도4에 도시된 바와 같이, 센스앰프 인에이블신호(SAEB)를 반전시키는 인버터(IV20)와, 인버터(IV20)의 출력신호를 반전시키고, 기설정된 지연구간만큼 지연시켜 출력하는 반전지연부(121)와, 인버터(IV20)의 출력신호 및 반전지연부(121)의 출력신호를 부정논리곱 연산하여 제어신호(CONB)를 생성하는 낸드게이트(ND20)를 포함하여 구성된다. 여기서, 제어신호(CONB)는 센스앰프 인에이블신호(SAEB)가 로우레벨로 인에이블되는 구간부터 반전지연부(121)의 지연구간 동안 로우레벨로 인에이블된다. 이때, 반전지연부(121)의 지연구간은 비 트라인(BL)과 상보비트라인(BLB) 간의 전위차가 충분히 확보되는 구간까지 제어신호(CONB)의 인에이블 상태가 유지되도록 설정된다.As shown in FIG. 4, the control signal generator 120 inverts the inverter IV20 for inverting the sense amplifier enable signal SAEB and the output signal of the inverter IV20, and delays the signal by a predetermined delay period. And a NAND gate ND20 for generating a control signal CONB by performing a negative logic multiplication on the output signal of the inverter IV20 and the output signal of the inverting delay unit 121. It is composed. Here, the control signal CONB is enabled at the low level during the delay period of the inversion delay unit 121 from the period in which the sense amplifier enable signal SAEB is enabled at the low level. At this time, the delay period of the inversion delay unit 121 is set so that the enable state of the control signal CONB is maintained until a period where the potential difference between the bit line BL and the complementary bit line BLB is sufficiently secured.

전달제어부(122)는 제1 내지 제8 워드라인신호(wlb<1:8>)를 반전시키는 인버터(IV21)와, 인버터(IV21)의 출력신호 및 제어신호(CONB)를 입력받아 논리곱 연산하여 제1 내지 제8 내부워드라인신호(iwl<1:8>)를 생성하는 논리부(123)를 포함하여 구성된다.The transfer control unit 122 receives the inverter IV21 for inverting the first to eighth word line signals wlb <1: 8> and the output signal and the control signal CONB of the inverter IV21 and performs an AND operation. And a logic unit 123 for generating the first to eighth internal word line signals iwl <1: 8>.

논리부(123)는 인버터(IV21)의 출력신호 및 제어신호(CONB)를 입력받아 부정논리곱 연산하는 낸드게이트(ND21)와, 낸드게이트(ND21)의 출력신호를 반전시켜 제1 내지 제8 내부워드라인신호(iwl<1:8>)를 생성하는 인버터(IV22)를 포함하여 구성된다.The logic unit 123 receives the output signal of the inverter IV21 and the control signal CONB, and inverts the NAND gate ND21 and the output signal of the NAND gate ND21 by performing a negative logic product operation. And an inverter IV22 for generating the internal word line signals iwl <1: 8>.

이와 같이 구성된 전달제어부(122)는 제어신호(CONB)가 하이레벨로 디스에이블된 상태에서는 제1 내지 제8 워드라인신호(wlb<1:8>)를 반전 버퍼링하여 제1 내지 제8 내부워드라인신호(iwl<1:8>)로 전달하고, 제어신호(CONB)가 로우레벨로 인에이블된 상태에서는 제1 내지 제8 워드라인신호(wlb<1:8>)의 전달을 차단하고, 제1 내지 제8 내부워드라인신호(iwl<1:8>)를 로우레벨로 디스에이블시킨다.The transfer control unit 122 configured as described above inverts and buffers the first to eighth word line signals wlb <1: 8> when the control signal CONB is disabled to a high level. Transfers to the line signals iwl <1: 8> and blocks transmission of the first to eighth word line signals wlb <1: 8> when the control signal CONB is enabled at a low level, The first to eighth internal word line signals iwl <1: 8> are disabled to a low level.

메모리 셀 어레이(2)는 제1 내지 제8 내부워드라인(iwl<1:8>)에 의해 선택적으로 활성화되는 다수의 메모리 셀로 구성된다. 각각의 메모리 셀은 도1에 도시된 바와 같이, 제1 내지 제8 내부워드라인신호(iwl<1:8>) 중 하나의 신호에 의해 하이레벨로 구동되는 워드라인(WL)과, 하이레벨로 구동되는 워드라인(WL)에 의해 턴-온되어 비트라인과 셀 커패시터를 연결하는 셀 트랜지스터를 포함한다.The memory cell array 2 is composed of a plurality of memory cells selectively activated by the first to eighth internal word lines iwl <1: 8>. As shown in FIG. 1, each memory cell includes a word line WL driven at a high level by one of the first to eighth internal word line signals iwl <1: 8>, and a high level. And a cell transistor that is turned on by the word line WL driven to connect the bit line and the cell capacitor.

이와 같이 구성된 반도체 메모리 장치의 동작을 도5을 참조하여 살펴보면 다음과 같다. 본 동작 설명은 제k 워드라인신호(wlb<k>)에 의해 제k 워드라인이 활성화되는 것을 전제로 한다.The operation of the semiconductor memory device configured as described above will be described with reference to FIG. 5. This operation description is based on the assumption that the k-th word line is activated by the k-th word line signal wlb <k>.

먼저, 워드라인 구동부(10)는 액티브 커맨드(ACT)가 입력되는 경우 제1 내지 제8 로우 어드레스 신호(AX<1:8>)를 디코딩하여 로우레벨로 인에이블되는 제k 워드라인신호(wlb<k>)를 생성한다. 여기서, 제k 워드라인신호(wlb<k>)는 프리차지 커맨드(PCG)가 입력될 때까지 로우레벨 상태를 유지한다.First, when the active command ACT is input, the word line driver 10 decodes the first to eighth row address signals AX <1: 8> to enable the k-th word line signal wlb, which is enabled at a low level. <k>). Here, the k-th word line signal wwl <k> is maintained at a low level until the precharge command PCG is input.

다음, 제어신호 생성부(120)는 센스앰프 인에이블신호가 로우레벨로 인에이블되는(SA Enable) 구간으로부터 반전지연부(121)의 지연구간동안 로우레벨로 인에이블되는 제어신호(CONB)를 생성한다. 여기서, 센스앰프 인에이블신호(SAEB)는 프리차지 커맨드(PCG)가 입력될 때까지 로우 인에이블 상태를 유지한다.Next, the control signal generator 120 controls a control signal CONB that is enabled at a low level during a delay period of the inversion delay unit 121 from a section in which the sense amplifier enable signal is enabled at a low level. Create Here, the sense amplifier enable signal SAEB remains low enabled until the precharge command PCG is input.

다음, 전달제어부(122)는 제어신호(CONB)가 하이레벨로 디스에이블된 상태에서는 제k 워드라인신호(wlb<k>)를 반전 버퍼링하여 제k 내부워드라인신호(iwl<k>)로 전달한다. 반면, 전달제어부(122)는 제어신호(CONB)가 로우레벨로 인에이블된 상태에서는 제k 워드라인신호(wlb<k>)의 전달을 차단하고, 제k 내부워드라인신호(iwl<k>)를 로우레벨로 디스에이블시킨다. 이때, 제k 내부워드라인신호(iwl<k>)의 로우레벨 상태는 제어신호(CONB)의 로우 인에이블 구간동안 유지된다. 여기서, 제어신호(CONB)의 로우 인에이블 구간은 반전지연부(121)의 지연구간에 의해 비트라인(BL)과 상보비트라인(BLB)의 전위차(△V)가 충분히 확보되는 구간까지 유지된다.Next, the transfer control unit 122 inverts and buffers the k-th word line signal wlb <k> to the k-th internal word line signal iwl <k> when the control signal CONB is disabled at a high level. To pass. On the other hand, the transfer control unit 122 blocks the transfer of the k-th word line signal wlb <k> when the control signal CONB is enabled at the low level, and the k-th internal word line signal iwl <k>. ) To the low level. At this time, the low level state of the kth internal word line signal iwl <k> is maintained during the low enable period of the control signal CONB. Here, the low enable period of the control signal CONB is maintained until a period where the potential difference ΔV between the bit line BL and the complementary bit line BLB is sufficiently secured by the delay period of the inversion delay unit 121. .

한편, 메모리 셀 어레이(2)의 제k 워드라인은 액티브 커맨드(ACT)가 입력되는 경우 하이레벨의 제k 내부워드라인신호(iwl<k>)에 의해 하이레벨로 구동되어 제k 워드라인에 연결된 셀 트랜지스터인 NMOS트랜지스터는 턴-온된다. 이에 따라, NMOS트랜지스터를 통해 비트라인(BL)과 셀 커패시터 사이에 전하 공유가 이루어진다. 그러나, 센스앰프 인에이블신호(SAEB)가 로우레벨로 인에이블되는 경우(SA Enable) 제k 워드라인은 제k 내부워드라인신호(iwl<k>)의 로우 디스에이블 구간 동안 로우레벨로 구동되므로, NMOS트랜지스터는 턴-오프되어 비트라인(BL)과 셀 커패시터의 연결은 차단된다.Meanwhile, when the active command ACT is input, the k-th word line of the memory cell array 2 is driven to a high level by the k-th internal word line signal iwl <k> of the high level to be connected to the k-th word line. The connected cell transistor, the NMOS transistor, is turned on. Accordingly, charge sharing is achieved between the bit line BL and the cell capacitor through the NMOS transistor. However, when the sense amplifier enable signal SAEB is enabled at a low level (SA Enable), the k-th word line is driven low during the low disable period of the k-th internal word line signal iwl <k>. The NMOS transistor is turned off so that the bit line BL is disconnected from the cell capacitor.

이상을 정리하면, 본 발명의 실시예에 따른 워드라인신호 생성회로는 센스앰프의 초기동작시 비트라인(BL)과 상보비트라인(BLB)의 전위차가 충분히 확보되는 구간까지 워드라인신호를 디스에이블시켜 셀 커패시터와 비트라인 사이에 연결된 셀 트랜지스터를 턴-오프시킴으로써, 비트라인과 상보비트라인의 커패시턴스 미스매칭에 의한 센스앰프의 오동작을 방지하게 된다.In summary, the word line signal generation circuit according to the embodiment of the present invention disables the word line signal until a period in which the potential difference between the bit line BL and the complementary bit line BLB is sufficiently secured during the initial operation of the sense amplifier. By turning off the cell transistor connected between the cell capacitor and the bit line, a malfunction of the sense amplifier due to capacitance mismatching between the bit line and the complementary bit line is prevented.

도1은 일반적인 반도체 메모리 장치의 메모리 셀을 도시한 도면이다.1 is a diagram illustrating a memory cell of a general semiconductor memory device.

도2는 도1의 동작을 설명하기 위한 파형도이다.FIG. 2 is a waveform diagram illustrating the operation of FIG. 1.

도3은 본 발명의 실시예에 따른 워드라인신호 생성회로를 이용한 반도체 메모리 장치를 도시한 블럭도이다.3 is a block diagram illustrating a semiconductor memory device using a word line signal generation circuit according to an embodiment of the present invention.

도4는 본 발명의 실시예에 따른 워드라인신호 제어부를 도시한 도면이다.4 is a diagram illustrating a word line signal controller according to an exemplary embodiment of the present invention.

도5는 도4의 동작을 설명하기 위한 파형도이다.FIG. 5 is a waveform diagram illustrating the operation of FIG. 4.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

1: 워드라인신호 생성회로 2: 메모리 셀 어레이1: word line signal generation circuit 2: memory cell array

10: 워드라인신호 구동부 12: 워드라인신호 제어부10: word line signal driver 12: word line signal controller

120: 제어신호 생성부 121: 반전지연부120: control signal generator 121: inversion delay unit

122: 전달제어부 123: 논리부122: transfer control unit 123: logic unit

SAEB: 센스앰프 인에이블신호 CONB: 제어신호SAEB: Sense amplifier enable signal CONB: Control signal

wlb<1:8>: 워드라인신호 iwl<1:8>: 내부워드라인신호wlb <1: 8>: Word line signal iwl <1: 8>: Internal word line signal

Claims (16)

어드레스 신호에 의해 선택적으로 인에이블되는 다수의 워드라인신호를 생성하는 워드라인신호 구동부;A word line signal driver configured to generate a plurality of word line signals selectively enabled by the address signal; 센스앰프 인에이블신호를 입력받아 제어신호를 생성하는 제어신호 생성부; 및A control signal generator configured to receive a sense amplifier enable signal and generate a control signal; And 상기 워드라인신호를 전달하여 내부워드라인신호를 생성하되, 상기 워드라인신호의 전달은 상기 제어신호에 의해 제어되는 전달제어부를 포함하는 워드라인신호 생성회로.A word line signal generation circuit configured to transfer the word line signal to generate an internal word line signal, wherein the transfer of the word line signal includes a transfer control unit controlled by the control signal. 제 1 항에 있어서, 상기 제어신호는 상기 센스앰프 인에이블신호가 인에이블되는 구간으로부터 소정 지연구간동안 인에이블되는 워드라인신호 생성회로.The word line signal generation circuit of claim 1, wherein the control signal is enabled for a predetermined delay period from an interval in which the sense amplifier enable signal is enabled. 제 2 항에 있어서, 상기 제어신호 생성부는The method of claim 2, wherein the control signal generator 상기 센스앰프 인에이블신호를 반전시켜 출력하는 인버터;An inverter for inverting and outputting the sense amplifier enable signal; 상기 인버터의 출력신호를 상기 지연구간만큼 지연시키고, 반전시켜 출력하는 반전지연부; 및An inverting delay unit delaying the output signal of the inverter by the delay period and inverting the output signal; And 상기 인버터의 출력신호 및 상기 반전지연부의 출력신호를 부정논리곱 연산하여 제어신호를 생성하는 낸드게이트를 포함하는 워드라인신호 생성회로.And a NAND gate generating a control signal by performing a negative logic operation on the output signal of the inverter and the output signal of the inversion delay unit. 제 1 항에 있어서, 상기 전달제어부는 상기 제어신호가 디스에이블되는 경우 상기 워드라인신호를 반전 전달하여 상기 내부워드라인신호를 생성하는 워드라인신호 생성회로.The word line signal generating circuit of claim 1, wherein the transfer control unit generates the internal word line signal by inverting the word line signal when the control signal is disabled. 제 1 항에 있어서, 상기 전달제어부는 상기 제어신호가 인에이블되는 경우 상기 내부워드라인신호를 디스에이블시키는 워드라인신호 생성회로.The word line signal generation circuit of claim 1, wherein the transfer control unit disables the internal word line signal when the control signal is enabled. 제 1 항에 있어서, 상기 전달제어부는The method of claim 1, wherein the transfer control unit 상기 워드라인신호를 반전시켜 출력하는 인버터; 및An inverter for inverting and outputting the word line signal; And 상기 인버터의 출력신호 및 상기 제어신호를 논리곱 연산하는 논리부를 포함하는 워드라인신호 생성회로.And a logic unit which performs an AND operation on the output signal of the inverter and the control signal. 워드라인신호를 전달하여 내부워드라인신호를 생성하되, 센스앰프 인에이블신호에 응답하여 상기 워드라인신호의 전달을 제어하는 워드라인신호 생성회로; 및A word line signal generation circuit configured to transfer a word line signal to generate an internal word line signal, and to control transmission of the word line signal in response to a sense amplifier enable signal; And 상기 내부워드라인신호에 의해 구동되는 메모리 셀 어레이를 포함하는 반도체 메모리 장치.And a memory cell array driven by the internal word line signal. 제 7 항에 있어서, 상기 내부워드라인신호는 상기 센스앰프 인에이블신호가 인에이블되는 구간으로부터 소정 지연구간동안 디스에이블되는 반도체 메모리 장치.8. The semiconductor memory device of claim 7, wherein the internal word line signal is disabled for a predetermined delay period from an interval in which the sense amplifier enable signal is enabled. 제 7 항에 있어서, 상기 워드라인신호 생성회로는8. The circuit of claim 7, wherein the word line signal generation circuit 어드레스 신호에 의해 선택적으로 인에이블되는 다수의 워드라인신호를 생성하는 워드라인신호 구동부; 및A word line signal driver configured to generate a plurality of word line signals selectively enabled by the address signal; And 상기 워드라인신호를 전달하여 내부워드라인 신호를 생성하되, 센스앰프 인에이블신호에 응답하여 상기 워드라인신호의 전달을 제어하는 워드라인신호 제어부를 포함하는 반도체 메모리 장치.And a word line signal controller configured to transfer the word line signal to generate an internal word line signal and to control the transfer of the word line signal in response to a sense amplifier enable signal. 제 9 항에 있어서, 상기 워드라인신호 제어부는10. The method of claim 9, wherein the word line signal controller 센스앰프 인에이블신호를 입력받아 제어신호를 생성하는 제어신호 생성부; 및A control signal generator configured to receive a sense amplifier enable signal and generate a control signal; And 상기 워드라인신호를 전달하여 내부워드라인 신호를 생성하되, 상기 워드라인신호의 전달은 상기 제어신호에 의해 제어되는 전달제어부를 포함하는 반도체 메모리 장치.And transmitting the word line signal to generate an internal word line signal, wherein the transfer of the word line signal comprises a transfer control unit controlled by the control signal. 제 10 항에 있어서, 상기 제어신호는 상기 센스앰프 인에이블신호가 인에이블되는 구간으로부터 소정 지연구간동안 인에이블되는 반도체 메모리 장치.The semiconductor memory device of claim 10, wherein the control signal is enabled for a predetermined delay period from an interval in which the sense amplifier enable signal is enabled. 제 10 항에 있어서, 상기 제어신호 생성부는The method of claim 10, wherein the control signal generator 상기 센스앰프 인에이블신호를 반전시켜 출력하는 인버터;An inverter for inverting and outputting the sense amplifier enable signal; 상기 인버터의 출력신호를 상기 지연구간만큼 지연시키고, 반전시켜 출력하는 반전지연부; 및An inverting delay unit delaying the output signal of the inverter by the delay period and inverting the output signal; And 상기 인버터의 출력신호 및 상기 반전지연부의 출력신호를 부정논리곱 연산하여 제어신호를 생성하는 낸드게이트를 포함하는 반도체 메모리 장치.And a NAND gate generating a control signal by performing a negative logic operation on the output signal of the inverter and the output signal of the inversion delay unit. 제 10 항에 있어서, 상기 전달제어부는 상기 제어신호가 디스에이블되는 경우 상기 워드라인신호를 반전 전달하여 상기 내부워드라인신호를 생성하는 반도체 메모리 장치.The semiconductor memory device of claim 10, wherein the transfer control unit generates the internal word line signal by inverting the word line signal when the control signal is disabled. 제 10 항에 있어서, 상기 전달제어부는 상기 제어신호가 인에이블되는 경우 상기 내부워드라인신호를 디스에이블시키는 반도체 메모리 장치.The semiconductor memory device of claim 10, wherein the transfer control unit disables the internal word line signal when the control signal is enabled. 제 10 항에 있어서, 상기 전달제어부는The method of claim 10, wherein the transfer control unit 상기 워드라인신호를 반전시켜 출력하는 인버터; 및An inverter for inverting and outputting the word line signal; And 상기 인버터의 출력신호 및 상기 제어신호를 논리곱 연산하는 논리부를 포함하는 반도체 메모리 장치.And a logic unit for performing an AND operation on the output signal of the inverter and the control signal. 제 7 항에 있어서, 상기 메모리 셀 어레이는The method of claim 7, wherein the memory cell array 상기 내부워드라인신호에 의해 선택적으로 활성화되는 다수의 워드라인; 및A plurality of word lines selectively activated by the internal word line signal; And 상기 활성화된 워드라인에 의해 턴-온되어 비트라인과 셀 커패시터를 연결하 는 셀 트랜지스터를 포함하는 반도체 메모리 장치.And a cell transistor turned on by the activated word line to connect a bit line and a cell capacitor.
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