KR20100064107A - Semiconductor memory, and method for fabricating thereof - Google Patents

Semiconductor memory, and method for fabricating thereof Download PDF

Info

Publication number
KR20100064107A
KR20100064107A KR1020080122537A KR20080122537A KR20100064107A KR 20100064107 A KR20100064107 A KR 20100064107A KR 1020080122537 A KR1020080122537 A KR 1020080122537A KR 20080122537 A KR20080122537 A KR 20080122537A KR 20100064107 A KR20100064107 A KR 20100064107A
Authority
KR
South Korea
Prior art keywords
gate oxide
oxide film
gate
forming
film
Prior art date
Application number
KR1020080122537A
Other languages
Korean (ko)
Inventor
문남칠
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020080122537A priority Critical patent/KR20100064107A/en
Publication of KR20100064107A publication Critical patent/KR20100064107A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

PURPOSE: A semiconductor memory and a manufacturing method thereof are provided to simplify a photo process by forming a spherical polysilicon cluster inside a gate oxide layer with a multilayer structure. CONSTITUTION: A first gate oxide film(110) is formed on a semiconductor substrate. A second gate oxide film(120) is formed on the first gate oxide film. The second gate oxide film includes a spherical polysilicon cluster(210). A third gate oxide film is formed on the second gate oxide film. The polysilicon film is formed on the third gate oxide layer. A photoresist pattern is formed on the polysilicon film. A gate pattern is formed by etching using the photoresist pattern.

Description

반도체 메모리 및 그 제조 방법{semiconductor memory, and method for fabricating thereof}Semiconductor memory and method for fabricating the same

본 발명은 반도체 기술에 관한 것으로서, 특히 원타임 프로그래머블(OTP) 메모리를 위한 반도체 메모리 및 그 제조 방법에 관한 것이다.TECHNICAL FIELD The present invention relates to semiconductor technology, and more particularly, to a semiconductor memory for a one-time programmable (OTP) memory and a manufacturing method thereof.

일반적으로 비휘발성 메모리 소자는 전원이 공급되지 않아도 데이터가 지워지지 않는 소자이며, 사용자의 필요에 의해 선택적으로 프로그램하기 위하여 사용되고 있다. 그 중에서도 OTP(one time programmable) 메모리 소자는 최초 한번만 프로그램한 후 데이터의 소거나 추가적인 프로그램없이 사용되는 것이며, 그에 대한 수요는 점차 증가되고 있다.Generally, a nonvolatile memory device is a device that does not erase data even when power is not supplied, and is used to selectively program a user's needs. Among them, one time programmable (OTP) memory devices are used only after the first programming and then without any data or additional programming, and the demand for them is gradually increasing.

OTP 메모리 소자는 다품종 소량 생산이 가능하고, 비휘발성 메모리 소자 중 롬(ROM) 적용시 미리 표준 제품을 만들고 출하시 프로그램을 하여 판매하는 것이 가능한 장점도 있다.OTP memory devices can be produced in small quantities in many types, and when non-volatile memory devices are applied with ROM, standard products can be made in advance, and programs can be sold at the time of shipment.

도 1은 종래 기술에 따른 OTP 메모리 소자의 셀 구조를 나타낸 단면도이다.1 is a cross-sectional view showing a cell structure of a conventional OTP memory device.

도 1을 참조하면, OTP 메모리 소자의 셀은 소자분리막이 형성된 반도체 기판 상에 하측에서부터 상측으로 터널링을 위한 다층 구조의 게이트산화막(10), 플로팅 게이트(floating gate)(20), 유전막(30) 및 컨트롤 게이트(control gate)(40)가 순차적으로 형성된 스택(stack) 구조이다. 여기서, 유전막(30)은 산화물/질화물/산화물(Oxide/Nitride/Oxide)로 구성되는 ONO막이다.Referring to FIG. 1, a cell of an OTP memory device has a multi-layered gate oxide film 10, a floating gate 20, and a dielectric film 30 for tunneling from the bottom to the top of a semiconductor substrate on which a device isolation film is formed. And a stack structure in which a control gate 40 is sequentially formed. Here, the dielectric film 30 is an ONO film composed of oxide / nitride / oxide.

상기한 스택 구조의 양측으로 반도체 기판 내에는 소스(50)와 드레인(60) 영역이 형성된다.Source 50 and drain 60 regions are formed in the semiconductor substrate on both sides of the stack structure described above.

상기한 구조의 OTP 메모리 소자 셀을 제조하는 과정에서 여러 회수의 포토 공정을 진행해야하며, 유전막(30)인 ONO막을 형성하기 위한 공정도 필요하다.In the process of manufacturing the OTP memory device cell having the above structure, a number of photo processes must be performed, and a process for forming the ONO film, which is the dielectric film 30, is also required.

결국 종래 기술에서 OTP 메모리 소자 셀을 제조하는 공정이 복잡하고, 셀의 크기도 커서 집적도가 저하된다는 문제가 있었다.As a result, in the prior art, a process of manufacturing an OTP memory device cell is complicated, and there is a problem in that the density of the cell is large and the degree of integration decreases.

본 발명의 목적은 상기함 점들을 감안하여 안출한 것으로, 구형의 폴리실리콘을 이용하면서 보다 단순한 공정을 통해 단순한 구조로 OTP 메모리 소자의 셀을 제조하는데 적당한 반도체 메모리 및 그 제조 방법을 제공하는 데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor memory and a method of manufacturing the same, which are suitable for manufacturing a cell of an OTP memory device with a simple structure through a simpler process while using a spherical polysilicon. .

상기한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 제조 방법의 특징은, 반도체 기판 상에 제1게이트산화막을 형성하는 단계와, 상기 제1게이트산화막 상에 구형의 폴리실리콘 클러스터(polysilicon cluster)를 내포하는 제2게이트산화막을 형성하는 단계와, 상기 제2게이트산화막 상에 제3게이트산화막을 형성하는 단계와, 상기 제3게이트산화막 상에 컨트롤 게이트를 위한 폴리실리콘막을 형성하는 단계와, 상기 폴리실리콘막 상에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 이용한 식각으로 게이트 패턴을 형성하는 단계로 이루어지는 것이다.A feature of the semiconductor memory manufacturing method according to the present invention for achieving the above object is the step of forming a first gate oxide film on a semiconductor substrate, a spherical polysilicon cluster (polysilicon cluster) on the first gate oxide film Forming a nested second gate oxide film, forming a third gate oxide film on the second gate oxide film, forming a polysilicon film for a control gate on the third gate oxide film, and Forming a photoresist pattern on the silicon film, and forming a gate pattern by etching using the photoresist pattern.

상기한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 제조 방법의 또다른 특징은, 고전압 및 저전압 영역으로 구분되는 반도체 기판 상에 제1게이트산화막을 형성하는 단계와, 상기 제1게이트산화막 상에 구형의 폴리실리콘 클러스터(polysilicon cluster)를 내포하는 제2게이트산화막을 형성하는 단계와, 상기 고전압 영역에 포토레지스트를 형성하는 단계와, 상기 포토레지스트를 마스크로 사용하여 상기 저전압 영역에서 상기 제1게이트산화막의 일부까지 식각하는 단계와, 상 기 고전압 영역의 제2게이트산화막 상에 제3게이트산화막을 형성하는 단계와, 상기 고전압 영역의 제3게이트산화막 및 상기 저전압 영역에 잔류하는 게이트산화막 상에 폴리실리콘막을 형성하는 단계와, 상기 고전압 및 저전압 영역의 상기 폴리실리콘막 상에 포토레지스트 패턴을 각각 형성하는 단계와, 상기 포토레지스트 패턴을 이용한 식각으로 고전압 영역의 게이트 패턴과 저전압 영역의 게이트 패턴을 형성하는 단계로 이루어지는 것이다.Another feature of the semiconductor memory manufacturing method according to the present invention for achieving the above object is the step of forming a first gate oxide film on a semiconductor substrate divided into a high voltage and a low voltage region, and a spherical shape on the first gate oxide film Forming a second gate oxide film containing a polysilicon cluster, forming a photoresist in the high voltage region, and using the photoresist as a mask in the low voltage region Etching to a portion of the metal oxide layer; forming a third gate oxide film on the second gate oxide film in the high voltage region; and polysilicon on the third gate oxide film in the high voltage region and the gate oxide film remaining in the low voltage region. Forming a film, and photoresist on the polysilicon film in the high voltage and low voltage regions Forming a pattern, and forming a gate pattern of a high voltage region and a gate pattern of a low voltage region by etching using the photoresist pattern.

바람직하게, 상기 제2게이트산화막을 중온산화막(Middle Temporature Oxide)으로 형성할 수 있다.Preferably, the second gate oxide film may be formed of a middle temporature oxide.

바람직하게, 상기 제2게이트산화막을 형성하는 단계는, 상기 제1게이트산화막 상에 상기 폴리실리콘 클러스터(polysilicon cluster)를 형성하는 단계와, 상기 폴리실리콘 클러스터가 묻히도록 제2게이트산화막을 상기 제1게이트산화막 상에 증착하는 단계로 이루어진다.Preferably, the forming of the second gate oxide film comprises: forming the polysilicon cluster on the first gate oxide film, and depositing the second gate oxide film on the first gate oxide film so that the polysilicon cluster is buried. And depositing on the gate oxide film.

바람직하게, 상기 제1게이트산화막은 터널링 게이트를 위한 막이고, 상기 제2게이트산화막은 플로팅 게이트를 위한 막이고, 그리고 상기 폴리실리콘막은 컨트롤 게이트를 위한 막일 수 있다.Preferably, the first gate oxide film is a film for a tunneling gate, the second gate oxide film is a film for a floating gate, and the polysilicon film may be a film for a control gate.

상기한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리의 특징은, 반도체 기판 상에 터널링 게이트의 하부 게이트산화막과, 상기 하부 게이트산화막 상에 구형의 폴리실리콘 클러스터(polysilicon cluster)를 내포하여 플로팅 게이트의 중온산화막(Middle Temporature Oxide)과, 상기 중온산화막 상에 상부 게이트산화막과, 상기 상부 게이트산화막 상에 컨트롤 게이터의 폴리실리콘막으로 이루어지는 게이트 패턴, 그리고 상기 게이트 패턴의 양측으로 상기 반도체 기판 내에 소스/드레인 영역으로 구성되는 것이다.A feature of the semiconductor memory according to the present invention for achieving the above object is that the lower gate oxide film of the tunneling gate on the semiconductor substrate, and the spherical polysilicon cluster (polysilicon cluster) on the lower gate oxide film containing the floating gate A gate pattern comprising a middle temporature oxide, an upper gate oxide film on the middle oxide film, a polysilicon film of a control gate on the upper gate oxide film, and a source / drain in the semiconductor substrate on both sides of the gate pattern It is composed of areas.

본 발명에 따르면, 터널링을 위한 다층 구조의 게이트산화막 내에 플로팅 게이트를 위한 구형의 폴리실리콘 클러스터(polysilicon cluster)를 형성함으로써 포토 공정을 단순화시킬 수 있으며, 유전막인 ONO막을 형성하기 위한 공정도 요구되지 않는다.According to the present invention, the photo process can be simplified by forming a spherical polysilicon cluster for the floating gate in the multi-layer gate oxide film for tunneling, and a process for forming the ONO film, which is a dielectric film, is not required. .

또한, 본 발명에서는 OTP 메모리 소자 셀을 제조하는 공정이 단순화됨과 아울러 셀의 크기도 줄일 수 있어서 소자 전체의 집적도가 향상시킬 수 있다.In addition, in the present invention, the process of manufacturing an OTP memory device cell can be simplified and the size of the cell can be reduced, thereby improving the degree of integration of the entire device.

본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.Other objects, features and advantages of the present invention will become apparent from the detailed description of the embodiments with reference to the accompanying drawings.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a configuration and an operation of an embodiment of the present invention will be described with reference to the accompanying drawings, and the configuration and operation of the present invention shown in and described by the drawings will be described as at least one embodiment, The technical idea of the present invention and its essential structure and action are not limited.

이하, 첨부한 도면을 참조하여 본 발명에 따른 반도체 메모리 및 그 제조 방법의 바람직한 실시 예를 자세히 설명한다. Hereinafter, exemplary embodiments of a semiconductor memory and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 OTP 메모리 소자의 셀 구조를 나타낸 단면도이다.2 is a cross-sectional view illustrating a cell structure of an OTP memory device according to the present invention.

도 2를 참조하면, 본 발명에 따른 OTP 메모리 소자의 셀은 소자분리막이 형 성된 반도체 기판 상에 하측에서부터 상측으로 터널링 및 플로팅을 위한 다층 구조의 게이트산화막(100) 및 컨트롤 게이트(control gate)(300)가 순차적으로 형성된 스택(stack) 구조의 게이트 패턴과, 그 게이트 패턴의 양측으로 반도체 기판 내에 형성되는 소스/드레인 영역(400,500)으로 구성된다.Referring to FIG. 2, a cell of an OTP memory device according to the present invention includes a multi-layered gate oxide film 100 and a control gate for tunneling and floating from below to above on a semiconductor substrate on which an isolation layer is formed. 300 includes a gate pattern having a stack structure formed sequentially, and source / drain regions 400 and 500 formed in the semiconductor substrate on both sides of the gate pattern.

터널링 및 플로팅을 위한 다층 구조의 게이트산화막(100)은 반도체 기판 상에 형성되는 하부 게이트산화막(110)과, 그 하부 게이트산화막(110) 상에 형성되면서 구형의 폴리실리콘 클러스터(polysilicon cluster)(210)를 내포하는 중온산화막(Middle Temporature Oxide)(200)과, 그 중온산화막 상에 형성되는 상부 게이트산화막(120)으로 이루어진다. 여기서, 하부 게이트산화막(110)이 터널링 게이트이고, 중온산화막(200)이 플로팅 게이트이며, 상부 산화막(120)은 유전막인 것이 바람직하다.The gate oxide layer 100 having a multilayer structure for tunneling and floating is formed on a lower gate oxide layer 110 formed on a semiconductor substrate and a spherical polysilicon cluster 210 formed on the lower gate oxide layer 110. ) And a middle temporature oxide (200) containing the () and the upper gate oxide film 120 formed on the middle temperature oxide. Here, it is preferable that the lower gate oxide film 110 is a tunneling gate, the middle temperature oxide film 200 is a floating gate, and the upper oxide film 120 is a dielectric film.

그리고, 컨트롤 게이트(300)는 상부 게이트산화막(120) 상에 폴리실리콘막을 증착하여 형성된다.The control gate 300 is formed by depositing a polysilicon film on the upper gate oxide film 120.

상기한 OTP 메모리 소자의 셀은 고전압 및 저전압 영역으로 구분되는 반도체 기판에서 고전압 영역에 구비되는 것이 바람직하며, 저전압 영역에는 일반적인 공정을 통해 형성되는 트랜지스터가 구비되는 것이 바람직하다.The cell of the OTP memory device is preferably provided in a high voltage region in a semiconductor substrate divided into a high voltage and a low voltage region, and a transistor formed through a general process is preferably provided in the low voltage region.

이하에서는 상기한 OTP 메모리 소자의 셀을 제조하는 공정에 대해 설명한다.Hereinafter, a process of manufacturing a cell of the above OTP memory device will be described.

도 3a 내지 3g는 본 발명에 따른 OTP 메모리 소자 셀을 제조하는 공정을 나타낸 공정단면도이다.3A to 3G are cross-sectional views illustrating a process of manufacturing an OTP memory device cell according to the present invention.

도 3a에 도시된 바와 같이, 고전압 및 저전압 영역으로 구분되는 반도체 기 판 상에 하부 게이트산화막(110a)을 증착한다. 여기서, 하부 게이트산화막(110a)은 터널링 게이트를 위한 막이다.As shown in FIG. 3A, a lower gate oxide layer 110a is deposited on a semiconductor substrate divided into high voltage and low voltage regions. Here, the lower gate oxide film 110a is a film for the tunneling gate.

이어, 도 3b 및 3c에 도시된 바와 같이, 하부 게이트산화막(110a) 상에 구형의 폴리실리콘 클러스터(polysilicon cluster)(210a)를 내포하는 산화막을 형성한다. 여기서, 폴리실리콘 클러스터(210a)를 내포하는 산화막은 플로팅 게이트를 위한 막이다. 상세하게, 도 3b에 도시된 바와 같이, 하부 게이트산화막(110a) 상에 구형의 폴리실리콘 클러스터(210a)를 형성한다. 이어, 도 3c에 도시된 바와 같이, 하부 게이트산화막(110a) 상에 형성된 폴리실리콘 클러스터(210a)가 묻히도록 중온산화막(Middle Temporature Oxide)(200a)을 증착한다. 여기서, 중온산화막(200a)은 LPCVD(Low Pressure Chemical Vapor Deposition)에 의해 형성될 수 있으며, 중온산화막(200a)의 증착 이후에 중온산화막(200a)의 특성 향상을 위해 어닐링을 선택적으로 진행할 수도 있다.3B and 3C, an oxide film containing a spherical polysilicon cluster 210a is formed on the lower gate oxide film 110a. Here, the oxide film containing the polysilicon cluster 210a is a film for the floating gate. In detail, as illustrated in FIG. 3B, a spherical polysilicon cluster 210a is formed on the lower gate oxide film 110a. Subsequently, as illustrated in FIG. 3C, a middle temporature oxide 200a is deposited so that the polysilicon cluster 210a formed on the lower gate oxide layer 110a is buried. Here, the middle temperature oxide film 200a may be formed by low pressure chemical vapor deposition (LPCVD), and annealing may be selectively performed to improve the characteristics of the middle temperature oxide film 200a after deposition of the middle temperature oxide film 200a.

이어, 도 3d에 도시된 바와 같이, 저전압 영역에서 중온산화막 및 하부 게이트산화막을 일부 깊이까지 제거하기 위해, 고전압 영역의 중온산화막 상에 포토레지스트(130)를 형성한다. 그리고, 포토레지스트(130)를 마스크로 사용하여 식각을 실시한다. 그에 따라, 저전압 영역에서는 식각이 진행되며, 그 식각에 의해 하부 게이트산화막의 일부까지 제거된다. 보다 상세하게, 저전압 영역에 하부 게이트산화막이 일정 두께로 잔류하도록, 저전압 영역에서 폴리실리콘 클러스터를 포함하여 중온산화막을 제거하며 더나아가 하부 게이트산화막을 일부 두께까지 제거한다. 그러면, 저전압 영역에는 기존의 하부 게이트산화막(110a)에 비해 얇은 두께의 게이 트산화막(110c)이 잔류한다.3D, the photoresist 130 is formed on the middle temperature oxide film in the high voltage region to remove the middle temperature oxide film and the lower gate oxide film to a partial depth in the low voltage region. Then, etching is performed using the photoresist 130 as a mask. As a result, etching is performed in the low voltage region, and the etching removes part of the lower gate oxide layer. More specifically, the middle gate oxide film is removed from the low voltage region including the polysilicon cluster so that the lower gate oxide film remains at a predetermined thickness in the low voltage region, and further, the lower gate oxide film is removed to a certain thickness. Then, the gate oxide film 110c having a thickness thinner than that of the existing lower gate oxide film 110a remains in the low voltage region.

이후에는, 도 3e에 도시된 바와 같이, 고전압 영역의 중온산화막(210b) 상에 상부 게이트산화막(120a)을 증착하여 유전막을 형성한다.Thereafter, as illustrated in FIG. 3E, the upper gate oxide film 120a is deposited on the middle temperature oxide film 210b in the high voltage region to form a dielectric film.

이어, 도 3f에 도시된 바와 같이, 도 3e에 도시된 결과물 상에 폴리실리콘막(300a)을 증착한다. 즉, 고전압 영역의 상부 게이트산화막(120a) 상에 그리고 저전압 영역에 잔류하는 게이트산화막(110c) 상에 폴리실리콘막(300a)을 증착한다. 여기서, 폴리실리콘막(300a)은 컨트롤 게이트를 위한 막이다.Next, as shown in FIG. 3F, a polysilicon film 300a is deposited on the resultant shown in FIG. 3E. That is, the polysilicon film 300a is deposited on the upper gate oxide film 120a in the high voltage region and on the gate oxide film 110c remaining in the low voltage region. Here, the polysilicon film 300a is a film for the control gate.

이후에는 도시되지는 않았지만 고전압 및 저전압 영역의 폴리실리콘막(300a) 상에 포토레지스트 패턴을 각각 형성하고, 고전압 및 저전압 영역 상에 형성된 포토레지스트 패턴을 이용한 식각으로 도 3g에 도시된 게이트 패턴을 각각 형성한다. 그리고 각 게이트 패턴 즉, 고전압 영역의 게이트 패턴의 양측으로 반도체 기판 내에 소스/드레인 영역(400,500)을 이온 주입으로써 형성하며, 동시에 저전압 영역의 게이트 패턴의 양측으로 반도체 기판 내에 소스/드레인 영역(400a,500a)을 이온 주입으로써 형성한다.Although not shown, a photoresist pattern is formed on the polysilicon film 300a in the high voltage and low voltage regions, respectively, and the gate patterns shown in FIG. 3G are etched using the photoresist patterns formed on the high voltage and low voltage regions, respectively. Form. Source / drain regions 400 and 500 are formed by ion implantation into each of the gate patterns, that is, gate patterns of the high voltage region, and at the same time, source / drain regions 400a, 500a) is formed by ion implantation.

상기에서 고전압 영역에 형성되는 게이트 패턴과 소스/드레인 영역을 포함하는 구조는 OTP 메모리 소자의 셀에 해당하는 것이다. 또한, 저전압 영역에 형성되는 게이트 패턴과 소스/드레인 영역을 포함하는 구조는 이후에 일반적인 후속 공정을 통해 트랜지스터로 형성될 수 있다. The structure including the gate pattern and the source / drain regions formed in the high voltage region corresponds to a cell of the OTP memory device. In addition, a structure including a gate pattern and a source / drain region formed in the low voltage region may be formed into a transistor through a general subsequent process.

한편, 본 발명에 따른 OTP 메모리 소자 셀의 제조 공정을 고전압 영역에서 진행되는 관점으로 살펴보면, 반도체 기판 상에 하부 게이트산화막을 형성하고, 이 어 하부 게이트산화막 상에 구형의 폴리실리콘 클러스터(polysilicon cluster)를 내포하는 중온산화막을 형성하고, 이어 중온산화막 상에 상부 게이트산화막을 형성하고, 이어 상부 게이트산화막 상에 폴리실리콘막을 형성한다. 그리고, 이후에는 폴리실리콘막 상에 게이트 패턴을 위한 포토레지스트 패턴을 형성하여 식각을 진행함으로써 게이트 패턴을 형성한다. 그리고 나서, 게이트 패턴의 양측으로 반도체 기판 내에 소스/드레인 영역을 형성한다.On the other hand, when the manufacturing process of the OTP memory device cell according to the present invention in a high voltage region, the bottom gate oxide film is formed on the semiconductor substrate, the spherical polysilicon cluster (polysilicon cluster) on the bottom gate oxide film Forming a mesophilic oxide film containing N, followed by forming an upper gate oxide film on the mesooxidized film, and then forming a polysilicon film on the upper gate oxide film. Subsequently, a gate pattern is formed by etching the photoresist pattern for the gate pattern on the polysilicon layer. Then, source / drain regions are formed in the semiconductor substrate on both sides of the gate pattern.

지금까지 본 발명의 바람직한 실시 예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. While the preferred embodiments of the present invention have been described so far, those skilled in the art may implement the present invention in a modified form without departing from the essential characteristics of the present invention.

그러므로 여기서 설명한 본 발명의 실시 예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.Therefore, the embodiments of the present invention described herein are to be considered in descriptive sense only and not for purposes of limitation, and the scope of the present invention is shown in the appended claims rather than the foregoing description, and all differences within the scope are equivalent to Should be interpreted as being included in.

도 1은 종래 기술에 따른 OTP 메모리 소자의 셀 구조를 나타낸 단면도.1 is a cross-sectional view showing a cell structure of a conventional OTP memory device.

도 2는 본 발명에 따른 OTP 메모리 소자의 셀 구조를 나타낸 단면도.2 is a cross-sectional view showing a cell structure of an OTP memory device according to the present invention;

도 3a 내지 3g는 본 발명에 따른 OTP 메모리 소자 셀을 제조하는 공정을 나타낸 공정단면도.3A to 3G are cross-sectional views illustrating a process of manufacturing an OTP memory device cell according to the present invention.

Claims (7)

반도체 기판 상에 제1게이트산화막을 형성하는 단계;Forming a first gate oxide film on the semiconductor substrate; 상기 제1게이트산화막 상에 구형의 폴리실리콘 클러스터(polysilicon cluster)를 내포하는 제2게이트산화막을 형성하는 단계;Forming a second gate oxide film containing a spherical polysilicon cluster on the first gate oxide film; 상기 제2게이트산화막 상에 제3게이트산화막을 형성하는 단계; Forming a third gate oxide film on the second gate oxide film; 상기 제3게이트산화막 상에 폴리실리콘막을 형성하는 단계; Forming a polysilicon film on the third gate oxide film; 상기 폴리실리콘막 상에 포토레지스트 패턴을 형성하는 단계; 그리고Forming a photoresist pattern on the polysilicon film; And 상기 포토레지스트 패턴을 이용한 식각으로 게이트 패턴을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 메모리 제조 방법.And forming a gate pattern by etching using the photoresist pattern. 제 1 항에 있어서, 상기 게이트 패턴의 양측으로 상기 반도체 기판 내에 소스/드레인 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 제조 방법.The method of claim 1, further comprising forming source / drain regions in the semiconductor substrate at both sides of the gate pattern. 고전압 및 저전압 영역으로 구분되는 반도체 기판 상에 제1게이트산화막을 형성하는 단계;Forming a first gate oxide film on the semiconductor substrate divided into a high voltage region and a low voltage region; 상기 제1게이트산화막 상에 구형의 폴리실리콘 클러스터(polysilicon cluster)를 내포하는 제2게이트산화막을 형성하는 단계;Forming a second gate oxide film containing a spherical polysilicon cluster on the first gate oxide film; 상기 고전압 영역에 포토레지스트를 형성하는 단계;Forming a photoresist in the high voltage region; 상기 포토레지스트를 마스크로 사용하여 상기 저전압 영역에서 상기 제1게이트산화막의 일부까지 식각하는 단계;Etching the portion of the first gate oxide layer in the low voltage region by using the photoresist as a mask; 상기 고전압 영역의 제2게이트산화막 상에 제3게이트산화막을 형성하는 단계; Forming a third gate oxide film on the second gate oxide film in the high voltage region; 상기 고전압 영역의 제3게이트산화막 및 상기 저전압 영역에 잔류하는 게이트산화막 상에 폴리실리콘막을 형성하는 단계;Forming a polysilicon film on the third gate oxide film in the high voltage region and the gate oxide film remaining in the low voltage region; 상기 고전압 및 저전압 영역의 상기 폴리실리콘막 상에 포토레지스트 패턴을 각각 형성하는 단계; 그리고Forming photoresist patterns on the polysilicon films in the high voltage and low voltage regions, respectively; And 상기 포토레지스트 패턴을 이용한 식각으로 고전압 영역의 게이트 패턴과 저전압 영역의 게이트 패턴을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 메모리 제조 방법.Forming a gate pattern of a high voltage region and a gate pattern of a low voltage region by etching using the photoresist pattern. 제 1 또는 3 항에 있어서, 상기 제2게이트산화막을 중온산화막(Middle Temporature Oxide)으로 형성하는 것을 특징으로 하는 반도체 메모리 제조 방법.4. The method of claim 1 or 3, wherein the second gate oxide film is formed of a middle temporature oxide film. 제 1 또는 3 항에 있어서, 상기 제2게이트산화막을 형성하는 단계는,The method of claim 1, wherein the forming of the second gate oxide film comprises: 상기 제1게이트산화막 상에 상기 폴리실리콘 클러스터(polysilicon cluster)를 형성하는 단계와, Forming the polysilicon cluster on the first gate oxide layer; 상기 폴리실리콘 클러스터가 묻히도록 제2게이트산화막을 상기 제1게이트산화막 상에 증착하는 단계로 이루어지는 것을 특징으로 하는 반도체 메모리 제조 방 법.And depositing a second gate oxide film on the first gate oxide film so that the polysilicon cluster is buried. 제 1 또는 3 항에 있어서, 상기 제1게이트산화막은 터널링 게이트를 위한 막이고, 상기 제2게이트산화막은 플로팅 게이트를 위한 막이고, 그리고 상기 폴리실리콘막은 컨트롤 게이트를 위한 막인 것을 특징으로 하는 반도체 메모리 제조 방법.4. The semiconductor memory according to claim 1 or 3, wherein the first gate oxide film is a film for a tunneling gate, the second gate oxide film is a film for floating gate, and the polysilicon film is a film for control gate. Manufacturing method. 반도체 기판 상에 터널링 게이트의 하부 게이트산화막과, 상기 하부 게이트산화막 상에 구형의 폴리실리콘 클러스터(polysilicon cluster)를 내포하여 플로팅 게이트의 중온산화막(Middle Temporature Oxide)과, 상기 중온산화막 상에 상부 게이트산화막과, 상기 상부 게이트산화막 상에 컨트롤 게이터의 폴리실리콘막으로 이루어지는 게이트 패턴; 그리고A lower gate oxide layer of the tunneling gate on the semiconductor substrate, a spherical polysilicon cluster embedded on the lower gate oxide layer, and a middle temporature oxide of the floating gate, and an upper gate oxide layer on the middle oxide layer A gate pattern formed of a polysilicon film of a control gate on the upper gate oxide film; And 상기 게이트 패턴의 양측으로 상기 반도체 기판 내에 소스/드레인 영역으로 구성되는 것을 특징으로 하는 반도체 메모리.And source / drain regions in the semiconductor substrate on both sides of the gate pattern.
KR1020080122537A 2008-12-04 2008-12-04 Semiconductor memory, and method for fabricating thereof KR20100064107A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080122537A KR20100064107A (en) 2008-12-04 2008-12-04 Semiconductor memory, and method for fabricating thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080122537A KR20100064107A (en) 2008-12-04 2008-12-04 Semiconductor memory, and method for fabricating thereof

Publications (1)

Publication Number Publication Date
KR20100064107A true KR20100064107A (en) 2010-06-14

Family

ID=42363834

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080122537A KR20100064107A (en) 2008-12-04 2008-12-04 Semiconductor memory, and method for fabricating thereof

Country Status (1)

Country Link
KR (1) KR20100064107A (en)

Similar Documents

Publication Publication Date Title
US9659946B2 (en) Self-aligned source for split-gate non-volatile memory cell
US9831354B2 (en) Split-gate flash memory having mirror structure and method for forming the same
JP6716716B2 (en) Method of forming a pair of 3-gate non-volatile flash memory cells using two polysilicon deposition steps
JP2002280467A (en) Sonos flash memory element and its fabricating method
JP2008047903A (en) Process for producing thin film transistor array substrate
JP2006310852A (en) Method of manufacturing flash memory element
KR100725171B1 (en) Semiconductor device with mask read-only-memory(rom) device and method of fabricating the same
US8193576B2 (en) Semiconductor memory device and method of fabricating the same
US8049265B2 (en) Semiconductor device and method of fabricating the same
US7429766B2 (en) Split gate type nonvolatile memory device
KR20050070759A (en) Non-volatile memory device and method for fabricating the same
US6953973B2 (en) Self-aligned trench isolation method and semiconductor device fabricated using the same
US6391716B1 (en) Method for forming poly spacer electron tunnel oxide flash with electric-field enhancing corners for poly to poly erase
TWI689083B (en) Production method of non-volatile memory device
US9171915B1 (en) Method for fabricating semiconductor device
KR20100064107A (en) Semiconductor memory, and method for fabricating thereof
US20070281423A1 (en) Method for manufacuring semiconductor device
US20090051014A1 (en) Method of fabricating semiconductor device having silicide layer and semiconductor device fabricated thereby
US20160071763A1 (en) Method of manufacturing semiconductor device
KR100871982B1 (en) Flash memory cell and method for manufacturing the same
US8021946B2 (en) Nonvolatile memory device and method for fabricating the same
US8236649B2 (en) Semiconductor memory device with spacer shape floating gate and manufacturing method of the semiconductor memory device
US7982258B2 (en) Flash memory device and method for manufacturing the device
KR100652349B1 (en) Method for manufacturing self-align sonos memory cell
KR100958627B1 (en) Flash memory device and method for manufacturing the device

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid