KR20100059732A - 실질적으로 일정한 전류를 제공하는 디바이스 및 장치 - Google Patents

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KR20100059732A
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Abstract

실질적으로 일정한 전류를 제공하는 디바이스는 제 1 및 제 2 전류 미러를 포함한다. 제 1 전류 미러는 제 1 분량의 제 1 바이어스 전류를 수신하고 제 1 분량의 제 1 바이어스 전류에 기초하여 출력 전류를 제공하되, 제 1 바이어스 전류는 제 1 전압 소스로부터의 고정 전압에 기초한다. 제 2 전류 미러는 제 2 바이어스 전류 및 제 2 분량의 제 1 바이어스 전류를 수신하되, 제 2 바이어스 전류는 제 2 전압 소스로부터의 가변 전압에 기초한다. 제 2 바이어스 전류 및 제 2 분량의 제 1 바이어스 전류는 가변 전압의 변화에 대해 비례하도록 변화하고, 제 1 분량의 제 1 바이어스 전류는 가변 전압의 변화와 관련하여 역으로 변화한다. 출력 전류는 제 1 분량의 제 1 바이어스 전류의 변화에 기초하여 실질적으로 일정하게 유지되어, 제 2 전압의 변화에 의해 출력 전류에 미치는 영향을 상쇄시킨다.

Description

실질적으로 일정한 전류를 제공하는 디바이스 및 장치{DEVICE FOR PROVIDING SUBSTANTIALLY CONSTANT CURRENT IN RESPONSE TO VARYING VOLTAGE}
본 발명은 실질적으로 일정한 전류를 제공하는 디바이스 및 장치에 관한 것이다.
고도로 집적된 전자 디바이스는 일반적으로 신뢰할 수 있는 동작을 제공하기 위해 일관되고 믿을 수 있는 파워 서플라이를 필요로 한다. 예를 들어, 셀 폰, PDA, 전자 게임 및 랩톱 컴퓨터와 같은 휴대용 전자 디바이스는, 충전 상태에 따라 넓은 범위에 걸쳐 전압을 제공하는 재충전가능한 배터리를 포함할 수 있다. 예를 들어, 3.3 V 셀 폰 배터리가 거의 다 방전될 때, 그것은 2.7 V 정도로 낮게 떨어질 수 있다. 그러나, 일단 배터리가 충전기에 접속되고 충분히 충전된다면, 전압은, 예를 들어 적어도 제 1 디바이스 동작 주기 동안에는 5.1 V 정도로 높을 수 있다. 따라서, 재충전가능한 배터리(또는 다른 변화하는 파워 소스)에 의존하는 그러한 전자 디바이스는 넓은 전압 범위, 예를 들어 2:1 비율에 근접한 범위에서 동작할 수 있어야 한다.
휴대용 전자 디바이스에서의 배터리 수명은 언제나 관심사이므로, 휴대용 전자 디바이스 내의 회로들은 일반적으로 요구되는 이득 및 선형성을 유지하면서 최소의 가능한 전류 소모량으로 동작하도록 설계된다. 이러한 설계 제약은 최적 예측 배터리 전압(예를 들어, 셀 폰에서는 2.7 V)에서 충족된다. 보다 높은 전압에서, 회로는 통상적으로 추가 전류를 소모하여, 배터리 방전을 가속화시키고 심지어 성능을 저하시킬 수 있다.
도 1은 다양한 트랜지스터 증폭기 단을 바이어싱하는 데 사용되는 전자 디바이스의 통상적인 바이어스 회로(100)를 도시한 블록도이다. 바이어스 회로(100)는 저항기 R101을 통해 전류 미러(110)에 접속된 파워 서플라이 전압 Vdd를 제공하는 파워 서플라이 전압 소스, 예컨대 재충전가능한 배터리를 포함한다. 전류 미러(110)는 바이어스 혹은 제 1 트랜지스터(111) 또는 증폭기 혹은 제 2 트랜지스터(112)를 포함한다. 제 2 트랜지스터(112)가 설명의 편의를 위해 단일 트랜지스터로 간단히 도시되어 있지만, 제 2 트랜지스터(112)는 다양한 트랜지스터, 증폭기 단 또는 제 1 트랜지스터(111)에 의해 바이어싱될 다른 콤포넌트(들)를 나타내도록 의도된 것임이 이해될 것이다. 바이어스 회로(100)의 AC 콤포넌트는 명료성을 위해 도시되지 않았다.
제 1 및 제 2 트랜지스터(111, 112) 각각은, 예컨대 필드 효과 트랜지스터(FET) 또는 갈륨 비소 FET(GaAsFET)와 같은 필드 효과 트랜지스터(FET)일 수 있다. 제 1 트랜지스터(111)는 저전압 소스(예컨대, 접지)에 접속된 소스, 저항기 R101에 접속된 드레인, 및 저항기 R101 뿐 아니라 제 2 트랜지스터(112)의 게이트 에 접속된 게이트를 포함한다. 제 2 트랜지스터(112)는 저전압 소스(예컨대, 접지)에 접속된 소스, 파워 서플라이 전압 Vdd에 접속된 드레인 및 제 1 트랜지스터(111)의 게이트에 접속된 게이트를 포함한다.
도 1을 참조하면, 일반적으로 말해서, 제 2 트랜지스터(112)에서 드레인 전류 Id2에 대한 파워 서플라이 의존성 소스는 2개가 있다. 제 1 소스는 제 1 트랜지스터(111)의 드레인 전류 Id1에 대한 파워 서플라이 전압 Vdd의 영향으로서 제 2 트랜지스터(112)의 드레인 내로 미러링된다. 제 2 소스는 증폭기 트랜지스터(112) 자체 내에 드레인 전류 Id2에 대한 드레인-소스 전압 Vds의 직접적인 영향이다. 드레인-소스 전압 Vds는 제 2 트랜지스터(112)의 드레인과 소스 사이에 걸리는 전압으로, 제 2 트랜지스터(112)의 소스가 접지에 접속될 때 노드 Vd2에서의 전압과 동등하다. 제 2 영향은, 예를 들어 제 2 트랜지스터(112)에서 Id2 및 Vds에 대해 전류 대 전압(I-V) 특성을 보여주는 그래프(200)를 포함하는 도 2에 도시되어 있다.
도 2에 도시된 바와 같이, 제 2 트랜지스터(112) 내의 상당한 분량의 전압 의존 전류는 제 2 트랜지스터(112)만의 특성으로 보인다. 예를 들어, 도 2의 그래프는 게이트-소스 전압 Vgs를 고정함으로써 제 2 트랜지스터(112)에서 10㎃의 드레인 전류 Id2를 유지시키고자 하는 시도를 도시하고 있다. 게이트-소스 전압 Vgs는 제 2 트랜지스터(112)의 게이트와 소스 사이에 걸리는 전압으로, 제 2 트랜지스터(112)의 소스가 접지에 접속될 때 노드 Vg2에서의 전압과 동등하다. 그러나, 제 2 트랜지스터(112)의 드레인-소스 전압 Vds의 변화는 파워 서플라이 전압 Vdd에서 의 변화에 반응하다. 이것은, 예를 들어 드레인 전류 Id2의 원치 않는 의존성을 야기하는데, 이것은 파워 서플라이 전압 Vdd의 증가에 응답하여 드레인-소스 전압 Vds가 증가함에 따라 드레인 전류 Id2가 계속해서 증가하게 한다(즉, 10㎃의 목표 전류보다 높게 증가하게 한다). 이러한 직접적인 대응성은 배터리가 충분히 충전된 상태에 있을 때에는 전류가 초과될 수 있고, 마찬가지로 배터리가 방전되면 전류가 부족할 수 있다.
대표적인 실시예에서, 실질적으로 일정한 전류를 제공하는 디바이스는 제 1 및 제 2 전류 미러를 포함한다. 제 1 전류 미러는 제 1 분량의 제 1 바이어스 전류를 수신하고 제 1 분량의 제 1 바이어스 전류에 기초하여 출력 전류를 제공하도록 구성되되, 제 1 바이어스 전류는 제 1 전압 소스로부터의 고정 전압에 기초한다. 제 2 전류 미러는 제 2 바이어스 전류 및 제 2 분량의 제 1 바이어스 전류를 수신하도록 구성되되, 제 2 바이어스 전류는 제 2 전압 소스로부터의 가변 전압에 기초하도록 구성된다. 제 2 바이어스 전류 및 제 2 분량의 제 1 바이어스 전류는 가변 전압의 변동에 대해 비례하도록 변화하며, 제 1 분량의 제 1 바이어스 전류는 가변 전압에서의 변동에 대해 역으로 변화한다. 출력 전류는 제 1 분량의 제 1 바이어스 전류에서의 변동에 기초하여 실질적으로 일정하게 유지되어 제 2 전압에서의 변동에 의해 출력 전류에 미치는 영향을 상쇄시킨다.
다른 대표적인 실시예에서, 실질적으로 일정한 전류를 제공하는 디바이스는 제 1 및 제 2 미러를 포함한다. 제 1 전류 미러는 제 1 저항기를 통해 제 1 바이어스 전류를 제공하는 고정 전압 소스에 접속되는 제 1 트랜지스터 및 가변 전압 소스에 접속되는 제 2 트랜지스터를 포함하되, 제 1 트랜지스터의 드레인 전류는 제 1 분량의 제 1 바이어스 전류를 포함한다. 제 2 전류 미러는 제 2 저항기를 통해 제 2 바이어스 전류를 제공하는 가변 전압 소스에 접속되는 제 3 트랜지스터 및 제 1 저항기를 통해 고정 전압 소스에 접속되는 제 4 트랜지스터를 포함한다. 제 4 트랜지스터의 드레인 전류는 제 2 분량의 제 1 바이어스 전류를 포함한다. 제 2 바이어스 전류는 가변 전압 소스로부터의 가변 전압의 증가에 응답하여 증가하고, 제 2 전류 미러를 통해 제 3 트랜지스터에 의해 제 4 트랜지스터로 미러링되어 제 2 분량의 제 1 바이어스 전류를 증가시킨다. 제 1 분량의 제 1 바이어스 전류는 증가된 제 2 분량의 제 1 바이어스 전류에 응답하여 감소하되, 감소된 제 1 분량의 제 1 바이어스 전류는 제 1 전류 미러를 통해 제 1 트랜지스터에 의해 제 2 트랜지스터로 미러링되고, 미러링된 제 1 분량의 제 1 바이어스 전류는 가변 전압의 증가에 의해 야기되는 제 2 트랜지스터의 드레인 전류의 잠재적 증가를 보상하여, 실질적으로 일정한 전류를 제공한다.
또 다른 대표적인 실시예에서, 장치는 제 1 내지 제 4 트랜지스터를 포함한다. 제 1 트랜지스터는 제 1 저항기를 통해 고정 전압 소스에 접속되는 드레인 및 저전압 소스에 접속되는 소스를 포함하되, 제 1 트랜지스터의 제 1 드레인 전류는 제 1 트랜지스터로 조향되는 제 1 저항기로부터의 소정 분량의 제 1 바이어스 전류 를 포함한다. 제 2 트랜지스터는 가변 전압 소스에 접속되는 드레인, 저전압 소스에 접속되는 소스, 및 제 1 트랜지스터의 게이트에 접속되는 게이트를 포함하며, 제 1 전류 미러를 포함한다. 제 1 드레인 전류는 제 2 트랜지스터의 제 2 드레인 전류가 제 1 드레인 전류에 비례하도록 제 1 전류 미러를 통해 제 2 트랜지스터로 미러링된다. 제 3 트랜지스터는 제 2 저항기를 통해 가변 전압 소스에 접속되는 드레인 및 저전압 소스에 접속되는 소스를 포함하며, 제 3 트랜지스터의 제 3 드레인 전류는 제 2 저항기로부터의 제 2 바이어스 전류를 포함한다. 제 4 트랜지스터는 제 1 저항기를 통해 고정 전압 소스에 접속되는 드레인, 저전압 소스에 접속되는 소스, 및 제 3 트랜지스터의 게이트에 접속되는 게이트를 포함하며, 제 2 전류 미러를 형성한다. 제 3 드레인 전류가 제 2 전류 미러를 통해 제 4 트랜지스터로 미러링되어, 제 4 트랜지스터의 제 4 드레인 전류가 제 3 드레인 전류에 비례하게 된다.
가변 전압 소스의 가변 전압의 증가는 제 3 드레인 전류의 증가를 야기하여 제 4 드레인 전류의 증가를 야기하며, 이는 제 1 트랜지스터로 조향되는 소정 분량의 제 1 바이어스 전류의 감소 및 그에 따른 제 1 드레인 전류의 감소를 야기하여 제 2 드레인 전류의 감소를 야기한다. 제 2 드레인 전류의 감소는 가변 전압의 증가에 응답하여 발생하였을 제 2 드레인 전류의 잠재적 증가를 상쇄시키고, 제 2 드레인 전류를 실질적으로 일정한 값으로 유지시킨다.
예시적인 실시예는 첨부한 도면과 함께 읽으면 다음의 상세한 설명으로부터 잘 이해된다. 다양한 피처가 반드시 실제 축척대로 도시되지 않았음이 강조된다. 사실상, 치수는 논의의 명료성을 위해 임의로 증가할 수도 있고 감소할 수도 있다. 적용가능하고 실현가능한 어느 곳에서든, 유사한 참조 기호는 유사한 엘리먼트를 나타낸다.
다음의 상세한 설명에서는, 제한이 아닌 설명을 위해, 특정한 세부사항을 개시한 대표적인 실시예가 본 설명의 완전한 이해를 제공하기 위해 설명된다. 그러나, 본 명세서에 개시된 특정 세부사항으로부터 비롯된 본 발명의 교시 내용에 따른 다른 실시예가 여전히 첨부한 특허청구범위의 범주 내에 있다는 이점을 갖는다는 것은 당업자에게 명백할 것이다. 더욱이, 잘 알려진 장치 및 방법의 설명은 대표적인 실시예에 대한 설명을 모호하지 않게 하도록 생략될 수 있다. 이러한 방법 및 장치는 명확히 본 발명의 교시 내용의 범주 내에 있다.
도 3은 대표적인 실시예에 따른 전자 디바이스의 파워 서플라이 전압 불변 바이어스 회로(300)를 도시한 블록도이다. 바이어스 회로(300)는 파워 서플라이 전압에 대한 트랜지스터 바이어스 전류의 의존성을 감소시키거나 제거하며, 예컨대 다양한 트랜지스터 증폭기 단을 바이어싱하는 데 사용될 수 있다. 모든 도면 전반에서, AC 콤포넌트는 명료성을 위해 도시되지 않았으며, 이는 당업자라면 인지했을 것이다.
바이어스 회로(300)는 제 1 및 제 2 전류 미러(310, 330)에 접속된 파워 서 플라이 전압 Vdd를 제공하는 파워 서플라이 전압 소스, 예컨대 재충전가능한 배터리 도는 다른 가변 전압 소스와, 제 1 및 제 2 전류 미러(310, 330)에 접속된 고정 입력 전압 V1을 제공하는 고정 전압 소스를 포함한다. 고정 입력 전압 V1은 도 5에 관련하여 이후에 논의되는 일례인 전압 클램프 회로와 같은 임의의 적합한 기술에 의해 고정될 수 있다.
제 1 전류 미러(310)는 제 1 트랜지스터(311) 및 제 2 트랜지스터(312)를 포함하며, 이들은 제각각 바이어스 및 증폭기 트랜지스터일 수 있다. 제 1 트랜지스터(311)는 저전압 소스9예컨대, 접지)에 접속된 소스, 노드 N301에 접속된 드레인, 및 노드 N301 뿐 아니라 제 2 트랜지스터(312)의 게이트에 접속된 게이트를 포함한다. 노드 N301은 저항기 R301을 통해 고정 입력 전압 V1에 접속되며, 그에 따라 제 1 바이어스 전류 IBIAS1을 수신한다. 제 2 트랜지스터(312)는 저전압 소스에 접속된 소스, 파워 서플라이 전압 Vdd에 접속된 드레인 및 제 1 트랜지스터(311)의 게이트에 접속된 게이트를 포함한다. 제 2 트랜지스터(312)는 설명의 편의를 위해 단일 트랜지스터로 간략히 도시되고 있지만, 제 2 트랜지스터(312)가 다양한 트랜지스터, 증폭기 단, 또는 제 1 트랜지스터(311)에 의해 바이어싱될 수 있는 다른 콤포넌트(들)를 대표하도록 의도된 것이 이해될 것이다.
제 2 전류 미러(330)는 제 3 트랜지스터(333) 및 제 4 트랜지스터(334)를 포함하다. 제 3 트랜지스터(333)는 저전압 소스(예컨대, 접지)에 접속된 소스, 노드 N302에 접속된 드레인, 및 노드 N302 뿐 아니라 제 4 트랜지스터(334)의 게이트에 접속된 게이트를 포함한다. 노드 N302는 저항기 R302를 통해 파워 서플라이 전압 Vdd에 접속되며, 그에 따라 제 2 바이어스 전류 IBIAS2를 수신한다. 제 4 트랜지스터(334)는 저전압 소스에 접속된 소스, 노드 N301에 접속된 드레인, 및 제 3 트랜지스터(333)의 게이트에 접속된 게이트를 포함한다. 다양한 실시예에서, 주어진 전류 소스 내의 트랜지스터는 직접 또는 비례 값의 저항기를 통해 동일한 저전압 소스에 접속될 수 있음에도 불구하고, 저전압 소스는 반드시 동일한 필요가 없다.
제 1 내지 제 4 트랜지스터(311, 312, 333, 334)는, 예컨대 갈륨 비소 FET(GaAsFET)와 같은 필드 효과 트랜지스터(FET)일 수 있다. 그러나, 당업자의 이해범위 내에서 다른 타입의 FET 및/또는 다른 타입의 트랜지스터는 본 발명의 교시 내용의 사상 및 범주로부터 벗어남이 없이 바이어스 회로(300) 내에 포함될 수 있다. 예를 들어, 제 1 내지 제 4 트랜지스터(311, 312, 333, 334)는 금속 산화물 FET(MOSFET), 실리콘 바이폴라 접합 트랜지스터(BJT), 고전자 이동도 트랜지스터(HEMT), 부정형 HEMT, 헤테로구조 FET(HFET), 접합-게이트 FET(JFET), 금속-반도체 FET(MESFET) 등과 같은 다른 타입의 트랜지스터일 수도 있다.
또한, 예시적인 바이어스 회로(300)의 관련 기능에 영향을 미치는 일 없이 다양한 트랜지스터의 소스/드레인이 다양한 실시예의 설계 인자에 따라 반전될 수도 있음이 이해될 것이다. 또한, 당업자에 의해 인지되는 바와 같이, 바이어스 회로(300)는 바이폴라 기술을 이용하여 구현될 수 있음이 이해될 것이다.
도 3을 참조하면, 고정 전압 소스에 의해 제공되는 고정 입력 전압 V1은 저항기 R301을 통해 제 1 바이어스 전류 IBIAS1을 공급한다. 한편, 가변 파워 서플라이에 의해 제공되는 파워 서플라이 전압 Vdd는 저항기 R302를 통해 제 2 바이어 스 전류 IBIAS2를 공급한다. 전술한 바와 같이, 파워 서플라이 전압 Vdd가 변화한다. 예를 들어, 파워 서플라이가 배터리일 때, 파워 서플라이 전압 Vdd는 배터리가 충분히 충전될 때에 증가할 수 있고, 배터리가 방전될 때 감소할 수 있다.
파워 서플라이 전압 Vdd의 증가는 제 2 트랜지스터(312)의 드레인-소스 전압 Vds를 증가시키며, 예컨대 도 1에서 제 2 트랜지스터(112)에 대해 전술한 바와 같은 제 2 트랜지스터(312)의 드레인 전류 Id32를 마찬가지로 증가시키는 경향이 있다. 또한, 파워 서플라이 전압 Vdd가 증가하면, 제 2 저항기 R302를 통하는 제 2 바이어스 전류 IBIAS2도 마찬가지로 증가한다. 따라서, 실질적으로 바이어스 전류 IBIAS2와 동일한 제 3 트랜지스터(333)의 드레인 전류 Id33도 증가한다. 제 3 트랜지스터(333)의 증가된 드레인 전류 Id33은 제 2 전류 미러(330)를 통해 제 4 트랜지스터(334)의 드레인 내로 미러링되어, 제 4 트랜지스터(334)의 대응하는 드레인 전류 Id34를 증가시킨다.
한편, 저항기 R301로부터의 제 1 바이어스 전류 IBIAS1은 제 4 트랜지스터의 드레인 전류 Id34 및 제 1 트랜지스터(311)의 드레인 전류 Id31을 제공하도록 배분된다. 이에 따라, 드레인 전류 Id34가 증가할 때, 예컨대 제 1 바이어스 전류 IBIAS1 중 대부분이 제 4 트랜지스터(334)를 향해 조향되어 항상 제 1 트랜지스터(311)로부터 얻어진다. 따라서, 제 1 트랜지스터(311)의 드레인 전류 Id31은 감소한다. 다시 말해, 제 4 트랜지스터(334)는 제 1 트랜지스터(311)로 진행할 제 1 바이어스 전류 IBIAS1의 상당량을 사실상 "훔침(steal)"으로써, 제 1 트랜지스터(311)의 드레인에서의 바이어스 전류 IBIAS1의 양을 감소시킨다. 따라서, 일반 적으로 파워 서플라이 전압 Vdd의 증가는 제 3 트랜지스터(333)의 증가는 제 3 트랜지스터(333)의 드레인 전류 Id33의 증가를 야기하여, 제 4 트랜지스터(334)의 드레인 전류 Id34의 증가를 야기하며, 이는 제 1 트랜지스터(311)의 드레인 전류 Id31의 감소를 야기한다.
감소한 드레인 전류 Id341은 제 1 전류 미러(310)를 통해 제 2 트랜지스터의 드레인 내로 미러링되어, 제 2 트랜지스터(312) 상의 게이트 전압 Vg32가 감소하게 한다. 게이트 전압 Vg32의 이러한 감소는 제 2 트랜지스터(312)의 드레인 전류 Id32를 낮추며, 그렇지 않은 경우에는, 전술한 바와 같이, 파워 서플라이 전압 Vdd의 증가에 응답하여 증가하는 경향이 있다. 따라서, 미러링된 드레인 전류 Id31에 의해 야기된 드레인 전류 Id32의 이러한 감소는 파워 서플라이 전압 Vdd의 증가에 응답하여 증가하고자 하는 드레인 전류 Id32의 경향을 사실상 방해하거나 상쇄시킨다. 이에 따라, 제 2 트랜지스터(312)의 드레인 전류 Id32는, 예컨대 도 4의 그래프에 도시된 바와 같이, 파워 서플라이 전압 Vdd 및 제 2 트랜지스터(312)의 드레인-소스 전압 Vds가 증가하면 비교적 일정하게 유지된다. 전술한 바와 같이, 드레인-소스 전압 Vds는 제 2 트랜지스터(312)의 소스가 접지에 접속될 때 노드 Vd32에서 드레인 전압과 사실상 동등하다. 드레인 전류 Id32는 일정한 전류로서 출력될 수 있다.
보다 구체적으로, 도 4는 제 2 트랜지스터의 드레인 전류 Id32 및 드레인-소스 전압 Vds에 대한 I-V 특성을 도시한 그래프(400)를 포함한다. 그래프(400)는 도 3에 도시된 대표적인 실시예에 따라 제 2 트랜지스터(312)의 드레인 전류 Id32 의 10㎃를 유지시키는 시도를 도시하고 있다. 제 2 트랜지스터(312)의 드레인-소스 전압 Vds가 파워 서플라이 전압 Vdd의 증가에 응답하여 대략 1.7 V까지 증가하면, 드레인 전류 Id32는 대략 10㎃에 달한다. 그러나, 드레인 전류 Id32는 드레인-소스 전압 Vds가 계속해서 증가한다 하더라도 그 레벨을 실질적으로 유지한다. 따라서, 바이어스 회로(300)는 (예컨대, 도 2의 제 2 트랜지스터(112)에 관해 도시된 바와 같이) 제 2 트랜지스터(312)의 다른 경사진 I-V 곡선을 보상하여, 드레인 전류 Id32가 넓은 전압 범위에 걸쳐서 유지되게 한다.
도 4에 도시되어 있지는 않지만, 제 2 트랜지스터(312)의 드레인 전류 Id32의 안정화는 또한 파워 서플라이 전압 Vdd(그 결과, 제 2 트랜지스터(312)의 드레인-소스 전압 Vds)로서 작용하거나, 또는 전압의 소정 범위 내(예컨대, 2.7 V와 5.1 V 사이)에서 변동되는 것이 이해될 것이다. 예를 들어, 파워 서플라이 전압 Vdd의 감소는 제 4 트랜지스터(334)의 드레인 내로 미러링되는 제 3 트랜지스터(333)의 제 2 바이어스 전류 IBIAS2/드레인 전류 Id33의 감소를 야기하여, 드레인 전류 Id34의 감소를 야기한다. 감소한 드레인 전류 Id34는 제 4 트랜지스터(334)로 조향되는 제 1 바이어스 전류 IBIAS1의 전류의 양이 보다 적어지고 제 1 트랜지스터(311)를 향해 조향되는 제 1 바이어스 전류 IBIAS1의 전류의 양이 보다 많아져서, 제 1 트랜지스터(311)의 드레인 전류 Id31을 증가시킨다.
증가한 드레인 전류 Id31은 제 1 전류 미러(310)를 통해 제 2 트랜지스터(312)의 드레인 내로 미러링되어, 제 2 트랜지스터의 드레인 전류 Id32를 증가시킨다. 드레인 전류 Ids32의 증가량은 파워 서플라이 전압 Vdd(또한 드레인-소스 전압 Vds)의 감소에 응답하여 다른 방향으로 발생했을 드레인 전류 Id32의 임의의 감소량을 사실상 오프셋시키거나 상쇄시킨다. 다시 말해, 드레인 전류 Id32는 적어도 드레인-소스 전압 Vds가 감소된 파워 서플라이 전압 Vdd에 대한 응답으로 최소 임계 전압(예컨대, 1.7V) 아래로 떨어질 때까지는 임계 전압대략 10㎃로 유지될 것이다.
제 2 트랜지스터(312)의 일정한 드레인 전류 Id32를 제공하기 위해서는 다양한 콤포넌트 값들의 비율이 최적화될 수 있다. 예를 들어, 예시적인 실시예에서, 제 1 전류 미러(310)의 제 1 및 제 2 트랜지스터(311, 312)는 동일한 길이를 가질 수 있고, 제 1 트랜지스터(311)는 대략 15㎛의 폭을 가질 수도 있고 제 2 트랜지스터(312)는 대략 300㎛의 폭을 갖는다. 이 대표적인 구성에서, 제 2 트랜지스터(312)의 드레인 전류 Id32는 제 1 트랜지스터(311)의 드레인 전류 Id31의 대략 20배이다. 전술한 바와 같이, 드레인 전류 Id32는 드레인 전류 Id31에 비례하여 변화한다.
제 2 전류 미러(330)의 제 3 및 제 4 트랜지스터(333, 334)는 동일한 길이 및 폭을 가질 수 있다. 다양한 실시예에서, 제 3 및 제 4 트랜지스터(333, 334)의 너비 폭이 동일할 필요는 없지만, 임의의 스케일 인자를 가질 수는 있다. 기능성은, 예컨대 제 3 트랜지스터(333)의 드레인에 파워를 공급하는 바이어스 저항기의 값의 변화를 보상함으로써 재생될 수 있다. 대표적인 구성에서, 제 4 트랜지스터(334)의 드레인 전류 Id34는 제 3 트랜지스터(333)의 드레인 전류 Id33과 실질적으로 동일하다. 전술한 바와 같이, 드레인 전류 Id34는 드레인 전류 Id33에 비례 하여 변화한다.
저항 값과 관련하여, 저항기 R302의 저항은 저항기 R301의 저항보다 대략 4배 더 클 수 있다. 고정 입력 전압 V1은, 예컨대 대략 1.6 V로 조정될 수 있고, 파워 서플라이 전압 Vdd는 명목상으로 대략 3.3V일 수 있다. 이에 따라, 제 2 트랜지스터(312)의 드레인 전류 Id32는 파워 서플라이 전압 Vdd가 증가하거나 감소하더라도 사실상 10㎃로 유지된다. 다양한 트랜지스터(311, 312, 333, 334)의 크기, 저항기(R301, R302)의 저항 값 및 전압(V1, Vdd)은, 당업자에게 명백한 바와 같이, 임의의 특정 상황에 대한 고유의 이점을 제공하거나 다양한 구현의 애플리케이션 특정 설계 요건을 충족시키도록 변화할 수 있다.
도 5는 다른 대표적인 실시예에 따라 전자 디바이스의 파워 서플라이 전압 불변 바이어스 회로(500)를 도시한 블록도이다. 바이어스 회로(500)는, 예컨대 다양한 트랜지스터 증폭기 단을 바이어싱하는 데 사용될 수 있으며, 파워 서플라이 전압에 대한 트랜지스터 바이어스 전류의 의존성을 실질적으로 제거한다.
바이어스 회로(500)는, 노드 A에서 전압을 조정하여 저항기 R501에 인가되는 고정 입력 전압 V1을 제공하는, 전압 클램프(540) 및 소스 팔로워 버퍼(550)를 포함하는 전압 조정기 또는 전압 클램프 회로를 갖는다. 전압 클램프(540)는, 예컨대 제 1 및 제 2 다이오드 트랜지스터(541, 542)에 의해 표시된 한 쌍의 다이오드 및 저항기 R503을 구비한 다이오드 클램프일 수 있다. 제 1 다이오드 트랜지스터(541)는 저항기 R503에 접속된 게이트, 서로 접속된 소스 및 드레인을 포함하며, 제 2 다이오드 트랜지스터(542)는 제 1 다이오드 트랜지스터(541)의 결합된 소스 및 드레인에 접속된 게이트, 저전압 소스(예컨대, 접지)에 접속된 소스 및 드레인을 포함한다. 저항기 R503은 파워 서플라이 전압 Vdd를 제공하기 위해 제 1 다이오드 트랜지스터(541)의 게이트와 파워 서플라이 전압 소스, 예컨대 재충전가능한 배터리 사이에 접속된다.
전압 클램프 회로의 소스 팔로워 버퍼(550)는 버퍼 트랜지스터(555)를 포함한다. 버퍼 트랜지스터(555)는 제 1 다이오드 트랜지스터(541)의 게이트, 파워 서플라이 전압 소스에 접속된 드레인, 및 노드 A에 접속된 소스를 포함한다. 이에 따라, 노드 A에서의 전압은 파워 서플라이 전압 Vdd의 값과 관계없이 특정 값(예컨대, 고정 입력 전압 V1)으로 클램핑된다.
다양한 트랜지스터(541, 542, 555)의 크기 및 저항기 R503의 저항 값은, 당업자에게 명백한 바와 같이, 임의의 특정한 상황에 대한 고유의 이점을 제공하거나 다양한 구현의 애플리케이션 특정 설계 요건을 충족시키도록 변화할 수 있다. 나아가, 전압 클램프(540) 및 소스 팔로워 버퍼(550)를 포함하는 클램프 회로는 고정된 입력 전압 V1이 예컨대 회로(500)를 바이어싱하도록 제공될 수 있는 한 가지 기술을 예시하고 있음이 이해될 것이다. 고정 입력 전압 V1을 일정한 값으로 조정하는 임의의 수단은 본 개시 내용의 사상 및 범주로부터 벗어나는 일 없이 포함될 수 있다. 예를 들어, 전압 클램프는 포함될 수 있는 다이오드 트랜지스터의 수로 제한되지 않는다. 또한, 다이오드 트랜지스터(541, 542)의 기능은 다이오드 트랜지스터 대신에 다이오드를 사용하여 구현될 수도 있다.
추가로, 바이어스 회로(500)는 도 3의 제 1 및 제 2 전류 미러(310, 330)에 관해 전술한 바와 실질적으로 동일한 방법으로 구성되고 동작하는, 파워 서플라이 전압 Vdd에 접속된 제 1 및 제 2 전류 미러(510, 530)를 포함한다. 제 1 전류 미러(510)는, 제각각 바이어스 및 증폭기 트랜지스터일 수 있는 제 1 트랜지스터(511) 및 제 2 트랜지스터(512)를 포함한다. 제 1 트랜지스터(511)는 저전압 소스(예컨대, 접지)에 접속된 소스, 노드 N501에 접속된 드레인, 및 노드 N501 뿐 아니라 제 2 트랜지스터(512)의 게이트에 접속된 게이트를 포함한다. 노드 N501은 저항기 R501을 통해 전압 클램프 회로에 접속되며, 그에 따라 제 1 바이어스 전류 IBIAS1을 수신한다. 제 2 트랜지스터(512)는 저전압 소스에 접속된 소스, 파워 서플라이 전압 Vdd에 접속된 드레인, 및 제 1 트랜지스터(511)의 게이트에 접속된 게이트를 포함한다. 제 2 트랜지스터(512)가 설명의 편의를 위해 단일 트랜지스터로 간략히 도시되고 있지만, 제 2 트랜지스터(512)는 다양한 트랜지스터, 증폭기 단, 또는 제 1 트랜지스터에 의해 바이어싱되는 다른 콤포넌트(들)를 나타내도록 의도된 것임이 이해될 것이다.
제 2 전류 미러(530)는 제 3 트랜지스터(533) 및 제 4 트랜지스터(534)를 포함한다. 제 3 트랜지스터(533)는 저전압 소스에 접속된 소스, 노드 N502에 접속된 드레인, 및 노드 N502 뿐 아니라 제 4 트랜지스터(534)의 게이트에 접속된 게이트를 포함한다. 노드 N502는 저항기 R502를 통해 파워 서플라이 전압 Vdd에 접속되어, 제 2 바이어스 전류 IBIAS2를 수신한다. 제 4 트랜지스터(534)는 저전압 소스에 접속된 소스, 노드 N501에 접속된 드레인, 및 제 3 트랜지스터(533)의 게이트에 접속된 게이트를 포함한다.
전술한 바와 같이, 바이어스 회로(500)의 제 1 및 제 2 전류 미러(510, 530)는, 전술한 바와 같이, 고정 입력 전압 V1이 전압 클램프(540) 및 소스 팔로워 버퍼(550)를 포함하는 전압 클램프 회로에 의해 제공되는 것으로 도시되고 있더라도, 바이어스 회로(300)의 제 1 및 제 2 전류 미러(310, 330)와 실질적으로 동일한 방식으로 동작한다. 즉, 제 2 트랜지스터(512)의 드레인 전류 Id52는 파워 서플라이 전압 Vdd의 변화에 대해 역으로 (또한, 드레인 전류 Id51의 변화에 대해 비례하도록) 변화하여, 드레인 전류 Id52가 파워 서플라이 전압 Vdd의 변동에도 불구하고 비교적 일정하게 유지되게 한다.
예를 들어, 파워 서플라이 전압 Vdd의 증가는 제 3 트랜지스터(533)의 제 2 바이어스 전류 IBIAS2 및 드레인 전류 Id53(제 2 바이어스 전류 IBIAS2와 실질적으로 동일함)의 증가를 야기한다. 드레인 전류 Id53은 제 2 전류 미러(530)를 통해 제 4 트랜지스터(534) 내로 미러링되어 제 4 트랜지스터(554)의 드레인 전류 Id54의 증가를 야기한다. 이에 따라, 보다 많은 전류량의 제 1 바이어스 전류 IBIAS1이 제 4 트랜지스터(534)를 향해 조향되고 보다 적은 전류량의 제 1 바이어스 전류 IBIAS1이 제 1 트랜지스터(511)를 향해 조향되어, 제 1 트랜지스터(511)의 드레인 전류 Id51을 감소시킨다.
감소한 드레인 전류 Id51은 제 1 전류 미러(510)를 통해 제 2 트랜지스터(512)의 드레인 내로 미러링되어, 제 2 트랜지스터(512)의 드레인 전류 Id52를 감소시킨다. 드레인 전류 Id52의 감소량은 발생할 드레인 전류 Id52의 증가량을 사실상 약화시키거나 상쇄시키지만, 그렇지 않은 경우에는 파워 서플라이 전압 Vdd 및 제 2 트랜지스터(512)의 드레인-소스 전압 Vds의 증가에 응답하여 드레인 전류 Id52의 증가가 이루어진다. 반대로, 유사한 방식으로, 파워 서플라이 전압 Vdd가 감소하면, 궁극적으로 제 2 트랜지스터(512)의 드레인 전류 Id52가 그에 대응하여 증가함으로써, 드레인 전류 Id52의 감소량이 사실상 약화되거나 상쇄되지만, 그렇지 않은 경우에는 파워 서플라이 전압 Vdd 및 드레인-소스 전압 Vds52의 감소에 응답하여 드레인 전류 Id52의 감소가 이루어진다. 이에 따라, 드레인 전류 Id52 전류는 넓은 전압 범위에 걸쳐 유지된다.
예를 들어, 도 6은 제 2 트랜지스터(512)의 드레인 전류 Id52 및 드레인-소스 전압 Vds에 대해 I-V 특성을 도시한 그래프(600)를 포함한다. 그래프(600)는 도 5에 도시된 대표적인 실시예에 따라 제 2 트랜지스터(512)의 10㎃의 드레인 전류 Id52를 유지시키고자 하는 시도를 도시하고 있다. 제 2 트랜지스터(512)의 드레인-소스 전압 Vds가 파워 서플라이 전압 Vdd의 증가에 응답하여 대략 2.7V까지 증가할 때, 드레인 전류 Id52는 대략 10㎃에 달한다. 드레인 전류 Id52는 드레인-소스 전압 Vds가 계속해서 증가하더라도 실질적으로 그 레벨로 유지된다. 따라서, 바이어스 회로(500)는 (예컨대, 도 2의 제 2 트랜지스터(112)에 대해 도시된) 제 2 트랜지스터(512)의 다른 경사진 I-V 곡선을 보상하여, 드레인 전류 Id52가 넓은 전압 범위에 걸쳐 유지되게 한다.
제 1 내지 제 4 트랜지스터(511, 512, 533, 534), 다이오드 트랜지스터(541, 542) 및 버퍼 트랜지스터(555)는, 예컨대 GaAsFET와 같은 FET일 수 있다. 그러나, 당업자의 이해범위 내에서 MOSFET, BJT, HEMT, 부정형 HEMT, HFET, JFET, MESFET 등을 포함하는 다른 타입의 FET 및/또는 다른 타입의 트랜지스터는 본 발명의 교시 내용의 사상 및 범주로부터 벗어남이 없이 바이어스 회로(500) 내에 포함될 수 있다. 또한, 다양한 트랜지스터의 소스/드레인은, 다양한 실시예의 설계 인자에 따라 예시적인 바이어스 회로(500)의 관련 기능에 영향을 미치는 일 없이 다양한 트랜지스터의 소스/드레인이 반전될 수 있음이 이해될 것이다. 또한, 당업자에게 인지되는 바와 같이, 바이어스 회로(500)는 바이폴라 기술을 사용하여 구현될 수 있다.
전자 디바이스 내의 바이어스 회로의 예시적인 실시예는 다수의 전류 미러를 포함한다. 전류 미러는, 예컨대 파워 서플라이 전압이 동작가능한 범위 내에서 변화한다 하더라도, 드레인 전류가 실질적으로 일정하게 유지되게 한다.
본 발명의 개시내용의 관점에서, 다른 회로가 본 발명의 교시내용에 맞추어 구현될 수 있음에 유의한다. 또한, 다양한 콤포넌트, 물질, 구조 및 파라미터가 임의의 제한적인 관점이 아니라 단지 예시 및 실례로서 포함된다. 이 개시내용의 과점에서, 당업자는 첨부한 특허청구범위의 범주 내에 있는 한편, 이들 애플리케이션을 구현하는 데 필요한 콤포넌트, 물질, 구조 및 장비와 그들 자신의 애플리케이션을 결정함에 있어서 본 발명의 교시 내용을 구현할 수 있다.
도 1은 휴대용 전자 디바이스의 통상적인 바이어스 회로를 예시한 블록도,
도 2는 통상적인 바이어스 회로에서의 드레인 전류 대 전압을 예시한 그래프,
도 3은 대표적인 실시예에 따른 바이어스 회로를 예시한 블록도,
도 4는 대표적인 실시예에 따른 바이어스 회로에서의 드레인 전류 대 전압을 예시한 그래프,
도 5는 다른 대표적인 실시예에 따른 바이어스 회로를 예시한 블록도,
도 6은 대표적인 실시예에 따른 바이어스 회로에서의 드레인 전류 대 전압을 예시한 그래프이다.

Claims (20)

  1. 실질적으로 일정한 전류를 제공하는 디바이스로서,
    제 1 분량의 제 1 바이어스 전류를 수신하고 상기 제 1 분량의 제 1 바이어스 전류에 기초하여 출력 전류를 제공하되, 상기 제 1 바이어스 전류는 제 1 전압 소스로부터의 고정 전압에 기초하는 제 1 전류 미러와,
    제 2 바이어스 전류 및 제 2 분량의 제 1 바이어스 전류를 수신하되, 상기 제 2 바이어스 전류는 제 2 전압 소스로부터의 가변 전압에 기초하는 제 2 전류 미러를 포함하되,
    상기 제 2 바이어스 전류 및 상기 제 2 분량의 제 1 바이어스 전류는 상기 가변 전압의 변화에 대해 비례하여 변화(vary directly)하고, 상기 제 1 분량의 제 1 바이어스 전류는 상기 가변 전압의 변화에 대해 역으로 변화(vary inversely)하며,
    상기 출력 전류는 상기 제 1 분량의 제 1 바이어스 전류의 변화에 기초하여 실질적으로 일정하게 유지되어, 상기 제 2 전압의 변화에 의해 상기 출력 전류에 미치는 영향을 상쇄시키는
    디바이스.
  2. 제 1 항에 있어서,
    상기 제 2 전압 소스는 재충전가능한 배터리를 포함하는
    디바이스.
  3. 제 2 항에 있어서,
    상기 제 1 전압 소스는 전압 클램프 회로인
    디바이스.
  4. 제 1 항에 있어서,
    상기 제 1 전류 미러는 제 1 저항을 통해 상기 제 1 전압 소스에 접속되는 제 1 트랜지스터와, 상기 제 2 전압 소스에 접속되는 제 2 트랜지스터를 포함하되,
    상기 제 1 분량의 제 1 바이어스 전류는 상기 제 1 트랜지스터의 드레인 전류를 포함하고,
    상기 출력 전류는 상기 제 2 트랜지스터의 드레인 전류를 포함하는
    디바이스.
  5. 제 4 항에 있어서,
    상기 제 2 전류 미러는 제 2 저항을 통해 상기 제 2 전압 소스에 접속되는 제 3 트랜지스터와, 상기 제 1 저항을 통해 상기 제 1 전압 소스에 접속되는 제 4 트랜지스터를 포함하되,
    상기 제 2 분량의 제 1 바이어스 전류는 상기 제 4 트랜지스터의 드레인 전류를 포함하는
    디바이스.
  6. 제 5 항에 있어서,
    상기 가변 전압의 변화가 상기 가변 전압의 증가를 포함할 때, 상기 제 4 트랜지스터의 상기 드레인 전류가 증가하여, 상기 제 1 트랜지스터의 상기 드레인 전류를 감소시키는
    디바이스.
  7. 제 6 항에 있어서,
    상기 제 1 트랜지스터의 상기 감소된 드레인 전류는 상기 제 1 전류 미러의 상기 제 2 트랜지스터에 미러링되어, 상기 제 2 트랜지스터의 상기 드레인 전류를 실질적으로 일정하게 유지시키는
    디바이스.
  8. 제 5 항에 있어서,
    상기 가변 전압의 변화가 상기 가변 전압의 감소를 포함할 때, 상기 제 4 트랜지스터의 상기 드레인 전류가 감소하여, 상기 제 1 트랜지스터의 상기 드레인 전류가 증가하는
    디바이스.
  9. 제 8 항에 있어서,
    상기 제 1 트랜지스터의 상기 증가한 드레인 전류는 상기 제 1 전류 미러의 상기 제 2 트랜지스터에 미러링되어, 상기 제 2 트랜지스터의 상기 드레인 전류가 실질적으로 일정하게 유지되게 하는
    디바이스.
  10. 실질적으로 일정한 전류를 제공하는 디바이스로서,
    제 1 저항을 통해 제 1 바이어스 전류를 제공하는 고정 전압 소스에 접속되는 제 1 트랜지스터 및 가변 전압 소스에 접속되는 제 2 트랜지스터를 포함하되, 상기 제 1 트랜지스터의 드레인 전류가 제 1 분량의 제 1 바이어스 전류를 포함하는 제 1 전류 미러와,
    제 2 저항기를 통해 제 2 바이어스 전류를 제공하는 상기 가변 전압 소스에 접속된 제 3 트랜지스터, 및 상기 제 1 저항기를 통해 상기 고정 전압 소스에 접속되는 제 4 트랜지스터를 포함하되, 상기 제 4 트랜지스터의 드레인 전류는 제 2 분량의 제 1 바이어스 전류를 포함하는 제 2 전류 미러를 포함하되,
    상기 제 2 바이어스 전류는 상기 가변 전압 소스로부터의 가변 전압 증가에 응답하여 증가하고, 상기 제 2 전류 미러를 통해 상기 제 3 트랜지스터에 의해 상기 제 4 트랜지스터로 미러링되어 상기 제 2 분량의 제 1 바이어스 전류를 증가시키고,
    상기 제 1 분량의 제 1 바이어스 전류는 상기 증가된 제 2 분량의 제 1 바이어스 전류에 응답하여 감소하고, 상기 감소된 제 1 분량의 제 1 바이어스 전류는 상기 제 1 전류 미러를 통해 상기 제 1 트랜지스터에 의해 상기 제 2 트랜지스터로 미러링되며, 상기 미러링된 제 1 분량의 제 1 바이어스 전류는 상기 가변 전압의 증가에 의해 야기되는 상기 제 2 트랜지스터의 드레인 전류의 잠재적 증가를 보상하여 상기 실질적으로 일정한 전류를 제공하는
    디바이스.
  11. 제 10 항에 있어서,
    상기 제 2 바이어스 전류는 상기 가변 전압 소스로부터의 상기 가변 전압의 감소에 응답하여 감소하고, 상기 감소한 제 2 바이어스 전류는 상기 제 2 전류 미 러를 통해 상기 제 3 트랜지스터에 의해 상기 제 4 트랜지스터로 미러링되어 상기 제 2 분량의 제 1 바이어스 전류를 감소시키며,
    상기 제 1 분량의 제 1 바이어스 전류는 상기 감소한 제 2 분량의 제 1 바이어스 전류에 응답하여 증가하고, 상기 증가한 제 1 분량의 제 1 바이어스 전류는 상기 제 1 전류 미러를 통해 상기 제 1 트랜지스터에 의해 상기 제 2 트랜지스터로 미러링되며, 상기 미러링된 제 1 분량의 제 1 바이어스 전류는 상기 가변 전압의 감소에 의해 야기되는 상기 제 2 트랜지스터의 드레인 전류의 잠재적 감소를 보상하여 상기 실질적으로 일정한 전류를 제공하는
    디바이스.
  12. 제 10 항에 있어서,
    상기 가변 전압 소스는 배터리를 포함하고,
    상기 고정 전압 소스는 전압 조정기를 포함하는
    디바이스.
  13. 제 12 항에 있어서,
    상기 전압 조정기는,
    상기 제 1 저항기와 상기 배터리 사이에 접속된 버퍼 트랜지스터를 포함하는 버퍼 회로와,
    제 1 다이오드 트랜지스터, 제 2 다이오드 트랜지스터 및 제 3 저항기를 포함하되, 상기 제 1 다이오드 트랜지스터가 상기 제 3 저항기 및 상기 버퍼 트랜지스터의 게이트로 게이트되고 상기 제 2 다이오드 트랜지스터가 상기 제 1 다이오드 트랜지스터의 소스 및 드레인에 게이트되는
    디바이스.
  14. 제 10 항에 있어서,
    상기 제 1 및 제 2 트랜지스터는 동일한 길이 및 상이한 폭을 갖고,
    상기 제 3 및 제 4 트랜지스터는 동일한 길이 및 폭을 갖는
    디바이스.
  15. 제 1 저항기를 통해 고정 전압 소스에 접속된 드레인 및 저전압 소스에 접속된 소스를 포함하는 제 1 트랜지스터와,
    가변 전압 소스에 접속된 드레인, 상기 저전압 소스에 접속된 소스, 및 상기 제 1 트랜지스터의 게이트에 접속된 게이트를 포함하며, 제 1 전류 미러를 형성하는 제 2 트랜지스터와,
    제 2 저항기를 통해 상기 가변 전압 소스에 접속되는 드레인, 및 상기 저전 압 소스에 접속되는 소스를 포함하는 제 3 트랜지스터와,
    상기 제 1 저항기를 통해 상기 고정 전압 소스에 접속되는 드레인, 상기 저전압 소스에 접속되는 소스, 및 상기 제 3 트랜지스터의 게이트에 접속되는 게이트를 포함하며, 제 2 전류 미러를 형성하는 제 4 트랜지스터를 포함하되,
    상기 제 1 트랜지스터의 제 1 드레인 전류는 상기 제 1 트랜지스터로 조향되는 상기 제 1 저항기로부터의 소정 분량의 제 1 바이어스 전류를 포함하고,
    상기 제 2 트랜지스터의 제 2 드레인 전류가 상기 제 1 드레인 전류에 비례하도록 상기 제 1 드레인 전류가 상기 제 1 전류 미러를 통해 상기 제 2 트랜지스터로 미러링되며,
    상기 제 3 트랜지스터의 제 3 드레인 전류는 상기 2 저항기로부터의 제 2 바이어스 전류를 포함하고,
    상기 제 4 트랜지스터의 제 4 드레인 전류가 상기 제 3 드레인 전류에 비례하도록, 상기 제 3 드레인 전류가 상기 제 2 전류 미러를 통해 상기 제 4 트랜지스터로 미러링되며,
    상기 가변 전압 소스의 가변 전압의 증가는 상기 제 3 드레인 전류의 증가를 야기하여 상기 제 4 드레인 전류의 증가를 야기하고, 그로 인해 상기 제 1 트랜지스터로 조향되는 상기 소정 분량의 제 1 바이어스 전류의 감소 및 그에 따른 상기 제 1 드레인 전류의 감소를 야기하여, 상기 제 2 드레인 전류의 감소를 야기하며,
    상기 제 2 드레인 전류의 감소는 상기 가변 전압의 증가에 응답하여 발생하였을 상기 제 2 드레인 전류의 잠재적 증가를 상쇄시키고 상기 제 2 드레인 전류를 실질적으로 일정한 값으로 유지시키는
    장치.
  16. 제 15 항에 있어서,
    상기 제 4 트랜지스터의 상기 제 4 드레인 전류는 상기 제 3 트랜지스터의 상기 제 3 드레인 전류와 실질적으로 동일한
    장치.
  17. 제 15 항에 있어서,
    상기 가변 전압의 감소는 상기 제 3 드레인 전류의 감소를 야기하여 상기 제 4 드레인 전류의 감소를 야기하며, 이로 인해 상기 제 1 트랜지스터로 조향되는 상기 소정 분량의 제 1 바이어스 전류의 증가 및 그에 따른 상기 제 1 드레인 전류의 증가를 야기하여 상기 제 2 드레인 전류의 증가를 야기하며,
    상기 제 드레인 전류의 증가는 상기 가변 전압의 감소에 응답하여 발생하였을 상기 제 2 드레인 전류의 잠재적 감소를 상쇄시키고 상기 제 2 드레인 전류를 상기 실질적으로 일정한 값으로 유지시키는
    장치.
  18. 제 15 항에 있어서,
    상기 고정 전압을 제공하는 전압 클램프 회로를 더 포함하는
    장치.
  19. 제 18 항에 있어서,
    상기 전압 클램프 회로는
    제 3 저항기와,
    소스, 드레인 및 상기 제 3 저항기에 접속된 게이트를 포함하는 제 5 트랜지스터와,
    상기 저전압 소스에 접속되는 소스 및 드레인, 및 상기 제 5 트랜지스터의 소스 및 드레인에 접속되는 게이트를 포함하는 제 6 트랜지스터와,
    상기 제 1 저항기에 접속된 소스, 상기 제 3 저항기에 접속된 드레인, 및 상기 제 5 트랜지스터의 상기 게이트에 접속된 게이트를 포함하는 제 7 트랜지스터를 더 포함하는
    장치.
  20. 제 19 항에 있어서,
    상기 제 1 내지 제 7 트랜지스터 각각은 갈륨 비소 필드 효과 트랜지스터(GaAsFET)를 포함하는
    장치.
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