KR20100041830A - 피드백 신호에 기초한 동적 슬류 레이트 제어 - Google Patents

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Abstract

(ADC 와 같은) 피드백 회로 내의 능동 회로의 슬류 레이트를 향상시키는 기술이 개시된다. 일 설계에서, ADC 는 적분기, 슬류 레이트 향상 회로 및 제어 회로를 포함한다. 적분기는 입력 신호를 수신하고 출력 신호를 제공한다. 슬류 레이트 향상 회로는 ADC 내의 피드백 신호에 기초하여 적분기의 슬류 레이트를 향상시킨다. 슬류 레이트 향상 회로는 (i) 피드백 신호의 오직 특정 값 (예를 들어, 최대값 및 최소값) 에 대해서만 부스트 전류를 제공하거나, 또는 (ii) 피드백 신호의 상이한 값들에 대해 상이한 양의 부스트 전류를 제공할 수도 있다. 일 설계에서, 슬류 레이트 향상 회로는 적분기에 커플링된 적어도 하나의 부스트 회로를 포함한다. 각각의 부스트 회로는, 부스트 회로가 인에이블되는 경우 적분기의 슬류 레이트를 향상시키는 부스트 전류를 제공한다.

Description

피드백 신호에 기초한 동적 슬류 레이트 제어{DYNAMIC SLEW RATE CONTROL BASED ON A FEEDBACK SIGNAL}
35 U.S.C.§119 하의 우선권 주장
본 특허출원은, 2007 년 7 월 16 일 출원되고 발명의 명칭이 "An Integrator Circuit Dynamic Biasing Technique for Delta-Sigma ADC" 이고 본 양수인에게 양도되어 본 명세서에 참조로 명백히 포함된 가출원 제 60/950,061 호에 대해 우선권을 주장한다.
본 출원은 일반적으로 일렉트로닉스에 관한 것이며, 더 상세하게는, 예를 들어, 델타-시그마 아날로그-디지털 변환기 (ΔΣ ADC) 내의 적분기와 같은, 피드백 회로 내의 능동 회로의 슬류 레이트를 향상시키는 기술에 관한 것이다.
ΔΣ ADC 는 통상적으로 아날로그 신호를 디지털화하여 디지털 샘플을 제공하는데 이용된다. ΔΣ ADC 는 통상적으로 하나 이상의 적분기 및 하나 이상의 피드백 경로를 포함한다. 각각의 적분기는 종종, 연산 트랜스컨덕턴스 증폭기 (OTA), 커패시터 및 스위치로 구성된 스위칭-커패시터 회로로 구현된다.
고성능 ΔΣ ADC 는 종종 ΔΣ ADC 내의 적분기, 더 상세하게는 제 1 적분기에 대한 빠른 세틀링 응답을 명령한다. 많은 경우, 적분기의 세틀링 응답은 OTA 의 슬류 레이트에 의해 제한된다. 슬류 레이트는, 입력 신호에서의 큰 변화에 기인하여 출력 신호가 변할 수 있는 최대 레이트이다. 더 빠른 슬류 레이트에 의해 더 빠른 세틀링 응답이 달성될 수도 있으며, 더 빠른 슬류 레이트는 OTA 에 대한 더 높은 바이어스 전류에 의해 획득될 수도 있다. 따라서, 슬류 레이트와 전력 소모 사이에는 트레이드-오프가 존재한다. 현재의 무선 및 휴대용 일렉트로닉스 디바이스에서는 저전력 소모가 중요하기 때문에, 높은 바이어스 전류를 이용하지 않으면서 빠른 세틀링 응답을 달성하는 것이 바람직하다.
세틀링 응답을 개선하기 위해 피드백 회로 내의 능동 회로의 슬류 레이트를 향상시키는 기술이 본 명세서에 개시된다. 일 양태에서, 능동 회로의 슬류 레이트를 향상시킬 수 있는 부스트 전류를 동적으로 인가함으로써 빠른 세틀링 응답이 달성될 수도 있다. 부스트 전류의 양 및/또는 극성은 피드백 회로의 피드백 신호에 기초하여 제어될 수도 있다. 피드백 신호는, 능동 회로의 출력이 큰 포지티브 또는 네거티브 스텝을 가질 시점을 예측하는데 이용될 수도 있다. 부스트 전류는, 큰 포지티브 및 네거티브 스텝에 대해 빠른 세틀링 응답을 달성할 필요가 있는 경우에만 인가될 수도 있다. 따라서, 전력을 거의 추가하지 않으면서 양호한 성능이 획득될 수도 있다. 이 기술은 ΔΣ ADC 와 같은 다양한 피드백 회로에 이용될 수도 있다.
일 설계에서, 향상된 슬류 레이트의 ΔΣ ADC 는 아날로그 신호를 수신하여 디지털 샘플을 제공할 수도 있다. ΔΣ ADC 는 적분기, 슬류 레이트 향상 회로 및 제어 회로를 포함할 수도 있다. (ΔΣ ADC 내의 다수의 적분기 중 제 1 적분기일 수도 있는) 적분기는 입력 신호를 수신하여 출력 신호를 제공할 수도 있다. 슬류 레이트 향상 회로는 ΔΣ ADC 내의 피드백 신호에 기초하여 적분기의 슬류 레이트를 향상시킬 수도 있다. 슬류 레이트 향상 회로는 (i) 피드백 신호의 오직 특정 값에 대해서 부스트 전류를 제공할 수도 있고, 또는 (ii) 피드백 신호의 상이한 값에 대해 상이한 양의 부스트 전류를 제공할 수도 있다. 피드백 신호의 최대값은 최대 포지티브 값에 대응할 수도 있고, 피드백 신호의 최소값은 최대 네거티브 값에 대응할 수도 있다.
일 설계에서, 슬류 레이트 향상 회로는 적분기에 커플링된 적어도 하나의 부스트 회로를 포함할 수도 있다. 각각의 부스트 회로는, 그 부스트 회로가 인에이블된 경우 적분기의 슬류 레이트를 향상시키는 부스트 전류를 제공할 수도 있다. 각각의 부스트 회로는 적어도 하나의 브랜치를 포함할 수도 있다. 일 설계에서, 각각의 브랜치는, 적분기 출력과 공급 전압 사이에 직렬로 커플링된 스위치 및 저항을 포함할 수도 있다. 또 다른 설계에서, 각각의 브랜치는 스위칭 가능한 전류원을 포함할 수도 있다. 이 설계들 모두에서, 각각의 브랜치에 대한 스위치는 적분기에 대한 부스트 전류를 제공하기 위해 폐쇄될 수도 있다. 프로그램 가능한 양의 부스트 전류를 제공하기 위해 구성가능한 수의 브랜치가 선택될 수도 있다.
일 설계에서, 슬류 레이트 향상 회로는, 그 슬류 레이트 향상 회로가 인에이블되는 경우 적분기의 슬류 레이트를 향상시키는 부스트 전류의 펄스를 제공할 수도 있다. 펄스의 지속기간 및 부스트 전류의 진폭은, 일 샘플 주기에서 적분기에 의해 전송되는 전하량에 기초하여 결정될 수도 있다. 펄스의 지속기간은, 제 1 저항 및 제 1 커패시터로 구성된 RC 회로에 기초하여 결정될 수도 있다. 부스트 전류의 양은 제 2 저항에 기초하여 결정될 수도 있다. 적분기는 샘플링 커패시터에 기초하여 적분을 수행할 수도 있다. 제 1 저항은 집적 회로 (IC) 프로세스 변화량에 대해 제 2 저항을 트래킹할 수도 있고, 제 1 커패시터는 IC 프로세스 변화량에 대해 샘플링 커패시터를 트래킹할 수도 있다. 이것은, IC 프로세스 변화량에 기인하여 저항 및 커패시터에 변화량이 있는 경우에도 슬류 레이트 향상 회로가 적절한 양의 전하를 전송할 수 있게 한다.
일 설계에서, 슬류 레이트 제어 회로는 펄스 발생기 및 제어 신호 발생기를 포함한다. 펄스 발생기는 적분기에 대한 제어 신호를 수신할 수도 있고, 각각의 샘플 주기에서 일 펄스를 포함하는 제 1 신호를 발생시킬 수도 있다. 제어 신호 발생기는 ΔΣ ADC 내의 피드백 신호 및 제 1 신호에 기초하여 슬류 레이트 향상 회로에 대한 적어도 하나의 제어 신호를 발생시킬 수도 있다.
이하, 본 명세서의 다양한 양태들 및 특성을 더 상세히 기술한다.
도 1 은 무선 통신 디바이스를 도시한다.
도 2 는 2 비트 2 차 ΔΣ ADC 를 도시한다.
도 3 은 L 비트 4 차 캐스케이드된 ΔΣ ADC 를 도시한다.
도 4 는 슬류 레이트 향상이 없는 단일-단 적분기를 도시한다.
도 5 는 도 4 의 다양한 제어 신호에 대한 타이밍도이다.
도 6 은 향상된 슬류 레이트의 단일-단 적분기를 도시한다.
도 7 은 향상된 슬류 레이트의 차동 적분기를 도시한다.
도 8 은 프로그램 가능한 향상된 슬류 레이트의 차동 적분기를 도시한다.
도 9 는 슬류 레이트 제어 회로를 도시한다.
도 10 은 향상된 슬류 레이트의 ΔΣ ADC 를 동작시키는 프로세스를 도시한다.
도 11 은 슬류 레이트 향상을 달성하는 프로세스를 도시한다.
여기에 개시된 기술들은 능동 회로를 갖는 다양한 피드백 회로에 이용될 수도 있다. 능동 회로는 OTA 와 같은 증폭기를 포함하는 회로이다. 적분기는 능동 회로의 일예이다. 피드백 회로는, 피드백 회로 내에, 하나 이상의 회로의 동작을 제어하는데 이용되는 피드백 신호를 제공하는 회로이다. 이하, 명확화를 위해, 이 기술의 다양한 양태들을, 능동 회로를 갖는 피드백 회로의 일예인 ΔΣ ADC 에 대해 설명한다.
여기서 설명하는 기술은, 무선 통신, 컴퓨팅, 네트워킹, 소비자 일렉트로닉스 등과 같은 다양한 애플리케이션에 이용될 수도 있다. 또한, 이 기술은, 무선 통신 디바이스, 셀룰러 전화, 개인 휴대 정보 단말기 (PDA), 핸드헬드 디바이스, 무선 모뎀, 랩탑 컴퓨터, 코드리스 전화, 블루투스 디바이스, 브로드캐스트 수신기, 소비자 일렉트로닉스 디바이스 등과 같은 다양한 디바이스에 이용될 수도 있다. 이하, 셀룰러 전화 또는 몇몇 다른 디바이스일 수도 있는 무선 통신 디바이스에서의 ΔΣ ADC 에 대한 기술의 이용을 설명한다.
도 1 은 무선 통신 디바이스의 설계에 대한 블록도를 도시한다. 단순화를 위해, 도 1 에는 오직 수신기 부분만 도시되어 있다. 또한, 단순화를 위해, 도 1 에는 하나의 안테나에 대해 오직 하나의 수신 체인만 도시되어 있다. 일반적으로, 무선 디바이스는, 임의의 수의 안테나, 임의의 수의 주파수 대역 및 임의의 수의 무선 기술에 대해 임의의 수의 수신 체인을 포함할 수도 있다.
안테나 (110) 는 기지국에 의해 송신된 무선 주파수 (RF) 변조 신호를 수신하여, 수신된 RF 신호를 제공할 수도 있다. 저잡음 증폭기 (LNA; 112) 가 그 수신된 RF 신호를 증폭하여, 증폭된 RF 신호를 제공할 수도 있다. 필터 (114) 가 그 증폭된 RF 신호를 필터링하여, 해당하는 주파수 대역의 신호 성분들을 통과시키고, 대역외 잡음 및 원하지 않는 신호를 제거할 수도 있다. 하향변환기 (116) 가 그 필터링된 RF 신호를 로컬 오실레이터 (LO) 신호로 주파수 하향변환하여, 하향변환된 신호를 제공할 수도 있다. LO 신호의 주파수는, 선택된 주파수 채널 내의 원하는 신호가 기저대역, 기저대역 근처, 또는 중간 주파수 (IF) 로 하향변환되도록 선택될 수도 있다. 증폭기 (Amp; 118) 가 그 하향변환된 신호를 증폭하여, 원하는 신호 레벨을 갖는 신호를 제공할 수도 있다. 저역통과 필터 (120) 가 증폭기 (118) 로부터의 신호를 필터링하여, 선택된 주파수 채널 내의 원하는 신호를 전달하고, 하향변환 프로세스에 의해 발생될 수도 있는 잡음 및 원하지 않는 신호를 제거할 수도 있다.
ΔΣ ADC (130) 가 저역통과 필터 (120) 로부터의 아날로그 신호를 디지털화하여, 디지털 샘플을 데이터 프로세서 (140) 에 제공할 수도 있다. ΔΣ ADC (130) 는, 다른 타입의 ADC 보다 더 양호한 선형성, 개선된 양자화 잡음 특성 및 더 단순한 구현과 같은 특정한 이점들을 제공할 수도 있다. ΔΣ ADC (130) 는, 원하는 신호 대역폭보다 몇 배 더 큰 샘플링 레이트로 아날로그 신호의 진폭에서의 변경에 대해 연속적인 L 비트 근사를 수행함으로써 아날로그 신호의 아날로그-디지털 변환을 수행할 수 있으며, 여기서 L 은 1 이상일 수도 있다. 디지털 샘플은 원하는 신호 및 양자화 잡음을 포함할 수도 있다. ΔΣ ADC (130) 는, 그 양자화 잡음이 대역 외로 푸쉬되어 (또는 잡음 형상화되어), 더 용이하게 필터링될 수 있게 설계될 수도 있다.
데이터 프로세서 (140) 가 ΔΣ ADC (130) 로부터의 디지털 샘플을 프로세싱하여, 무선 디바이스 (100) 에 전송된 데이터를 복원할 수도 있다. 제어기/프로세서 (150) 가 무선 디바이스 (100) 에서의 동작을 제어할 수도 있다. 메모리 (152) 가 무선 디바이스 (100) 에 대한 프로그램 코드 및 데이터를 저장할 수도 있다.
도 1 은 ΔΣ ADC 를 갖는 특정한 수신기 설계를 도시한다. 또한, 수신기는 도 1 에 도시되지 않은 다른 회로 블록 및/또는 추가적 회로 블록을 포함할 수도 있다.
ΔΣ ADC 는 단일-루프 ΔΣ ADC , 캐스케이드된 (또는 MASH) ΔΣ ADC 등과 같은 다양한 설계로 구현될 수도 있다. 또한, ΔΣ ADC 는, 예를 들어, 1 차, 2 차 또는 더 높은 차수와 같은 임의의 차수로 구현될 수도 있다. ΔΣ ADC (130) 는 디지털 샘플에 하나 또는 다수의 (L) 비트의 레졸루션을 제공할 수도 있다. 일반적으로, 더 높은 차수 및/또는 더 많은 비트는 회로의 복잡성이 커지는 대신 더 양호한 성능을 제공할 수도 있다.
도 2 는, 향상된 슬류 레이트의 2 비트 2 차 ΔΣ ADC (130a) 의 설계에 대한 블록도를 도시한다. ΔΣ ADC (130a) 는 도 1 의 ΔΣ ADC (130) 에 이용될 수도 있다. ΔΣ ADC (130a) 내에서, 합산기 (212) 는 디지털-아날로그 변환기 (DAC; 230) 에 의해 출력된 아날로그 피드백 신호 (Z 로 표시됨) 를 아날로그 신호 (X 로 표시됨) 로부터 감산한다. 적분기 (220a) 는 합산기 (212) 의 출력을 적분하여, 제 1 적분기 출력 신호를 제공한다. 적분기 (220b) 는 제 1 적분기 출력 신호를 적분하여, 제 2 적분기 출력 신호를 제공한다. 이득 회로 (222a 및 222b) 는 각각 제 1 및 제 2 적분기 출력 신호를 g1 및 g2 의 이득으로 각각 스케일링한다. 이득 회로 (222c) 는 아날로그 신호를 1 의 이득으로 스케일링한다. 합산기 (224) 는 이득 회로 (222a, 222b 및 222c) 의 출력을 합산하여, 중간 신호를 제공한다. 양자화기 (226) 는 그 중간 신호를 양자화하여, 2 비트 디지털 샘플 (Y 로 표시됨) 을 제공한다. 디지털 샘플은 4 개의 가능한 2 비트 값 00, 01, 10 및 11 을 갖는다. DAC (230) 는 양자화기 (226) 로부터의 디지털 샘플을 포함하는 디지털 피드백 신호를 수신한다. DAC (230) 는 디지털 샘플을 아날로그로 변환하여, 디지털 샘플 00, 01, 10 및 11 각각에 대해 4 개의 가능한 정규화된 값 -1, -1/3, +1/3 및 +1 을 갖는 아날로그 피드백 신호를 제공한다. 정규화된 아날로그 값 -1, -1/3, +1/3 및 +1 은 각각 실제 아날로그 값 -Vref, -Vref/3, +Vref/3, +Vref 에 대응할 수도 있으며, 여기서, Vref 는 DAC (230) 의 기준 전압이다. 단순화를 위해, 다음의 설명 대부분은 실제 아날로그 값 대신 정규화된 아날로그 값을 참조한다. 어떠한 경우이든, DAC (230) 에 제공된 디지털 피드백 신호의 값들과 DAC (230) 에 의해 제공된 아날로그 피드백 신호의 값들 사이에는 일 대 일 매핑이 존재한다.
도 2 에 도시된 설계에서, 슬류 레이트 향상 회로 (250) 는 이하 설명하는 바와 같이 제 1 적분기 (220a) 에 커플링되고 적분기의 슬류 레이트를 향상시킨다. 슬류 레이트 제어 회로 (260) 는 피드백 신호를 수신하고 슬류 레이트 향상 회로 (250) 에 대한 제어 신호를 발생시킨다. 피드백 신호는, DAC (230) 에 제공된 디지털 피드백 신호일 수도 있고 (도 2 에 도시됨), DAC (230) 에 의해 제공된 아날로그 피드백 신호일 수도 있다 (도 2 에 도시되지 않음). 일반적으로, 슬류 레이트 향상은, 적분기의 세틀링 응답 및 슬류 레이트를 개선하기 위해, ΔΣ ADC (130a) 내의 임의의 적분기에 적용될 수도 있다.
도 3 은 향상된 슬류 레이트의 L 비트 4 차 캐스케이드된 ΔΣ ADC (130b) 의 설계에 대한 블록도이다. 또한, ADC (130b) 는 도 1 의 ΔΣ ADC (130) 에 이용될 수도 있다. ΔΣ ADC (130b) 는 2 개의 루프 (302a 및 302b) 를 포함하며, 각각의 루프 (302) 는 2 개의 섹션 (310), 양자화기 (326) 및 DAC (330) 를 포함한다. 각각의 섹션 (310) 은 적분기 (320) 와 직렬로 커플링된 합산기 (312) 를 포함한다.
제 1 루프 (302a) 내의 각각의 섹션 (310) 에 대해, 합산기 (312) 는 DAC (330a) 에 의해 출력된 제 1 아날로그 피드백 신호 (Z1 로 표시됨) 를 섹션 입력 신호로부터 감산한다. 적분기 (320) 는 합산기 (312) 의 출력을 적분하여, 섹션 출력 신호를 제공한다. 양자화기 (326a) 는 적분기 (326b) 로부터의 출력 신호를 양자화하여, 제 1 양자화 신호 (Q1 로 표시됨) 를 제공한다. DAC (330a) 는 제 1 양자화 신호를 아날로그로 변환하여, 제 1 아날로그 피드백 신호를 제공한다.
제 2 루프 (302b) 내의 각각의 섹션 (310) 에 대해, 합산기 (312) 는 DAC (330b) 에 의해 출력된 제 2 아날로그 피드백 신호 (Z2 로 표시됨) 를 섹션 입력 신호로부터 감산한다. 적분기 (320) 는 합산기 (312) 의 출력을 적분하여, 섹션 출력 신호를 제공한다. 양자화기 (326b) 는 적분기 (320d) 로부터의 출력 신호를 양자화하여, 제 2 양자화 신호 (Q2 로 표시됨) 를 제공한다. DAC (330b) 는 제 2 양자화 신호를 아날로그로 변환하여, 제 2 아날로그 피드백 신호를 제공한다.
회로 (340) 는 제 1 루프 (302a) 로부터의 양자화 에러를 결정하여, 제 2 루프 (302b) 에 대한 입력 신호 (X2 로 표시됨) 를 발생시킨다. 회로 (340) 내에서, 합산기 (342) 는 제 1 양자화 신호를 섹션 (310b) 으로부터의 출력 신호로부터 감산한다. 이득 회로 (344) 는 합산기 (342) 의 출력을 이득 g 로 스케일링하여, 제 2 루프 (302b) 에 대한 X2 신호를 제공한다. 잡음 소거 로직 (348) 은 루프 (302a 및 302b) 로부터 제 1 및 제 2 양자화 신호를 수신하고, 이 양자화 신호들을 프로세싱하여, L 비트 디지털 샘플을 제공하며, 여기서, L ≥ 1 이다.
도 3 에 도시된 설계에서, 슬류 레이트 향상 회로 (350) 는 제 1 적분기 (320a) 에 커플링되고, 적분기의 슬류 레이트를 향상시킨다. 슬류 레이트 제어 회로 (360) 는 제 1 양자화 신호를 피드백 신호로서 수신하여, 슬류 레이트 향상 회로 (350) 에 대한 제어 신호를 발생시킨다. 일반적으로, 슬류 레이트 향상은, 적분기의 세틀링 응답 및 슬류 레이트를 개선하기 위해, ΔΣ ADC (130b) 내의 임의의 적분기에 적용될 수도 있다.
도 2 및 도 3 은 향상된 슬류 레이트의 2 개의 예시적인 ΔΣ ADC 를 도시한다. 또한, 향상된 슬류 레이트의 ΔΣ ADC 는 다른 설계로 구현될 수도 있다. 명확화를 위해, 이 기술의 다양한 양태들을 도 2 에 도시된 2 비트 ΔΣ ADC (130a) 에 대해 설명한다.
도 2 및 도 3 의 각각의 적분기는, OTA, 커패시터 및 스위치로 구성된 스위칭-커패시터 회로로 구현될 수도 있다. 이 회로 엘리먼트들 모두는 상보적 금속 산화물 반도체 (CMOS) 로 용이하게 제조될 수도 있다.
도 4 는 단일-샘플링 스위칭-커패시터 회로로 구현된 적분기 (400) 의 설계에 대한 개략도를 도시한다. 적분기 (400) 는 도 2 및 도 3 의 적분기 각각에 대해 이용될 수도 있다. 적분기 (400) 내에서, 스위치 (412) 는, 입력 신호 Vin 을 수신하는 일단 및 노드 A 에 커플링된 타단을 갖는다. 스위치 (414) 는 노드 A 와 회로 그라운드 사이에 커플링된다. 입력 샘플링 커패시터 (420) 는 노드 A 와 노드 B 사이에 커플링된다. 스위치 (416) 는 노드 B 와 회로 그라운드 사이에 커플링된다. 스위치 (418) 는 노드 B 와 OTA (424) 의 반전 입력 사이에 커플링된다. OTA (424) 의 비반전 입력은 회로 그라운드에 커플링된다. 적분 커패시터 (422) 는 반전 입력과 OTA (424) 의 출력 사이에 커플링된다. OTA (424) 는 출력 신호 Vout 을 제공한다. 스위치 (412, 414, 416 및 418) 는 각각 제어 신호 S2d, S1d, S2 및 S1 에 의해 제어된다.
도 5 는 도 4 의 제어 신호에 대한 타이밍도를 도시한다. 도 5 의 상단은, 주파수 fsamp 를 갖고 SCLK 로 표시된 샘플링 클럭을 도시한다. 샘플링 클럭의 각각의 사이클은 2 개의 페이즈, 즉: (i) 샘플링 클럭이 로직 하이인 시간에 대응하는 페이즈 1 및 (ii) 샘플링 클럭이 로직 로우인 시간에 대응하는 페이즈 2 를 포함한다.
도 5 에 도시된 바와 같이, S1 신호는, 각각의 샘플 주기에서 페이즈 1 동안 로직 하이이고, S2 신호는 페이즈 2 동안 로직 하이이다. S1d 및 S2d 신호는 각각 S1 및 S2 신호의 확장된 (또는 지연된) 버젼이다. S1 및 S1d 신호는 S2 및 S2d 신호와 비중첩이다. S1, S1d, S2 및 S2d 신호는 주파수 fsamp 및 50% 미만의 듀티 사이클을 갖는다.
도 4 로 되돌아가서, 적분기 (400) 는 다음과 같이 동작한다. 페이즈 2 동안, 스위치 (412 및 416) 는 S2 및 S2d 신호에 대한 로직 하이에 의해 폐쇄되고, 스위치 (414 및 418) 는 S1 및 S1d 신호에 대한 로직 로우에 의해 개방되고, 커패시터 (420) 는 Vin 신호에 의해 충전된다. 페이즈 1 동안, 스위치 (414 및 418) 는 S1 및 S1d 신호에 대한 로직 하이에 의해 폐쇄되고, 스위치 (412 및 416) 는 S2 및 S2d 신호에 대한 로직 로우에 의해 개방되고, 커패시터 (420) 상의 전하는 커패시터 (422) 로 전달되어, Vout 신호를 변하게 한다. 각각의 샘플링 클럭 사이클에서, 커패시터 (420) 는 입력 신호에 의해 충전되고, 후속적으로 그 전하를 커패시터 (422) 로 전달한다.
적분기 출력의 전체 세틀링 응답은, 슬류 레이트가 제한된 세틀링 및 선형 세틀링에 의존할 수도 있다. 슬류 레이트가 제한된 세틀링은, 적분기 출력에서 큰 변경이 존재하는 경우 전체 세틀링 응답의 제 1 부분/초기 부분 동안 발생한다. 선형 세틀링은 전체 세틀링 응답 전체 동안 발생한다. 그러나, 선형 세틀링은 초기 부분 동안의 슬류 레이트가 제한된 세틀링에 비해 무시할 수도 있을 정도이며, 전체 세틀링 응답의 후기 부분에서 더 현저할 수도 있다.
전체 세틀링 응답의 초기 부분 동안 커패시터 (420) 로부터 커패시터 (422) 로 전하가 전달될 수 있는 레이트는 OTA (424) 의 슬류 레이트에 의존한다. 커패시터 (420) 의 모든 전하가 짧은 시간 내에 커패시터 (422) 로 전달될 수 있도록 빠른 슬류 레이트를 갖는 것이 바람직하다. 슬류 레이트가 충분히 빠르지 않으면, 커패시터 (422) 는 적분 페이즈의 종료시에 완전히 충전되지 않을 수도 있고, 적분기 (400) 의 출력은 적절한 값으로 세틀링되지 않을 수도 있다. 불완전한 세틀링에 기인한 커패시터 (422) (및 적분기 (400)) 의 최종값에서의 에러는 더 높은 잡음 플로어를 유발할 수도 있으며, 이것은 양자화 잡음을 현저하게 증가시키고 ΔΣ ADC 의 성능을 열화시킬 수도 있다. 더 빠른 슬류 레이트는 OTA (424) 에 대한 더 큰 바이어스 전류를 이용함으로써 획득될 수도 있다. 그러나, 더 큰 바이어스 전류를 이용하는 것은 전력 소모를 증가시킬 것이며, 이것은 무선 및 휴대용 일렉트로닉스 디바이스에 바람직하지 않다.
일 양태에서, ΔΣ ADC 내의 적분기에 대한 빠른 세틀링 응답은, OTA (424) 가 슬류 레이트 제한에 진입하지 않도록, 커패시터 (420) 로부터 커패시터 (422) 로의 전하의 전달을 가속할 수 있는 부스트 전류를 동적으로 인가함으로써 달성될 수도 있다. 부스트 전류의 양 및/또는 극성은 ΔΣ ADC 내의 피드백 신호에 기초하여 제어될 수도 있다. 피드백 신호는, 적분기의 출력이 큰 포지티브 또는 네거티브 스텝을 가질 시점을 예측하는데 이용될 수도 있다. 부스트 전류는, 큰 포지티브 및 네거티브 스텝에 대한 빠른 세틀링 응답을 달성하는데 요구되는 경우에만 인가될 수도 있다. 따라서, 전력을 거의 추가하지 않으면서 양호한 성능이 획득될 수도 있다.
도 6 은 향상된 슬류 레이트를 갖는 적분기 (402) 의 단일-단 설계의 개략도를 도시한다. 적분기 (402) 는, 전술한 도 4 에 도시된, 스위치 (412, 414, 416 및 418), 커패시터 (420 및 422) 및 OTA (424) 를 포함한다. 적분기 (402) 는 또한, 슬류 레이트 제어 신호를 수신하여 필요한 경우 부스트 전류를 제공하는 슬류 레이트 향상 회로 (450) 를 더 포함한다. 슬류 레이트 제어 신호는, 커패시터 (422) 의 최종값을 나타낼 수도 있는 피드백 신호에 기초하여 발생될 수도 있다. 피드백 신호가 커패시터 (422) 에 대한 큰 포지티브 스텝을 나타내는 경우, 슬류 레이트 향상 회로 (450) 는, 커패시터 (422) 를 충전할 때 OTA (424) 를 보조할 수 있는 포지티브 부스트 전류를 제공할 수도 있다. 반대로, 피드백 신호가 커패시터 (422) 에 대해 큰 네거티브 스텝을 나타낼 경우, 슬류 레이트 향상 회로 (450) 는, 커패시터 (422) 를 방전할 때 OTA (424) 를 보조할 수 있는 네거티브 부스트 전류를 제공할 수도 있다.
도 7 은, 각각 도 2 의 적분기 (220a), DAC (230) 및 슬류 레이트 향상 회로 (250), 또는 각각 도 3 의 적분기 (320a), DAC (330a) 및 슬류 레이트 향상 회로 (350) 에 각각 이용될 수도 있는, 적분기 (700), DAC (730) 및 슬류 레이트 향상 회로 (750) 의 다른 설계의 개략도이다. 적분기 (700) 는, Vinp 및 Vinn 으로 구성된 차동 입력 신호를 수신하여, Voutp 및 Voutn 신호로 구성된 차동 출력 신호를 제공한다. 슬류 레이트 향상 회로 (750) 는, 필요한 경우 빠른 세틀링 응답을 달성하기 위해, Voutp 및 Voutn 신호에 대해 부스트 전류를 제공한다.
적분기 (700) 내에서, 상부 경로의 스위치 (712a, 714a, 716a 및 718a) 및 커패시터 (720a 및 722a) 뿐만 아니라 하부 경로의 스위치 (712b, 714b, 716b 및 718b) 및 커패시터 (720b 및 722b) 는 각각 도 4 의 스위치 (412, 414, 416 및 418) 및 커패시터 (420 및 422) 와 유사한 방식으로 커플링된다. 스위치 (712a 및 712b) 는 각각 Vinn 및 Vinp 신호를 수신한다. 스위치 (714a 및 714b) 는 함께 노드 J 에 커플링되고, 스위치 (716a 및 716b) 는 입력 공통 모드 전압 Vicm 에 커플링된다.
DAC (730) 내에서, 스위치 (732a) 는, Vrefp 전압을 수신하는 일단 및 노드 U 에 커플링된 타단을 갖는다. 스위치 (732b) 는 Vrefn 전압을 수신하는 일단 및 노드 V 에 커플링된 타단을 갖는다. 스위치 (734) 는 노드 U 및 V 에 사이에 커플링된다. 4-레벨 DAC 에 대해, 기준 샘플링 회로 (740) 의 3 개의 카피가 노드 U 및 V 와 OTA (724) 의 반전 입력 및 비반전 입력 사이에 병렬로 커플링된다. 도 7 에는 단순화를 위해 회로 (740) 의 카피가 오직 하나 도시되어 있다. 회로 (740) 의 각각의 카피에 대해, 기준 샘플링 커패시터 (742a) 는 노드 U 와 노드 E 사이에 커플링되고, 기준 샘플링 커패시터 (742b) 는 노드 V 와 노드 F 사이에 커플링된다. 스위치 (744a 및 744b) 가 노드 E 와 F 사이에 직렬로 커플링된다. 스위치 (746a 및 748a) 가 노드 E 와 OTA (724) 의 반전 입력 및 비반전 입력 사이에 각각 커플링된다. 스위치 (746b 및 748b) 가 노드 F 와 OTA (724) 의 반전 입력 및 비반전 입력 사이에 각각 커플링된다. 스위치 (746a 및 748b)는 D1m 제어 신호에 의해 제어되고, 스위치 (746b 및 748a) 는 D2m 제어 신호에 의해 제어되며, 여기서, m 은 회로 (740) 의 카피 1, 2 및 3 에 대해 각각 1, 2 및 3 과 동일할 수도 있다. 회로 (740) 의 3 개의 카피에 대한 D1m 및 D2m 은 S2 신호 및 피드백 신호에 기초하여 발생된다. 더 상세하게는, D1m 및 D2m 신호는 피드백 신호에 기초하여 인에이블 또는 디스에이블되고, 인에이블되면, S2 신호가 활성인 시간 동안 활성이 된다.
회로 (740) 의 3 개의 카피는 Vrefp 및 Vrefn 으로 규정되는 차동 기준 전압을 샘플링하는데 이용된다. 회로 (740) 의 카피 각각에 대해, D1m 신호 또는 D2m 신호는 각각의 샘플링 주기에서 인에이블된다. D1m 신호가 인에이블되는 경우, 노드 E 는 스위치 (746a) 를 통해 OTA (724) 의 반전 입력에 커플링되고, 노드 F 는 스위치 (748b) 를 통해 OTA (724) 의 비반전 입력에 커플링된다. 반대로, D2m 신호가 인에이블되는 경우, 노드 E 는 스위치 (748a) 를 통해 OTA (724) 의 비반전 입력에 커플링되고, 노드 F 는 스위치 (746b) 를 통해 OTA (724) 의 반전 입력에 커플링된다.
피드백 신호가 +1 인 경우, 회로 (740) 의 3 개의 카피 모두에 대한 D1m 신호가 인에이블되고, 회로 (740) 의 3 개의 카피 모두의 커패시터 (742) 는 동일한 방향으로 커플링되어 3 개 단위유닛의 저장된 포지티브 전하를 제공한다. 피드백 신호가 -1 인 경우, 회로 (740) 의 3 개의 카피 모두에 대한 D2m 신호가 인에이블되고, 회로 (740) 의 3 개의 카피 모두의 커패시터 (742) 는 동일한 방향으로 커플링되어 3 개 단위유닛의 저장된 네거티브 전하를 제공한다. 피드백 신호가 +1/3 인 경우, 회로 (740) 의 2 개의 카피에 대한 D1m 신호가 인에이블되며, 회로 (740) 의 나머지 카피에 대한 D2m 신호가 인에이블되고, 회로 (740) 의 3 개의 카피의 커패시터 (742) 는 1 단위유닛의 저장된 포지티브 전하를 제공한다. 피드백 신호가 -1/3 인 경우, 회로 (740) 의 2 개의 카피에 대한 D2m 신호가 인에이블되며, 회로 (740) 의 나머지 카피에 대한 D1m 신호가 인에이블되고, 회로 (740) 의 3 개의 카피의 커패시터 (742) 는 1 단위유닛의 저장된 네거티브 전하를 제공한다.
도 7 에 도시된 설계에서, 커패시터 (720a 및 720b) 는 S2 신호에 의한 페이즈 2 동안 Vinn 및 Vinp 신호를 샘플링하고, 커패시터 (742a 및 742b) 는 S1 신호에 의한 페이즈 1 동안 Vrefp 및 Vrefn 신호를 샘플링한다. 커패시터 (720a 및 720b) 는 저장된 전하를 페이즈 1 동안 커패시터 (722a 및 722b) 에 제공하고, 커패시터 (742a 및 742b) 는 저장된 전하를 페이즈 2 동안 커패시터 (722a 및 722b) 에 제공한다. 따라서, 입력 신호 및 기준 전압은 교번하는 클럭 페이즈에서 샘플링되고, 또한, 교번하는 클럭 페이즈에서 적분된다. 입력 신호 및 기준 전압의 교번 샘플링은, (i) 입력 신호 및 DAC 피드백 신호의 개별 적분을 허용하고, (ii) 적분기 로드가 샘플링 클럭의 페이즈 1 과 페이즈 2 사이에서 밸런싱되게 한다.
도 7 에 도시된 설계에서, 슬류 레이트 향상 회로 (750) 는 포지티브 부스트 회로 (760 및 790) 및 네거티브 부스트 회로 (770 및 780) 를 포함한다. 부스트 회로 (760) 는, 포지티브 공급 전압 VDD 와 Voutp 출력 사이에 직렬로 커플링된 스위치 (762) 및 저항 (764) 을 포함한다. 부스트 회로 (770) 는, VDD 서플라이와 Voutn 출력 사이에 직렬로 커플링된 스위치 (772) 및 저항 (774) 을 포함한다. 부스트 회로 (780) 는, 네거티브 공급 전압 VSS 와 Voutp 출력 사이에 직렬로 커플링된 스위치 (782) 및 저항 (784) 을 포함한다. 부스트 회로 (790) 는, VSS 서플라이와 Voutn 출력 사이에 직렬로 커플링된 스위치 (792) 및 저항 (794) 을 포함한다. VSS 는 회로 그라운드 또는 몇몇 다른 전압일 수도 있다. 또한, 도 7 에 도시된 VDD 및 VSS 대신에 다른 전압이 이용될 수도 있다. 스위치 (762 및 792) 는 B1 제어 신호에 의해 제어되고, 스위치 (772 및 782) 는 B2 제어 신호에 의해 제어된다.
도 5 는 도 2 에 도시된 2 비트 ΔΣ ADC (130a) 에 대한 B1 및 B2 신호의 설계를 도시한다. 이 설계에서는, 피드백 신호가 +1 인 경우, 포지티브 부스트가 인가되고, 피드백 신호가 -1 인 경우, 네거티브 부스트가 인가되고, 피드백 신호가 -1/3 또는 +1/3 인 경우 부스트가 인가되지 않는다. B1 및 B2 신호는 각각, S2 신호가 인에이블되는 시점의 시작시에 짧은 주기 동안 인에이블된다.
도 7 에 도시된 설계에서는, 커패시터 (742a 및 742b) 로부터 저장된 전하가 적분되어 커패시터 (722a 및 722b) 에 전달되는 경우, 부스트 전류가 인가된다. 커패시터 (720a 및 720b) 로부터 저장된 전하가 적분되어 커패시터 (722a 및 722b) 에 전달되는 경우, 부스트 전류가 인가되지 않는다. 이 설계는, 예를 들어, 오직 피드백 신호만으로 스위치 (762, 772, 782 및 792) 의 제어 및 DAC 출력의 분리와 같은 전술한 이점을 제공할 수도 있다. 일반적으로, 커패시터 (742) 로부터의 전하를 적분하는 경우 및/또는 커패시터 (720) 로부터의 전하를 적분하는 경우, 부스트 전류가 인가될 수도 있다.
표 1 은 도 2 에 도시된 2 비트 ΔΣ ADC (130a) 에 대한 동적 슬류 레이트 제어의 설계를 도시한다. ΔΣ ADC (130a) 는, 4 개의 가능한 2 비트 값 00, 01, 10 및 11 을 갖는 디지털 샘플을 제공할 수도 있다. DAC (230) 는 디지털 샘플 00, 01, 10 및 11 각각에 대해 4 개의 가능한 정규화된 값 -1, -1/3, +1/3 및 +1 을 갖는 아날로그 피드백 신호를 제공할 수도 있다. 피드백 신호가 +1 과 동일한 경우 최대 포지티브 스텝이 발생할 수도 있고, 피드백 신호가 -1 과 동일한 경우 최대 네거티브 스텝이 발생할 수도 있다. 슬류-제한된 세틀링은 특히, 피드백 신호가 +1 또는 -1 과 동일한 경우에 발생할 것이다. 언제 부스트 전류를 제공해야 할지 및 그 부스트 전류의 극성/방향을 결정하기 위해 피드백 신호가 이용될 수도 있다.
도 7 및 표 1 에 나타낸 설계에서, 피드백 신호가 +1 인 경우, 도 5 에 도시된 바와 같이 B1 신호가 인에이블되고, 스위치 (762 및 792) 는 폐쇄된다. VDD 서플라이에 의해 Voutp 신호에 대한 스위치 (762) 및 저항 (764) 을 통해 포지티브 부스트 전류가 제공된다. 또한, VSS 서플라이에 의해 Voutn 신호에 대한 스위치 (792) 및 저항 (794) 을 통해 포지티브 부스트 전류가 제공된다. 피드백 신호가 -1 인 경우, 도 5 에 도시된 바와 같이 B2 신호가 인에이블되고, 스위치 (772 및 782) 가 폐쇄된다. VDD 서플라이에 의해 Voutn 신호에 대한 스위치 (772) 및 저항 (774) 을 통해 네거티브 부스트 전류가 제공된다. 또한, VSS 서플라이에 의해 Voutp 신호에 대한 스위치 (782) 및 저항 (784) 을 통해 네거티브 부스트 전류가 제공된다. 피드백 신호가 -1/3 또는 +1/3 인 경우, 도 5 에 도시된 바와 같이 B1 및 B2 신호 모두는 디스에이블되고, 스위치 (762, 772, 782 및 792) 는 개방된다.
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도 8 은, 도 2 의 적분기 (220a), DAC (230) 및 슬류 레이트 향상 회로 (250) 각각 또는 도 3 의 적분기 (320a), DAC (330a) 및 슬류 레이트 향상 회로 (350) 각각에 이용될 수도 있는, 적분기 (800), DAC (830) 및 프로그램 가능한 슬류 레이트 향상 회로 (850) 의 다른 설계에 대한 개략도를 도시한다. 적분기 (800) 및 DAC (830) 는, 도 7 의 적분기 (700) 및 DAC (730) 내의 회로 엘리먼트 (712a 내지 748b) 와 동일한 방식으로 커플링된 회로 엘리먼트 (812a 내지 848b) 를 포함한다. 슬류 레이트 향상 회로 (850) 는, 필요한 경우 빠른 세틀링 응답을 달성하기 위해 Voutn 및 Voutp 신호에 대한 프로그램 가능한 부스트 전류를 제공할 수 있다.
도 8 에 도시된 설계에서, 부스트 회로 (850) 는 포지티브 부스트 회로 (860 및 890) 및 네거티브 부스트 회로 (870 및 880) 를 포함한다. 부스트 회로 (860) 는 K 개의 저항 (864a 내지 864k) 과 각각 직렬로 커플링된 K 개의 스위치 (862a 내지 862k) 를 포함한다. 스위치 (862) 와 저항 (864) 의 직렬 조합 각각은 VDD 서플라이와 Voutp 출력 사이에 커플링된다. 부스트 회로 (870) 는 K 개의 저항 (874a 내지 874k) 과 각각 직렬로 커플링된 K 개의 스위치 (872a 내지 872k) 를 포함한다. 스위치 (872) 와 저항 (874) 의 직렬 조합 각각은 VDD 서플라이와 Voutn 출력 사이에 커플링된다. 부스트 회로 (880) 는 K 개의 저항 (884a 내지 884k) 과 각각 직렬로 커플링된 K 개의 스위치 (882a 내지 882k) 를 포함한다. 스위치 (882) 와 저항 (884) 의 직렬 조합 각각은 VSS 서플라이와 Voutp 출력 사이에 커플링된다. 부스트 회로 (890) 는 K 개의 저항 (894a 내지 894k) 과 각각 직렬로 커플링된 K 개의 스위치 (892a 내지 892k) 를 포함한다. 스위치 (892) 와 저항 (894) 의 직렬 조합 각각은 VSS 서플라이와 Voutn 출력 사이에 커플링된다. 일반적으로, K 는 임의의 정수값일 수도 있고, 부스트 회로 (860 내지 890) 각각에 대해 임의의 수의 저항 브랜치가 이용될 수도 있다. 더 큰 K 값은 프로그래밍된 부스트 전류에 대해 더 큰 레졸루션을 제공할 수도 있다.
스위치 (862a 내지 862k) 및 스위치 (892a 내지 892k) 는 각각 B1a 내지 B1k 제어 신호에 의해 제어된다. 스위치 (872a 내지 872k) 및 스위치 (882a 내지 882k) 는 각각 B2a 내지 B2k 제어 신호에 의해 제어된다. 피드백 신호가 +1 인 경우, 상이한 수의 B1 신호를 인에이블시킴으로써 상이한 양의 포지티브 부스트 전류가 획득될 수도 있다. 피드백 신호가 -1 인 경우, 상이한 수의 B2 신호를 인에이블시킴으로써 상이한 양의 네거티브 부스트 전류가 획득될 수도 있다. 예를 들어, 오직 B1a 신호만을 인에이블시킴으로써 최소량의 포지티브 부스트 전류가 획득될 수도 있고, K 개의 B1a 내지 B1k 신호 모두를 인에이블시킴으로써 최대량의 포지티브 부스트 전류가 획득될 수도 있다.
도 8 에 도시된 설계는, 프로그램 가능한 양의 부스트 전류가 슬류 레이트 향상에 적용되는 것을 허용한다. 프로그램 가능한 양의 부스트 전류는 다양한 시나리오에 이점이 있을 수도 있다. 일 설계에서, 상이한 기준 전압에 대해 원하는 양의 부스트 전류를 획득하기 위해 프로그래머빌러티 특성이 이용될 수도 있다. 또 다른 설계에서는, 상이한 샘플링 레이트를 가질 수도 있는 상이한 동작 모드에 대해 상이한 양의 부스트 전류를 획득하기 위해 프로그래머빌러티 특성이 이용될 수도 있다. 예를 들어, 무선 디바이스는, 광대역 신호에 의한 WCDMA 모드 또는 협대역 신호에 의한 GSM 모드에서 동작할 수도 있다. 더 높은 샘플링 레이트를 가져서 더 짧은 세틀링 시간을 요구할 수도 있는 WCDMA 모드에 대해 더 많은 부스트 전류가 이용될 수도 있다. 더 낮은 샘플링 레이트를 가져서 더 긴 세틀링 시간을 용인할 수도 있는 GSM 모드에 대해서는 더 적은 부스트 전류가 이용될 수도 있고, 또는 부스트 전류가 이용되지 않을 수도 있다. 또 다른 설계에서는, 양이한 수의 양자화 레벨을 지원하기 위해 프로그래머빌러티 특성이 이용될 수도 있다. 예를 들어, 상대적 출력값 -5, -3, -1, +1, +3 및 +5 를 갖는 6-레벨 ΔΣ 변조기에 있어서, -5 및 +5 레벨에 대해 최대 부스트가 인가될 수도 있고, -3 및 +3 레벨에 대해 최대 부스트의 1/2 이 인가될 수도 있고, -1 및 +1 레벨에 대해 부스터가 인가되지 않을 수도 있다. 또한, 프로그램 가능한 양의 부스트 전류는 다른 시나리오에 대해 이용될 수도 있다.
도 9 는 도 2 의 슬류 레이트 제어 회로 (260) 의 설계에 대한 블록도를 도시한다. 회로 (260) 는 펄스 발생기 (910) 및 제어 신호 발생기 (930) 를 포함한다. 펄스 발생기 (910) 는 ΔΣ ADC (130a) 에 대한 C2 제어 신호를 수신하여, 각각의 샘플링 주기에서 펄스를 제공한다. 펄스 발생기 (910) 내에서, RC 회로 (920) 는 C2 신호를 수신하여, 지연된 C2 신호를 제공한다. RC 회로 (920) 는, Rdelay 값을 갖는 저항 (922) 및 Cdelay 값을 갖는 커패시터 (924) 를 포함한다. 인버터 (926) 는 RC 회로 (920) 로부터의 지연된 C2 신호를 반전하여, 반전된 C2 신호를 제공한다. AND 게이트 (928) 는 C2 신호 및 반전된 C2 신호를 수신하여, 각각의 샘플링 주기에서 펄스를 포함하는 제 1 신호를 제공한다. 각각의 펄스의 폭은 Rdelay 및 Cdelay 값에 의해 결정된다.
제어 신호 발생기 (930) 내에서, 검출기 (932) 는 피드백 신호를 수신하고, +1 에 대해 검출하고, +1 이 검출된 경우에는 언제나 로직 하이 출력을 제공한다. AND 게이트 (934) 는 펄스 발생기 (910) 로부터의 제 1 신호 및 검출기 (932) 의 출력을 수신하고, B1 제어 신호를 발생시킨다. B1 신호는, +1 이 검출된 경우에는 언제나 인에이블되고, 펄스 발생기 (910) 로부터의 제 1 신호에 의해 결정된 펄스 지속기간을 갖는다. 유사하게, 검출기 (936) 는 피드백 신호를 수신하고, -1 에 대해 검출하고, -1 이 검출된 경우에는 언제나 로직 하이 출력을 제공한다. AND 게이트 (938) 는 펄스 발생기 (910) 로부터의 제 1 신호 및 검출기 (936) 의 출력을 수신하고, B2 제어 신호를 발생시킨다. B2 신호는, -1 이 검출된 경우에는 언제나 인에이블되고, 펄스 발생기 (910) 로부터의 제 1 신호에 의해 결정된 펄스 지속기간을 갖는다.
도 9 는 슬류 레이트 제어 회로 (260) 의 특정 설계를 도시한다. 슬류 레이트 향상 회로에 대한 슬류 레이트 제어 신호는 또한 다른 방식으로 발생될 수도 있다. 예를 들어, 또 다른 설계에서, RC 회로 (920) 는 직렬로 커플링된 다수의 인버터로 대체될 수도 있다. 인버터의 수는 고정적일 수도 있고 또는 프로그램가능할 수도 있다.
일 설계에서, 슬류 레이트 향상은, 샘플링 커패시터 (예를 들어, 도 7 의 커패시터 (742a 및 742b) 로부터 적분 커패시터 (예를 들어, 도 7 의 커패시터 (722a 및 722b) 로 전하를 전달하기에 충분한 시간 동안에만 인에이블이고, 나머지 시간 동안은 디스에이블이다. 슬류 레이트 향상은, 필요한 경우 양호하게 제어된 전류 펄스를 소싱 또는 싱킹함으로써 달성된다. 전류 펄스의 양 및 방향은 디지털로 동적으로 제어될 수도 있다. 전류 펄스는, DAC 피드백 경로로부터 큰 슬류 이벤트가 존재하는 경우에만 턴온될 수도 있다. 전류 펄스의 미리 결정된 짧은 지속기간 이후, 적분기는 전류 부스팅이 발생하지 않은 것처럼 통상의 방식으로 동작한다. 따라서, 선형 세틀링, 대역폭 및 잡음 성능은 슬류 레이트 향상 회로에 의해 영향받지 않는다. 또한, 슬류 레이트 향상 회로로부터 어떠한 과도한 정지 전류 (quiescent current) 도 유도되지 않는다.
도 7 에 도시된 설계에 있어서, 부스트 회로 (760 내지 790) 각각은, 적용가능한 B1 또는 B2 신호에 의해 인에이블되는 경우 전류 펄스를 제공한다. 전류 펄스의 폭 및 진폭은 샘플링 커패시터 (742) 로부터 적분 커패시터 (722) 로 전달되는 전하량에 기초하여 결정될 수도 있다. 1 샘플 주기에 전달되는 전하량은:
Figure pct00002
식 (1)
로서 표현될 수도 있고, 여기서, Ibias 는 OTA (724) 에 대한 정적 바이어스 전류이고,
Iboost 는 슬류 레이트 향상 회로 (750) 에 의해 제공된 부스트 전류이고,
tboost 는 Iboost 가 OTA (724) 에 인가된 시간 지속기간이고,
Csamp 는 샘플링 커패시터 (742a 또는 742b) 의 커패시턴스이고,
Vref 는 DAC 기준 전압이고,
ΔQ 는 tboost 의 지속기간 동안 인가된 Ibias 및 Iboost 로부터 얻어진 전하량이다.
기준 전압은:
Figure pct00003
식 (2)
로서 표현될 수도 있다.
평균 차동 부스트 전류는:
Figure pct00004
식 (3)
로서 표현될 수도 있으며, 여기서, Vodm 은 출력 차동 모드 전압이다. 식 (3) 에 나타낸 바와 같이, 부스트 전류의 양은 슬류 레이트 향상 회로 (750) 내의 저항 (764, 774, 784 또는 794) 의 값 R 에 반비례한다. 예를 들어, 저항값 R 이 600 옴에서 300 으로 감소되면, 부스트 전류의 양은 2 배가 될 수도 있다.
일예로, 슬류 레이트 향상은 도 2 의 ΔΣ ADC (130a) 내의 적분기 (220a) 에 이용될 수도 있다. 1 나노초 (ns) 의 부스트 펄스폭은 원하는 전체 세틀링 응답에 기초하여 선택될 수도 있다. 적분기 (220a) 는 Vref = 1.2 볼트 (V), Csamp = 2.1 피코-패럿 (pF), Ibias = 0.625 마이크로-암페어 (㎂) 로 설계될 수도 있다. 식 (1) 로부터, 원하는 양의 부스트 전류는:
Figure pct00005
식 (4)
로서 주어질 수도 있다.
VDD = 2.1 V 이고, 출력 차동 전압이 Vodm = 0.5 V 이면, 각각의 부스트 회로에서의 저항값 R 은:
Figure pct00006
식 (5)
로서 주어질 수도 있다.
저항 (764, 774, 784 및 794) 은 447 옴으로 설정되어, 일 샘플 주기에, 샘플링 커패시터 (742a 및 742b) 로부터 적분 커패시터 (722a 및 722b) 로 2.52 피코-쿨롱 (pC) 의 전하를 각각 전달할 수 있는 부스트 전류를 획득할 수도 있다. 부스트 전류의 양은 저항 (764, 774, 784 및 794) 의 값을 변화시킴으로써 조정될 수도 있다. 저항 (764 및 774) 은 저항 (784 및 794) 과 동일한 값을 가질 수도 있고, 이 저항들은 적분기 및 슬류 레이트 향상 회로에 이용된 다양한 전압에 따라 상이한 값들을 가질 수도 있다.
부스트 전류 펄스의 지속기간은, Rdelay 의 저항값 및 Cdelay 의 커패시터 값을 갖는, 도 9 의 RC 회로 (920) 에 의해 제어될 수도 있다. 전류 펄스의 지속기간은:
Figure pct00007
식 (6)
으로 표현될 수도 있다.
B1 및 B2 신호에 대한 펄스를 발생시키기 위한 RC 회로 (920) 의 이용은 (i) RC 회로 내의 커패시터 (924) 가 적분기 (700) 내의 커패시터 (742a 및 742b) 의 변화량을 트래킹하게 하고, (ii) RC 회로 내의 저항 (922) 이 슬류 레이트 향상 회로 (750) 내의 저항 (764, 774, 784 또는 794) 의 변화량을 트래킹하게 할 수도 있다. 저항 및 커패시터의 값들은 IC 프로세스, 온도 등에서의 변화량에 기인하여 변할 수도 있다. B1 및 B2 신호에 대한 펄스의 지속기간은 저항 및 커패시터의 값들에서의 변화량을 설명하기 위해 자동으로 변경될 수도 있다. 이것은, 커패시터와 저항이 매칭하는 것으로 가정하면, 저항 및 커패시터의 값에서의 변화량과 함께 적정량의 전하 ΔQ 가 전달될 수 있게 할 수도 있다.
RC 회로 (920) 를 이용하여 트래킹하는 커패시터 및 저항은, 저항 및 커패시터의 변화량을 통해 전하가 일정하게 유지되는 것을 보장할 수도 있다. 예를 들어, 펄스 지속기간은 더 큰 저항값에 대해 연장될 수도 있어서, 부스트 전류의 양을 감소시켜, 샘플링 커패시터로부터 적분 커패시터로 전하를 전달하기 위해 더 많은 시간을 요구할 수도 있다. 또한, 펄스 지속기간은 더 큰 커패시터 값에 대해 연장될 수도 있어서, 전달할 전하량을 증가시켜, 전하 전달을 위해 더 많은 시간을 요구할 수도 있다. 예를 들어, 저항 (764, 774, 784 및 794) 의 값 R 이 IC 프로세스 변화량에 기인하여 10% 만큼 증가하면, 부스트 전류 Iboost 는 10% 만큼 감소될 수도 있다. 그러나, RC 회로 (920) 내의 저항 (922) 의 값 Rdelay 또한 10% 만큼 증가할 것이고, 부스트 펄스 지속기간 tboost 는 10% 만큼 증가할 것이다. 따라서, 슬류 레이트 향상 회로 (750) 에 의해 제공된 총 전하 Qboost = Iboost·tboost 는 저항값이 10% 만큼 증가한 경우에도 일정하게 유지될 것이다.
IC 프로세스 변화량에 대해 트래킹하기 위해, RC 회로 (920) 내의 저항 (922) 및 슬류 레이트 향상 회로 (750) 내의 저항 (764, 774, 784 또는 794) 은 동일한 타입이어야 한다. 이 저항들은, 베이스-확산된 저항, 에미터-확산된 저항, 이온-주입된 저항, 핀치 저항, 에피택셜 저항, 핀치된 에피택셜 저항, 박막 저항 또는 몇몇 다른 타입의 저항일 수도 있다. 유사하게, RC 회로 (920) 내의 커패시터 (924) 및 적분기 (700) 내의 샘플링 커패시터 (742a 및 742b) 또한 동일한 타입이어야 한다. 이 커패시터들은 리버스 바이어스 하의 pn 접합 및 MOS 커패시터 구조로 구현될 수도 있다. 커패시터 (720a, 720b, 722a, 722b, 742a 및 742b) 또한 IC 프로세스 및 온도 변화량에 대해 서로 트래킹할 것이다.
전술한 설명에서, 슬류 레이트 향상은 ΔΣ ADC 내의 제 1 적분기에 적용된다. 후속 적분기의 비선형 세틀링 에러는, 입력이 참조될 때 제 1 적분기 이득에 의해 분할되어 제 1 적분기보다 신호대 잡음 플러스 왜곡 비율 (SNDR) 에 더 적은 영향을 주기 때문에, 고속 세틀링 응답은 제 1 적분기에서 더 중요할 수도 있다. 슬류 레이트 향상은 전력 소모 및 추가 회로에서의 매우 적은 비용으로 제 1 적분기에 대한 고속 세틀링 응답을 제공할 수도 있다. 또한, 슬류 레이트 향상은 ΔΣ ADC 내의 임의의 나머지 적분기에 적용되어 성능을 개선할 수도 있다.
명확화를 위해, 2 비트 ΔΣ ADC 로부터의 +1 및 -1 의 피드백 값에 대한 슬류 레이트 향상을 전술하였다. 일반적으로, 슬류 레이트 향상은 임의의 수의 출력 비트, 예를 들어, 1 비트 출력, 2 비트 출력, 3 비트 출력 등을 갖는 ΔΣ ADC 에 적용될 수도 있다. 또한, 슬류 레이트 향상은 가능한 출력값의 전부 또는 서브세트에 적용될 수도 있다. 일 설계에서는, 전술한 바와 같이 슬류 레이트 향상이 오직 최대 및 최소 출력값에만 적용될 수도 있다. 또 다른 설계에서는, 슬류 레이트 향상이 2 비트 이상의 출력을 갖는 ΔΣ ADC 에 대한 추가적 출력값에 적용될 수도 있다. 동일한 양의 부스트 전류가 각각의 출력값에 적용될 수도 있다. 대안적으로, 상이한 양의 부스트 전류가 상이한 출력값에 적용될 수도 있다. 예를 들어, +1 및 -1 의 출력값에 대해서는 더 많은 부스트 전류가 적용될 수도 있고, +1/3 및 -1/3 의 출력값에 대해서는 더 적은 부스트 전류가 적용될 수도 있다.
전술한 바와 같이, 적분기의 전체 세틀링 응답은 슬류 레이트 제한된 세틀링 및 선형 세틀링에 의존할 수도 있다. 고주파수에서 동작하는 경우, 슬류 레이트 제한된 세틀링 시간은 큰 포지티브 및 네거티브 스텝에 대한 전체 세틀링 시간의 50% 보다 클 수도 있고, 따라서, 적분기의 성능에 큰 영향을 줄 수도 있다. -1 또는 +1 의 DAC 피드백 값에 대한 적분기의 슬류 레이트 제한 세틀링 시간을 감소시키기 위해 슬류 레이트 향상이 인에이블될 수도 있다. -1/3 또는 +1/3 의 DAC 피드백 값에 있어서, 적분기의 슬류 레이트 제한된 세틀링 시간은 무시할 수도 있고, 따라서, 슬류 레이트 향상은 디스에이블될 수도 있다.
도 10 은 향상된 슬류 레이트의 ΔΣ ADC 를 동작시키는 프로세스 (1000) 의 설계를 도시한다. 아날로그 신호는 ΔΣ ADC 로 디지털화되어 디지털 샘플을 획득할 수도 있다 (블록 1012). ΔΣ ADC 내의 적분기의 슬류 레이트는 ΔΣ ADC 내의 피드백 신호에 기초하여 향상될 수도 있다 (블록 1014).
도 11 은 도 10 의 블록 1014 에서 슬류 레이트 향상을 달성하는 프로세스에 대한 설계를 도시한다. 피드백 신호 내의 최대값이 검출될 수도 있다 (블록 1112). 최대값이 검출된 경우 포지티브 부스트 전류의 펄스가 적분기에 제공될 수도 있다 (블록 1114). 피드백 신호 내의 최소값이 검출될 수도 있다 (블록 1116). 최소값이 검출된 경우 네거티브 부스트 전류의 펄스가 적분기에 제공될 수도 있다 (블록 1118). 포지티브 및 네거티브 부스트 전류가 제 1 및 제 2 저항에 기초하여 각각 발생될 수도 있다 (블록 1120). 부스트 전류에 대한 펄스는, IC 프로세스 변화량에 대해 제 1 및 제 2 저항을 트래킹하는 제 3 저항에 기초하여 결정된 지속기간을 갖도록 발생될 수도 있다 (블록 1122). 또한, 펄스들은, IC 프로세스 변화량에 대해 적분기 내의 샘플링 커패시터를 트래킹하는 커패시터에 기초하여 결정된 지속기간을 갖도록 발생될 수도 있다 (블록 1124).
일 설계에서, 프로그램가능한 양의 부스트 전류는 적분기의 슬류 레이트를 향상시키도록 발생될 수도 있다. 프로그램가능한 양의 부스트 전류는, 적분기에 이용된 기준 전압, ΔΣ ADC 의 동작 모드, 아날로그 신호의 대역폭, ΔΣ ADC 의 샘플링 레이트, 출력 비트 또는 레벨의 수 및/또는 몇몇 다른 팩터에 기초하여 결정될 수도 있다.
여기서 설명하는 기술은 다양한 이점을 제공할 수도 있다. 첫째로, 슬류 레이트 향상은 적분기가 빠른 세틀링 시간을 달성하면서 더 작은 바이어스 전류로 동작하게 할 수도 있다. 슬류 레이트 향상에 의해, 적분기의 세틀링 시간은 슬류 레이트에 의해 더 이상 제한되지 않을 수도 있고, 적분기에 대한 정지 바이어스 전류는 전체 성능을 열화시키지 않으면서 현저하게 감소될 수도 있다. 둘째로, 슬류 레이트 향상이 턴오프된 경우, 적분기는 슬류 레이트 향상 회로가 추가되지 않은 것처럼 동작할 수도 있다. 대역폭, 잡음 및 과도한 정지 전류 소모에 대한 영향은 무시될 수도 있고, 또는 영향이 없을 수도 있다. 세째로, 슬류 레이트 향상은 비교적 단순한 회로로 달성될 수도 있으며, 이 단순한 회로는 적은 회로 컴포넌트 및 작은 실리콘 영역으로 구현될 수도 있다.
여기서 설명한 기술들은, IC, 아날로그 IC, RF IC (RFIC), 혼합 신호 IC, 주문형 집적 회로 (ASIC), 인쇄 회로 기판 (PCB), 전자 디바이스 등 상에 구현될 수도 있다. 여기서 설명한 회로들은, CMOS, N-채널 MOS (NMOS), P-채널 MOS (PMOS), 바이폴라 정션 트랜지스터 (BJT), 바이폴라-CMOS (BiCMOS), 실리콘 게르마늄 (SiGe), 갈륨 비소 (GaAs) 등과 같은 다양한 IC 프로세스 기술로 제조될 수도 있다.
여기서 설명하는 기술들을 구현하는 장치는 독립형 디바이스일 수도 있고, 더 큰 디바이스의 일부일 수도 있다. 디바이스는, (i) 독립형 IC, (ii) 데이터 및/또는 명령들을 저장하는 메모리 IC 를 포함할 수도 있는 하나 이상의 IC 의 세트, (iii) RF 수신기 (RFR) 또는 RF 송신기/수신기 (RTR) 와 같은 RFIC, (iv) 이동국 모뎀 (MSM) 과 같은 ASIC, (v) 다른 디바이스 내에 임베딩될 수도 있는 모듈, (vi) 수신기, 셀룰러 폰, 무선 디바이스, 핸드셋 또는 이동 유닛, (vii) 기타 등등일 수도 있다.
하나 이상의 예시적인 설계에서, 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수도 있다. 소프트웨어로 구현되면, 기능들은 컴퓨터-판독가능 매체 상에서 하나 이상의 명령들 또는 코드로 저장될 수도 있고 이를 통해 송신될 수도 있다. 컴퓨터-판독가능 매체는 컴퓨터 저장 매체, 및 하나의 장소로부터 다른 장소로 컴퓨터 프로그램의 이송을 용이하게 하는 임의의 매체를 포함하는 통신 매체 모두를 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 가용 매체일 수도 있다. 한정이 아닌 예시로서, 이러한 컴퓨터-판독가능 매체는 RAM, ROM, EEPROM, CD-ROM 또는 기타 광학 디스크 저장 매체, 자기 디스크 저장 매체 또는 기타 자기 저장 디바이스, 또는 원하는 프로그램 코드를 컴퓨터에 의해 액세스가능한 명령들 또는 데이터 구조들의 형태로 반송하거나 저장하는데 이용될 수 있는 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 접속이 컴퓨터-판독가능 매체로 적절하게 지칭된다. 예를 들어, 동축 케이블, 광섬유 케이블, 트위스트 쌍, 디지털 가입자 라인 (DSL), 또는 적외선, 무선 및 전자파와 같은 무선 기술을 이용하여 소프트웨어가 웹사이트, 서버 또는 기타 원격 소스로부터 송신되면, 그 동축 케이블, 광섬유 케이블, 트위스트 상, DSL, 또는 적외선, 무선 및 전자파와 같은 무선 기술이 매체의 정의에 포함된다. 여기서 사용되는 바와 같이, 디스크 (Disk 및 disc) 는 컴팩트 디스크 (CD), 레이져 디스크, 광 디스크, DVD, 플로피 디스크 및 통상적으로 데이터를 자기적으로 재생성하는 블루 레이 디스크를 포함하며, 디스크는 레이져를 이용하여 데이터를 광학적으로 재생성한다. 또한, 전술한 매체들의 조합이 컴퓨터-판독가능 매체의 범주 내에 포함될 것이다.
개시되어 있는 실시형태들에 대한 이전의 설명은 당업자로 하여금 본 발명을 제조 또는 이용할 수 있도록 제공된다. 당업자는 이들 실시형태에 대한 다양한 변형들을 명백히 알 수 있으며, 여기에서 정의된 일반적인 원리들은 본 발명의 사상 또는 범위를 벗어나지 않고도 다른 실시형태들에 적용될 수도 있다. 따라서, 본 발명은 여기에서 설명된 실시형태들에 제한되는 것이 아니라, 여기에서 개시된 원리 및 신규한 특징들과 부합하는 최광의 범위를 부여하려는 것이다.

Claims (33)

  1. 아날로그 신호를 수신하고 디지털 샘플을 제공하도록 동작하는 델타-시그마 아날로그-디지털 변환기 (ΔΣ ADC) 를 포함하며,
    상기 ΔΣ ADC 는,
    입력 신호를 수신하고 출력 신호를 제공하도록 동작하는 적분기; 및
    상기 적분기에 커플링되며, 상기 ΔΣ ADC 에 있어서의 피드백 신호에 기초하여 상기 적분기의 슬류 레이트를 향상시키도록 동작하는 슬류 레이트 향상 회로를 포함하는, 장치.
  2. 제 1 항에 있어서,
    상기 슬류 레이트 향상 회로는,
    상기 적분기의 제 1 출력에 커플링되며, 인에이블되는 경우 포지티브 부스트 전류를 제공하도록 동작하는 제 1 부스트 회로; 및
    상기 적분기의 상기 제 1 출력에 커플링되며, 인에이블되는 경우 네거티브 부스트 전류를 제공하도록 동작하는 제 2 부스트 회로를 포함하는, 장치.
  3. 제 2 항에 있어서,
    상기 슬류 레이트 향상 회로는,
    상기 적분기의 제 2 출력에 커플링되며, 인에이블되는 경우 포지티브 부스트 전류를 제공하도록 동작하는 제 3 부스트 회로; 및
    상기 적분기의 상기 제 2 출력에 커플링되며, 인에이블되는 경우 네거티브 부스트 전류를 제공하도록 동작하는 제 4 부스트 회로를 더 포함하며,
    상기 제 1 출력과 상기 제 2 출력은 상기 적분기의 차동 출력을 형성하는, 장치.
  4. 제 1 항에 있어서,
    상기 슬류 레이트 향상 회로는 상기 적분기에 커플링된 적어도 하나의 부스트 회로를 포함하고,
    상기 부스트 회로 각각은 인에이블되는 경우, 상기 적분기의 슬류 레이트를 향상시키기 위해 부스트 전류를 제공하도록 동작하는, 장치.
  5. 제 4 항에 있어서,
    상기 부스트 회로 각각은, 상기 적분기의 출력과 서플라이 전압 사이에 직렬로 커플링되는 저항 및 스위치를 포함하고,
    상기 부스트 전류를 제공하기 위해 상기 스위치가 폐쇄되는, 장치.
  6. 제 4 항에 있어서,
    상기 부스트 회로 각각은, 다중 세트의 저항 및 스위치를 포함하고,
    상기 세트 각각은, 상기 적분기의 출력과 서플라이 전압 사이에 직렬로 커플링되는 저항 및 스위치를 포함하고, 상기 부스트 전류를 제공하기 위해 프로그램가능한 수의 스위치가 폐쇄되는, 장치.
  7. 제 6 항에 있어서,
    상기 부스트 회로 각각에 대해 폐쇄되는 스위치의 수는, 상기 적분기에 이용된 기준 전압, 상기 ΔΣ ADC 의 동작 모드, 상기 아날로그 신호의 대역폭 및 상기 ΔΣ ADC 의 샘플링 레이트 중 적어도 하나에 기초하여 결정되는, 장치.
  8. 제 1 항에 있어서,
    상기 슬류 레이트 향상 회로는 인에이블되는 경우, 상기 적분기의 슬류 레이트를 향상시키기 위해 부스트 전류의 펄스를 제공하는, 장치.
  9. 제 8 항에 있어서,
    상기 펄스의 지속기간은 제 1 저항을 포함하는 RC 회로에 기초하여 결정되고, 상기 부스트 전류의 양은 상기 슬류 레이트 향상 회로 내의 제 2 저항에 기초하여 결정되고, 상기 제 1 저항은 집적 회로 (IC) 프로세스 변화량에 대해 상기 제 2 저항을 트래킹하는, 장치.
  10. 제 8 항에 있어서,
    상기 펄스의 지속기간은, 제 1 커패시터를 포함하는 RC 회로에 기초하여 결정되고, 상기 적분기는 샘플링 커패시터에 기초하여 적분을 수행하고, 상기 제 1 커패시터는 집적 회로 (IC) 프로세스 변화량에 대해 상기 샘플링 커패시터를 트래킹하는, 장치.
  11. 제 8 항에 있어서,
    상기 펄스의 지속기간 및 상기 부스트 전류의 진폭은 1 샘플 주기에 상기 적분기에 의해 전달되는 전하량에 기초하여 결정되는, 장치.
  12. 제 1 항에 있어서,
    상기 슬류 레이트 향상 회로는 상기 피드백 신호의 최대값 및 최소값에 대해 각각 제 1 양 및 제 2 양의 부스트 전류를 제공하는, 장치.
  13. 제 1 항에 있어서,
    상기 슬류 레이트 향상 회로는 상기 피드백 신호의 상이한 값에 대해 상이한 양의 부스트 전류를 제공하는, 장치.
  14. 제 1 항에 있어서,
    상기 피드백 신호를 수신하고 상기 슬류 레이트 향상 회로에 대해 적어도 하나의 제어 신호를 발생시키도록 동작하는 제어 회로를 더 포함하는, 장치.
  15. 제 14 항에 있어서,
    상기 제어 회로는,
    상기 적분기에 대한 제어 신호를 수신하고, 펄스를 포함하는 제 1 신호를 발생시키도록 동작하는 펄스 발생기로서, 상기 펄스 각각은 RC 회로에 기초하여 결정된 지속기간을 갖는, 상기 펄스 발생기; 및
    상기 펄스 발생기로부터의 제 1 신호 및 상기 피드백 신호에 기초하여 상기 슬류 레이트 향상 회로에 대해 적어도 하나의 제어 신호를 발생시키도록 구성되는 제어 신호 발생기를 포함하는, 장치.
  16. 제 15 항에 있어서,
    상기 제어 신호 발생기는, 상기 피드백 신호에서 최대값을 검출하고, 상기 최대값이 검출된 경우에는 언제나 제 1 제어 신호에 대한 펄스를 제공하고, 상기 피드백 신호에서 최소값을 검출하고, 상기 최소값이 검출된 경우에는 언제나 제 2 제어 신호에 대한 펄스를 제공하도록 동작하는, 장치.
  17. 제 1 항에 있어서,
    상기 ΔΣ ADC 는 2 비트 디지털 샘플을 제공하고,
    상기 슬류 레이트 향상 회로는 상기 디지털 샘플의 최대값 및 최소값에 대해서만 인에이블되는, 장치.
  18. 제 1 항에 있어서,
    상기 ΔΣ ADC 는 다수의 적분기들을 포함하고, 상기 적분기는 상기 다수의 적분기들 중 제 1 적분기인, 장치.
  19. 제 1 항에 있어서,
    상기 ΔΣ ADC 는 2 개의 적분기들을 포함하는 2 차 ΔΣ ADC 이고, 상기 적분기는 2 개의 적분기 중 제 1 적분기인, 장치.
  20. 제 1 항에 있어서,
    상기 ΔΣ ADC 는 다수의 적분기들을 포함하는 캐스케이드된 ΔΣ ADC 이고, 상기 적분기는 상기 다수의 적분기들 중 제 1 적분기인, 장치.
  21. 제 1 항에 있어서,
    상기 장치는 집적 회로인, 장치.
  22. 입력 신호를 수신하고 출력 신호를 제공하도록 동작하는 피드백 회로 내의 능동 회로;
    상기 피드백 회로에 있어서의 피드백 신호를 수신하고 적어도 하나의 제어 신호를 발생시키도록 동작하는 제어 회로; 및
    상기 능동 회로에 커플링되며, 상기 제어 회로로부터 적어도 하나의 제어 신호를 수신하고 상기 적어도 하나의 제어 신호에 기초하여 상기 능동 회로의 슬류 레이트를 향상시키도록 동작하는 슬류 레이트 향상 회로를 포함하는, 장치.
  23. 제 22 항에 있어서,
    상기 능동 회로는 적분기이고, 상기 피드백 회로는 델타-시그마 아날로그-디지털 변환기 (ΔΣ ADC) 인, 장치.
  24. 델타-시그마 아날로그-디지털 변환기 (ΔΣ ADC) 로 아날로그 신호를 디지털화하여 디지털 샘플을 획득하는 단계; 및
    상기 ΔΣ ADC 에 있어서의 피드백 신호에 기초하여 상기 ΔΣ ADC 내의 적분기의 슬류 레이트를 향상시키는 단계를 포함하는, 방법.
  25. 제 24 항에 있어서,
    상기 적분기의 슬류 레이트를 향상시키는 단계는,
    상기 피드백 신호에서 최대값을 검출하는 단계;
    상기 최대값이 검출되는 경우 포지티브 부스트 전류의 펄스를 제공하는 단계;
    상기 피드백 신호에서 최소값을 검출하는 단계; 및
    상기 최소값이 검출되는 경우 네거티브 부스트 전류의 펄스를 제공하는 단계를 포함하는, 방법.
  26. 제 25 항에 있어서,
    상기 적분기의 슬류 레이트를 향상시키는 단계는,
    상기 포지티브 부스트 전류 및 상기 네거티브 부스트 전류를 각각 제 1 저항 및 제 2 저항에 기초하여 발생시키는 단계; 및
    제 3 저항에 기초하여 결정된 지속기간을 갖는 펄스를 발생시키는 단계로서, 상기 제 3 저항은 집적 회로 (IC) 프로세스 변화량에 대해 상기 제 1 저항 및 상기 제 2 저항을 트래킹하는, 상기 펄스를 발생시키는 단계를 더 포함하는, 방법.
  27. 제 25 항에 있어서,
    상기 적분기의 슬류 레이트를 향상시키는 단계는, 제 1 커패시터에 기초하여 결정된 지속기간을 갖는 펄스를 발생시키는 단계를 더 포함하고,
    상기 제 1 커패시터는 집적 회로 (IC) 프로세스 변화량에 대해 상기 적분기 내의 샘플링 커패시터를 트래킹하는, 방법.
  28. 제 24 항에 있어서,
    상기 적분기의 슬류 레이트를 향상시키는 단계는, 상기 적분기의 슬류 레이트를 향상시키기 위해 프로그램가능한 양의 부스트 전류를 발생시키는 단계를 포함하고,
    상기 프로그램가능한 양의 부스트 전류는, 상기 적분기에 이용된 기준 전압, 상기 ΔΣ ADC 의 동작 모드, 상기 아날로그 신호의 대역폭 및 상기 ΔΣ ADC 의 샘플링 레이트 중 적어도 하나에 기초하여 결정되는, 방법.
  29. 델타-시그마 아날로그-디지털 변환기 (ΔΣ ADC) 로 아날로그 신호를 디지털화하여 디지털 샘플을 획득하는 수단; 및
    상기 ΔΣ ADC 에 있어서의 피드백 신호에 기초하여 상기 ΔΣ ADC 내의 적분기의 슬류 레이트를 향상시키는 수단을 포함하는, 장치.
  30. 제 29 항에 있어서,
    상기 적분기의 슬류 레이트를 향상시키는 수단은,
    상기 피드백 신호에서 최대값을 검출하는 수단;
    상기 최대값이 검출되는 경우 포지티브 부스트 전류의 펄스를 제공하는 수단;
    상기 피드백 신호에서 최소값을 검출하는 수단; 및
    상기 최소값이 검출되는 경우 네거티브 부스트 전류의 펄스를 제공하는 수단을 포함하는, 장치.
  31. 제 30 항에 있어서,
    상기 적분기의 슬류 레이트를 향상시키는 수단은,
    상기 포지티브 부스트 전류 및 상기 네거티브 부스트 전류를 각각 제 1 저항 및 제 2 저항에 기초하여 발생시키는 수단; 및
    제 3 저항에 기초하여 결정된 지속기간을 갖는 펄스를 발생시키는 수단으로서, 상기 제 3 저항은 집적 회로 (IC) 프로세스 변화량에 대해 상기 제 1 저항 및 상기 제 2 저항을 트래킹하는, 상기 펄스를 발생시키는 수단을 더 포함하는, 장치.
  32. 제 30 항에 있어서,
    상기 적분기의 슬류 레이트를 향상시키는 수단은, 제 1 커패시터에 기초하여 결정된 지속기간을 갖는 펄스를 발생시키는 수단을 더 포함하고,
    상기 제 1 커패시터는 집적 회로 (IC) 프로세스 변화량에 대해 상기 적분기 내의 샘플링 커패시터를 트래킹하는, 장치.
  33. 제 29 항에 있어서,
    상기 적분기의 슬류 레이트를 향상시키는 수단은, 상기 적분기의 슬류 레이트를 향상시키기 위해 프로그램가능한 양의 부스트 전류를 발생시키는 수단을 포함하고,
    상기 프로그램가능한 양의 부스트 전류는, 상기 적분기에 이용된 기준 전압, 상기 ΔΣ ADC 의 동작 모드, 상기 아날로그 신호의 대역폭 및 상기 ΔΣ ADC 의 샘플링 레이트 중 적어도 하나에 기초하여 결정되는, 장치.
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