KR20100030503A - Substrate for semiocnductor package and semiconductor package using the same - Google Patents

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Abstract

PURPOSE: A substrate for a semiconductor package and a semiconductor package using the same are provided to arrange semiconductor chips in a storage space by arranging the semiconductor chips on the upper side of a support part. CONSTITUTION: A substrate body(110) includes a lower plate(122) and a support part(130). The support part is protruded from the lower plate and forms a storage space(E). A first connection pad is arranged on the upper surface(121) of the lower plate in the storage space. A second connection pad is arranged on the upper surface(124) of the lower plate outside of the storage space. Ball lands are arranged on the lower side of the lower plate.

Description

반도체 패키지용 기판 및 이를 이용한 반도체 패키지{Substrate for semiocnductor package and semiconductor package using the same}Substrate for semiocnductor package and semiconductor package using the same}

반도체 패키지용 기판 및 이를 이용한 반도체 패키지에 관한 것으로서, 보다 상세하게는, 전기적 연결 신뢰성을 향상시킬 수 있는 반도체 패키지용 기판 및 이를 이용한 반도체 패키지에 관한 것이다. The present invention relates to a semiconductor package substrate and a semiconductor package using the same, and more particularly, to a semiconductor package substrate and a semiconductor package using the same that can improve electrical connection reliability.

오늘날 반도체 산업은 경량화, 소형화, 고속화, 다기능화, 고성능화되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 방향으로 발전하고 있으며, 이를 달성하기 위한 중요한 기술 중의 하나가 반도체 패키지 조립 기술이다. Today, the semiconductor industry is evolving toward the manufacture of lightweight, compact, high-speed, multifunctional, high-performance, high-reliability products at low cost, and one of the important technologies to achieve this is semiconductor package assembly technology.

상기 반도체 패키지 조립 기술은 웨이퍼 조립 공정을 거쳐 회로부가 형성된 반도체 칩을 외부 환경으로부터 보호하고, 기판 상에 용이하게 실장되도록 하여 반도체 칩의 동작 신뢰성 확보하기 위한 기술이다. 상기 반도체 패키지는 기판 상에 반도체 칩을 부착하는 공정, 와이어본딩 공정, 몰딩 공정, 트림/포밍 공정 등의 공정으로 형성하며, 반도체 칩 레벨 또는 웨이퍼 레벨 단위로 형성할 수 있다. The semiconductor package assembly technology is a technology for securing operational reliability of a semiconductor chip by protecting a semiconductor chip having a circuit portion formed therein through a wafer assembly process from an external environment and being easily mounted on a substrate. The semiconductor package is formed by a process of attaching a semiconductor chip on a substrate, a wire bonding process, a molding process, a trim / forming process, and the like, and may be formed at a semiconductor chip level or a wafer level unit.

한편, 최근 반도체 패키지의 소형화, 고용량화 및 실장 효율성 향상을 위하여 적어도 2개 이상의 반도체 칩 또는 반도체 패키지를 수직으로 스택한 스택 패키 지(Stack package)에 대한 다양한 기술들이 개발되고 있다. 상기 스택 패키지는 반도체 집적 공정에서 구현 가능한 메모리 용량보다 큰 메모리 용량을 갖는 제품을 구현할 수 있고, 실장 면적 사용의 효율성을 높일 수 있다. Meanwhile, in recent years, various technologies have been developed for stack packages in which at least two semiconductor chips or semiconductor packages are vertically stacked in order to miniaturize, increase capacity, and improve mounting efficiency. The stack package may implement a product having a larger memory capacity than that of the semiconductor integrated process, and increase the efficiency of using a mounting area.

일반적으로 스택 패키지를 포함하는 반도체 패키지는 기판 상에 배치된 반도체 칩들과 기판이 금속와이어를 통하여 전기적으로 연결되며, 용이한 금속와이어의 형성을 위하여 상부로 갈수록 반도체 칩의 크기는 커진다. In general, in a semiconductor package including a stack package, semiconductor chips disposed on a substrate and a substrate are electrically connected to each other through metal wires, and the size of the semiconductor chip increases as the upper portion thereof is formed to easily form the metal wires.

그러나, 반도체 칩의 금속와이어 형성 공정 시, 상부에 배치되는 반도체 칩의 본딩 패드가 하부에 배치되는 반도체 칩의 외측에 배치되어 하부 반도체 칩이 상부 반도체 칩의 본딩 패드 부분을 지지해주지 못하게 된다. 이에 따라, 캐필러리에 의한 금속와이어의 형성시, 바운싱(Bouncing)에 의해 상기 캐필러리의 압력이 반도체 칩의 본딩 패드에 제대로 전달되지 못하게 되어 금속와이어가 끊어지거나 결합력이 약화된다. 또한, 상기 캐필러리의 압력에 의하여 금속와이어 형성시 반도체 칩이 파손되는 경우가 발생한다. However, in the process of forming a metal wire of the semiconductor chip, the bonding pads of the semiconductor chips disposed above are disposed outside the semiconductor chips disposed below, so that the lower semiconductor chips cannot support the bonding pads of the upper semiconductor chips. Accordingly, when the metal wire is formed by the capillary, the pressure of the capillary may not be properly transmitted to the bonding pad of the semiconductor chip by bouncing so that the metal wire is broken or the bonding force is weakened. In addition, when the metal wire is formed by the pressure of the capillary, the semiconductor chip may be broken.

본 발명은 전기적 연결 신뢰성을 향상시킬 수 있는 반도체 패키지용 기판 및 이를 이용한 반도체 패키지를 제공한다.The present invention provides a semiconductor package substrate and a semiconductor package using the same that can improve electrical connection reliability.

본 발명에 따른 반도체 패키지용 기판은, 바닥판 및 상기 바닥판 상에 돌출되어 수납 공간을 형성하는 지지부를 갖는 기판 몸체; 상기 수납 공간과 대응하는 상기 바닥판의 상면에 배치되는 제1접속패드; 상기 수납 공간 외측에 대응하는 상기 바닥판의 상면에 배치되는 제2접속패드; 및 상기 바닥판의 하면에 배치된 볼랜드를 포함한다.The substrate for a semiconductor package according to the present invention includes a substrate body having a bottom plate and a support part protruding from the bottom plate to form an accommodation space; A first connection pad disposed on an upper surface of the bottom plate corresponding to the storage space; A second connection pad disposed on an upper surface of the bottom plate corresponding to an outer side of the storage space; And a ball land disposed on the bottom surface of the bottom plate.

상기 제1접속패드 및 제2접속패드와 대응하는 상기 볼랜드를 연결하는 비아패턴들을 더 포함한다.The via pattern may further include via patterns connecting the first and second connection pads to the ball lands.

상기 바닥판의 상면 상에 배치되며 상기 제1 및 제2접속패드들을 노출시키는 제1솔더마스크와 상기 바닥판의 하면 상에 배치되며 상기 볼랜드를 노출시키는 제2솔더마스크를 더 포함한다.And a first solder mask disposed on the top surface of the bottom plate and exposing the first and second connection pads, and a second solder mask disposed on the bottom surface of the bottom plate and exposing the ball land.

상기 지지부는, 평면상에서 보았을 때, 상기 바닥판의 상면 일측 및 상기 일측과 대향하는 상기 상면 타측에 바(Bar) 형상으로 배치된다.The support part is disposed in a bar shape on one side of the upper surface of the bottom plate and the other side of the upper surface facing the one side when viewed in a plan view.

상기 제2접속패드는 상기 바 형상의 지지부를 따라 상기 바닥판의 상기 상면 일측 및 상기 일측과 대향하는 상기 상면 타측에 배치된다.The second connection pad is disposed on one side of the upper surface of the bottom plate and the other side of the upper surface facing the one side along the bar-shaped support.

상기 지지부는 상기 바닥판의 상면에 폐루프 형상으로 배치된다.The support portion is disposed in a closed loop shape on the top surface of the bottom plate.

상기 제2접속패드는 상기 폐루프 형상의 지지부를 따라 배치된다.The second connection pad is disposed along the closed loop shaped support.

상기 지지부는 상기 바닥판의 상면에 단속적인 폐루프 형상으로 배치된다.The support portion is disposed in a closed loop shape intermittently on the top surface of the bottom plate.

상기 제2접속패드는 상기 단속적인 폐루프 형상의 지지부를 따라 배치된다.The second connection pad is disposed along the intermittent closed loop shaped support.

또한, 본 발명에 따른 반도체 패키지는, 바닥판 및 상기 바닥판 상에 돌출되어 수납 공간을 형성하는 지지부를 갖는 기판 몸체와 상기 수납 공간과 대응하는 상기 바닥판의 상면에 배치되는 제1접속패드와 상기 수납 공간 외측에 대응하는 상기 바닥판의 상면에 배치되는 제2접속패드 및 상기 바닥판의 하면에 배치된 볼랜드 를 갖는 기판; 상기 기판의 상기 수납 공간에 배치되며, 상기 바닥판의 상기 제1접속패드와 전기적으로 연결된 제1반도체 칩; 및 상기 제1반도체 칩 및 상기 기판의 상기 지지부 상에 배치되며, 상기 상기 바닥판의 상기 제2접속패드와 전기적으로 연결된 제2반도체 칩을 포함한다.In addition, the semiconductor package according to the present invention includes a substrate body having a bottom plate and a support part protruding from the bottom plate to form an accommodation space, and a first connection pad disposed on an upper surface of the bottom plate corresponding to the storage space. A substrate having a second connection pad disposed on an upper surface of the bottom plate corresponding to an outer side of the storage space and a ball land disposed on a lower surface of the bottom plate; A first semiconductor chip disposed in the storage space of the substrate and electrically connected to the first connection pad of the bottom plate; And a second semiconductor chip disposed on the first semiconductor chip and the support of the substrate and electrically connected to the second connection pad of the bottom plate.

상기 지지부는, 평면상에서 보았을 때, 상기 바닥판의 상면 일측 및 상기 일측과 대향하는 상기 상면 타측에 바(Bar) 형상으로 배치된다.The support part is disposed in a bar shape on one side of the upper surface of the bottom plate and the other side of the upper surface facing the one side when viewed in a plan view.

상기 제2접속패드는 상기 바 형상의 지지부를 따라 상기 바닥판의 상기 상면 일측 및 상기 일측과 대향하는 상기 상면 타측에 배치된다.The second connection pad is disposed on one side of the upper surface of the bottom plate and the other side of the upper surface facing the one side along the bar-shaped support.

상기 지지부는 상기 바닥판의 상면에 폐루프 형상으로 배치된다.The support portion is disposed in a closed loop shape on the top surface of the bottom plate.

상기 제2접속패드는 상기 폐루프 형상의 지지부를 따라 배치된다.The second connection pad is disposed along the closed loop shaped support.

상기 지지부는 상기 바닥판의 상면에 단속적인 폐루프 형상으로 배치된다.The support portion is disposed in a closed loop shape intermittently on the top surface of the bottom plate.

상기 제2접속패드는 상기 단속적인 폐루프 형상의 지지부를 따라 배치된다.The second connection pad is disposed along the intermittent closed loop shaped support.

상기 제1반도체 칩은 상기 제1접속패드와 범프 또는 금속와이어를 매개로 연결된다.The first semiconductor chip is connected to the first connection pad via bumps or metal wires.

상기 제2반도체 칩은 상기 제2접속패드와 금속와이어를 매개로 연결된다.The second semiconductor chip is connected to the second connection pad via a metal wire.

상기 지지부의 높이는 상기 제1반도체 칩의 두께보다 높다.The height of the support is higher than the thickness of the first semiconductor chip.

상기 제2반도체 칩의 가장자리는 상기 지지부 상에 배치된다.An edge of the second semiconductor chip is disposed on the support.

본 발명은 상면에 수납 공간이 형성되게 돌출된 지지부를 갖는 반도체 패키지용 기판을 형성하고, 상기 반도체 패키지용 기판의 수납 공간 내부와 상기 지지 부 상에 반도체 칩을 배치하여 반도체 패키지를 형성함으로써 수납 공간 내에 안정적으로 반도체 칩을 배치시킬 수 있어 반도체 칩 정렬 에러를 개선할 수 있다.According to the present invention, a semiconductor package substrate having a support portion protruding to form an accommodation space on an upper surface thereof is formed, and a semiconductor package is formed by arranging semiconductor chips on the inside of the storage space of the semiconductor package substrate and the support portion to form a semiconductor package. The semiconductor chip can be stably disposed within the semiconductor chip, thereby improving the semiconductor chip alignment error.

또한, 본딩 패드들이 지지부와 수직적으로 정렬된 위치에 배치되게 지지부 상에 반도체 칩을 배치시킴으로써 금속와이어 형성시 바운싱에 의해 금속와이어가 끊어지는 현상 및 본딩력이 약화되는 것을 방지할 수 있다.In addition, by disposing the semiconductor chip on the support such that the bonding pads are disposed at positions aligned vertically with the support, it is possible to prevent the breakage of the metal wire and the weakening of the bonding force by the bouncing during the metal wire formation.

아울러, 금속와이어를 형성하는 캐필러리에 의해 가해지는 압력을 지지부가 흡수하여 반도체 칩에 크랙이 발생하는 것을 방지할 수 있다. In addition, the support portion absorbs the pressure applied by the capillary forming the metal wires, thereby preventing cracks in the semiconductor chip.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명에 따른 반도체 패키지를 다양한 다른 형태로 구현할 수 있을 것이다. Hereinafter, a semiconductor package according to embodiments of the present invention will be described in detail with reference to the accompanying drawings, but the present invention is not limited to the following embodiments, and those skilled in the art will appreciate The semiconductor package according to the present invention may be implemented in various other forms without departing from the spirit of the invention.

본 발명에 따른 반도체 패키지용 기판은, 바닥판 및 상기 바닥판 상에 돌출되어 수납 공간을 형성하는 지지부를 갖는 기판 몸체; 상기 수납 공간과 대응하는 상기 바닥판의 상면에 배치되는 제1접속패드; 상기 수납 공간 외측에 대응하는 상기 바닥판의 상면에 배치되는 제2접속패드; 및 상기 바닥판의 하면에 배치된 볼랜드를 포함한다.The substrate for a semiconductor package according to the present invention includes a substrate body having a bottom plate and a support part protruding from the bottom plate to form an accommodation space; A first connection pad disposed on an upper surface of the bottom plate corresponding to the storage space; A second connection pad disposed on an upper surface of the bottom plate corresponding to an outer side of the storage space; And a ball land disposed on the bottom surface of the bottom plate.

또한, 본 발명에 따른 반도체 패키지는, 바닥판 및 상기 바닥판 상에 돌출되어 수납 공간을 형성하는 지지부를 갖는 기판 몸체와 상기 수납 공간과 대응하는 상기 바닥판의 상면에 배치되는 제1접속패드와 상기 수납 공간 외측에 대응하는 상기 바닥판의 상면에 배치되는 제2접속패드 및 상기 바닥판의 하면에 배치된 볼랜드를 갖는 기판; 상기 기판의 상기 수납 공간에 배치되며, 상기 바닥판의 상기 제1접속패드와 전기적으로 연결된 제1반도체 칩; 및 상기 제1반도체 칩 및 상기 기판의 상기 지지부 상에 배치되며, 상기 상기 바닥판의 상기 제2접속패드와 전기적으로 연결된 제2반도체 칩을 포함한다.In addition, the semiconductor package according to the present invention includes a substrate body having a bottom plate and a support part protruding from the bottom plate to form an accommodation space, and a first connection pad disposed on an upper surface of the bottom plate corresponding to the storage space. A substrate having a second connection pad disposed on an upper surface of the bottom plate corresponding to an outer side of the storage space and a ball land disposed on a lower surface of the bottom plate; A first semiconductor chip disposed in the storage space of the substrate and electrically connected to the first connection pad of the bottom plate; And a second semiconductor chip disposed on the first semiconductor chip and the support of the substrate and electrically connected to the second connection pad of the bottom plate.

이하에서는, 본 발명의 다양한 실시예들에 따른 반도체 패키지용 기판 및 이를 이용한 반도체 패키지를 상세히 설명하도록 한다.Hereinafter, a semiconductor package substrate and a semiconductor package using the same according to various embodiments of the present invention will be described in detail.

도 1a는 본 발명의 실시예에 따른 반도체 패키지용 기판을 도시한 평면도이고, 도 1b는 도 1a의 X-X'를 절단한 단면도이며, 도 2는 본 발명의 다른 실시예에 따른 반도체 패키지용 기판을 도시한 평면도이다.1A is a plan view illustrating a substrate for a semiconductor package according to an embodiment of the present invention, FIG. 1B is a cross-sectional view taken along line X-X ′ of FIG. 1A, and FIG. 2 is a semiconductor package according to another embodiment of the present invention. It is a top view which shows the board | substrate.

도 1a 및 도 1b를 참조하면, 본 발명에 따른 반도체 패키지용 기판(100)은 바닥판(120) 및 지지부(130)를 갖는 기판 몸체(110)와, 제1 및 제2접속패드(122, 124)들 및 볼랜드(126)를 포함한다. 1A and 1B, the semiconductor package substrate 100 according to the present invention may include a substrate body 110 having a bottom plate 120 and a support 130, and first and second connection pads 122. 124 and borland 126.

기판 몸체(110)의 바닥판(120)은, 바람직하게, 직사각형의 형상을 가지며, 지지부(130)는 바닥판(120)의 상면(121) 상에 돌출되어 바닥판(120)의 상면(121) 상에 수납 공간(E)을 형성한다. The bottom plate 120 of the substrate body 110 preferably has a rectangular shape, and the support 130 protrudes on the top surface 121 of the bottom plate 120 to form the top surface 121 of the bottom plate 120. The storage space E is formed on ().

기판 몸체(110)의 바닥판(120) 상면(121) 중 수납 공간(E)과 대응하는 영역의 바닥판(120) 상면(121)에는 제1접속패드(122)들이 구비되며, 바닥판(120) 상면(121) 중 수납 공간(E)의 외측 영역의 바닥판(120) 상면(121)에는 제2접속패 드(124)들이 구비된다.First connection pads 122 are provided on the top surface 121 of the bottom plate 120 in a region corresponding to the storage space E among the top surface 121 of the bottom plate 120 of the substrate body 110. Second connection pads 124 are provided on the upper surface 121 of the bottom plate 120 of the outer region of the storage space E among the upper surface 121.

지지부(130)는, 도 1a에 도시된 바와 같이 평면상에서 보았을 때, 바닥판(120)의 상면(121) 일측 및 상기 일측과 대향하는 상면(121) 타측 상에 바(Bar) 형상으로 배치된다. 이 경우, 제2접속패드(124)들은, 바람직하게, 바 형상의 지지부(130)를 따라 바닥판(120)의 상면(121) 일측 및 상기 일측과 대향하는 상면(121) 타측에 배치된다. As shown in FIG. 1A, the support 130 is disposed in a bar shape on one side of the top surface 121 of the bottom plate 120 and the other side of the top surface 121 facing the one side. . In this case, the second connection pads 124 are preferably disposed on one side of the upper surface 121 of the bottom plate 120 and the other side of the upper surface 121 facing the one side along the bar-shaped support 130.

기판 몸체(110)의 바닥판(120) 하면(123)에는 외부와의 전기적인 연결을 위한 볼랜드(126)들이 구비되며, 바닥판(120)의 내부에는 제1 및 제2접속패드(122, 124)들과 이에 대응하는 볼랜드(126)들을 전기적으로 연결하는 비아패턴(128)들이 구비된다. The lower plate 123 of the bottom plate 120 of the substrate body 110 is provided with ball lands 126 for electrical connection with the outside, and the first and second connection pads 122 are formed inside the bottom plate 120. Via patterns 128 that electrically connect the 124 and the corresponding borland 126 are provided.

제1접속패드(122)는 수납 공간(E) 내에 배치되는 반도체 칩의 부착 형태 및 전기적인 연결 방법에 따라 자유롭게 배열될 수 있으며, 예를 들어, 플립 칩 패키지의 형태로 수납 공간(E) 내에 반도체 칩이 부착되는 경우, 부착되는 반도체 칩의 본딩 패드 형상에 따르며, 금속와이어로 연결되는 경우, 부착되는 반도체 칩의 외측에 배치된다. The first connection pad 122 may be freely arranged according to the attachment type and the electrical connection method of the semiconductor chip disposed in the storage space E. For example, the first connection pad 122 may be formed in the storage space E in the form of a flip chip package. When the semiconductor chip is attached, the semiconductor chip is attached to the bonding pad shape of the semiconductor chip to be attached. When the semiconductor chip is connected to the metal wire, the semiconductor chip is disposed outside the semiconductor chip to be attached.

기판 몸체(110)의 바닥판(120) 상면(121)에는 제1 및 제2접속패드(122, 124)들을 노출시키는 제1솔더마스크(142)가 배치되며, 바닥판(120)의 하면(121)에는 볼랜드(126)들을 노출시키는 제2솔더마스크(144)가 배치된다.The first solder mask 142 exposing the first and second connection pads 122 and 124 is disposed on the top surface 121 of the bottom plate 120 of the substrate body 110, and the bottom surface of the bottom plate 120 ( A second solder mask 144 exposing the borland 126 is disposed at 121.

아울러, 도 2에 도시된 바와 같이, 본 발명에 따른 반도체 패키지용 기판(100)의 지지부(130)는, 평면상에서 보았을 때, 바닥판(120)의 상면(121) 상에 폐루프 형상으로 배치될 수 있다. 이 경우, 제2접속패드(124)들은, 바람직하게, 지지부(130)를 따라 배열되며, 지지부(130)를 따라 요구되는 영역에 배치될 수 있다. 아울러, 지지부(130)는 단속적인 폐루프 형상으로 바닥판(120)의 상면(121) 상에 배치될 수 있다.In addition, as shown in FIG. 2, the support 130 of the semiconductor package substrate 100 according to the present invention is disposed in a closed loop shape on the top surface 121 of the bottom plate 120 when viewed in plan view. Can be. In this case, the second connection pads 124 are preferably arranged along the support 130 and may be disposed in the required area along the support 130. In addition, the support 130 may be disposed on the upper surface 121 of the bottom plate 120 in an intermittent closed loop shape.

도 3a 내지 도 3c는 본 발명의 실시예에 따른 반도체 패키지용 기판의 제조 방법을 도시한 공정별 단면도이다.3A to 3C are cross-sectional views illustrating processes of manufacturing a substrate for a semiconductor package according to an embodiment of the present invention.

도 3a를 참조하면, 절연층(110a) 상에 일부 부분을 노출시키는 마스크패턴(152)을 형성한 후, 절연층(110a)의 노출된 부분을 식각하여 바닥판(120) 및 바닥판으로부터 돌출된 지지부(130)를 갖는 기판 몸체(110)를 형성한다. 상기 식각 공정으로 절연층(110a)의 상면(121)에는 지지부(130)에 의해 수납 공간(E)이 형성된다. Referring to FIG. 3A, after forming a mask pattern 152 exposing a portion of the insulating layer 110a, the exposed portion of the insulating layer 110a is etched to protrude from the bottom plate 120 and the bottom plate. The substrate body 110 having the support 130 is formed. The storage space E is formed on the upper surface 121 of the insulating layer 110a by the support part 130 by the etching process.

도 3b를 참조하면, 상기 마스크패턴을 제거한 후, 절연층(110a)의 상면(121)과 하면(123) 상에 금속막을 형성한다. Referring to FIG. 3B, after removing the mask pattern, a metal film is formed on the upper surface 121 and the lower surface 123 of the insulating layer 110a.

그런 다음, 절연층(110a)의 상면(121)에 형성된 상기 금속막에 패터닝 공정을 수행하여, 수납 공간(E)과 대응하는 영역의 바닥판(120) 상면(121)에 제1접속패드(122)들을 형성하며, 수납 공간(E)의 외측 영역의 바닥판(120) 상면(121)에 제2접속패드(124)들을 형성한다. Thereafter, a patterning process is performed on the metal layer formed on the top surface 121 of the insulating layer 110a to form a first connection pad on the top surface 121 of the bottom plate 120 in a region corresponding to the storage space E. 122 are formed, and second connection pads 124 are formed on the top surface 121 of the bottom plate 120 in the outer region of the storage space E.

이어서, 절연층(110a)의 하면(123)에 형성된 상기 금속막에 패터닝 공정을 수행하여, 외부접속단자가 부착되는 볼랜드(126)들을 형성한다. Subsequently, a patterning process is performed on the metal film formed on the lower surface 123 of the insulating layer 110a to form ball lands 126 to which external connection terminals are attached.

도 3c를 참조하면, 상기 절연층 내에 비아홀(V)을 형성한 후, 도금 공정을 수행하여 상기 절연층 상면(121)의 제1 및 제2접속패드(122, 124)들과 이에 대응하는 하면(123)의 볼랜드(128)들을 전기적으로 연결하는 비아패턴(128)들을 형성한다. Referring to FIG. 3C, after the via hole V is formed in the insulating layer, the first and second connection pads 122 and 124 of the upper surface 121 of the insulating layer 121 and the corresponding surface are formed by performing a plating process. Via patterns 128 that electrically connect the ball lands 128 of 123 are formed.

이어서, 상기 절연층의 상면(121) 상에 제1 및 제2접속패드(122, 124)들을 노출시키는 제1솔더마스크(142)를 형성하며, 하면(123) 상에 볼랜드(128)들을 노출시키는 제2솔더마스크(144)를 형성하여 본 발명에 따른 기판(110)의 제조를 완료한다.Subsequently, a first solder mask 142 is formed on the top surface 121 of the insulating layer to expose the first and second connection pads 122 and 124, and the borland 128 is exposed on the bottom surface 123. A second solder mask 144 is formed to complete the manufacture of the substrate 110 according to the present invention.

아울러, 본 발명에 따른 반도체 패키지용 기판은 일반적인 반도체 패키지용 기판의 제조를 위해 사용되는 CCL(Copper Clad Laminate) 기판에 식각 공정 및 솔더마스크 형성 공정을 수행하여 형성할 수 있다.In addition, the semiconductor package substrate according to the present invention may be formed by performing an etching process and a solder mask forming process on a copper clad laminate (CCL) substrate used for manufacturing a general semiconductor package substrate.

도 4는 본 발명의 실시예에 따른 반도체 패키지를 도시한 단면도이다. 4 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.

도 4는 앞서 도 1에 도시 및 설명된 반도체 패키지와 실질적으로 동일한 구성 요소를 포함한다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.4 includes substantially the same components as the semiconductor package shown and described above in FIG. 1. Therefore, duplicate descriptions of the same components will be omitted, and the same components and the same reference numerals will be given to the same components.

도 4를 참조하면, 본 발명에 따른 반도체 패키지(160)는 바닥판(120) 및 지지부(130)를 포함하는 기판 몸체(110)와 제1 및 제2접속패드(122, 124)들 및 볼랜드(126)들을 갖는 반도체 패키지용 기판(100), 제1반도체 칩(170) 및 제2반도체 칩(180)을 포함한다.Referring to FIG. 4, the semiconductor package 160 according to the present invention includes a substrate body 110 including a bottom plate 120 and a support 130, first and second connection pads 122 and 124, and borland. And a semiconductor package substrate 100 having a first semiconductor chip 126, a first semiconductor chip 170, and a second semiconductor chip 180.

제1반도체 칩(170)은 상면에 제1본딩 패드(172)들이 구비되고, 기판 몸 체(110)의 지지부(130)에 바닥판(120)의 상면(121) 상에 형성된 수납 공간(E)에 배치되며, 제1반도체 칩(170)의 두께는 지지부(130)보다 낮은 높이를 갖는다. The first semiconductor chip 170 is provided with first bonding pads 172 on an upper surface thereof, and an accommodation space E formed on the upper surface 121 of the bottom plate 120 on the support 130 of the substrate body 110. The thickness of the first semiconductor chip 170 is lower than that of the support part 130.

제1반도체 칩(170)은 제1본딩 패드(172)들과 수납 공간(E)과 바닥판(120)의 상면(121)에 배치된 대응하는 제1접속패드(122)들이 범프(174)를 매개로 부착되어 전기적으로 연결된다. 제1반도체 칩(170)은 제1접속패드(122)가 부착되는 제1반도체 칩(170)의 외측에 배치되는 경우, 제1본딩 패드(172)들과 대응하는 제1접속패드(122)들이 금속와이어를 통하여 연결될 수 있다. The first semiconductor chip 170 may include the first bonding pads 172 and the first connection pads 122 disposed on the top surface 121 of the storage space E and the bottom plate 120. It is attached via an electrical connection. When the first semiconductor chip 170 is disposed outside the first semiconductor chip 170 to which the first connection pad 122 is attached, the first connection pad 122 may correspond to the first bonding pads 172. Can be connected via a metal wire.

제2반도체 칩(170)은 상면에 제2본딩 패드(182)들이 구비되고, 제1반도체 칩(170) 및 지지부(130) 상에 배치되며, 제2본딩 패드(182)들 및 제2본딩 패드(182)들과 대응하는 제2접속패드(124)들 사이에 구비된 금속와이어(184)를 통하여 반도체 패키지용 기판(110)과 전기적으로 연결된다. The second semiconductor chip 170 is provided with second bonding pads 182 on an upper surface thereof, and is disposed on the first semiconductor chip 170 and the support 130, and the second bonding pads 182 and second bonding are formed on the second semiconductor chip 170. The metal package 184 is provided between the pads 182 and the corresponding second connection pads 124 to be electrically connected to the semiconductor package substrate 110.

제2반도체 칩(170)은, 바람직하게, 지지부(130)의 가장자리를 벗어나지 않는 크기를 가지며, 특히, 제2본딩 패드(182)는 지지부(130)와 수직적으로 정렬된 위치 에 배치된다. 이에 따라, 전기적인 연결을 위한 금속와이어(184)의 형성시, 금속와이어(184)를 형성하는 캐필러리에 의해 가해지는 압력으로 반도체 패키지용 기판이 휘어져 발생하는 금속와이어(184)의 부착력 약화가 방지된다. 또한, 지지부(130)가 금속와이어(184)를 형성하는 캐필러리에 의해 가해지는 압력을 흡수하여 제2반도체 칩(180)에 크랙이 발생하는 것이 방지된다. The second semiconductor chip 170 preferably has a size that does not deviate from the edge of the support 130, and in particular, the second bonding pad 182 is disposed at a position vertically aligned with the support 130. Accordingly, in forming the metal wire 184 for electrical connection, the weakening of the adhesion force of the metal wire 184 due to the bending of the substrate for the semiconductor package due to the pressure applied by the capillary forming the metal wire 184 is prevented. Is prevented. In addition, the support 130 absorbs the pressure applied by the capillary forming the metal wire 184, thereby preventing the crack in the second semiconductor chip 180.

제1반도체 칩(170)과 제2반도체 칩(180) 사이에는 제1반도체 칩(170)과 제2반도체 칩(180) 간의 물리적인 접착을 향상시키기 위해 접착부재(190)가 개재된다. An adhesive member 190 is interposed between the first semiconductor chip 170 and the second semiconductor chip 180 to improve physical adhesion between the first semiconductor chip 170 and the second semiconductor chip 180.

기판(100)의 바닥판(120) 하면에 구비된 볼랜드(126)에는 외부와의 전기적인 연결을 위하여 솔더볼과 같은 외부접속단자(192)가 구비되며, 기판(100)의 상면(121)에는 제1 및 제2반도체 칩(170, 180)들을 덮는 봉지부(미도시)가 구비된다. The ball land 126 provided on the bottom surface of the bottom plate 120 of the substrate 100 is provided with an external connection terminal 192 such as solder balls for electrical connection with the outside, and is provided on the top surface 121 of the substrate 100. An encapsulation part (not shown) covering the first and second semiconductor chips 170 and 180 is provided.

이상에서와 같이, 본 발명은 상면에 수납 공간이 형성되게 돌출된 지지부를 갖는 반도체 패키지용 기판을 형성하고, 상기 반도체 패키지용 기판의 수납 공간 내부와 상기 지지부 상에 반도체 칩을 배치하여 반도체 패키지를 형성한다.As described above, the present invention is to form a semiconductor package substrate having a support portion protruding to form a storage space on the upper surface, and to place a semiconductor chip in the storage space and the support portion of the semiconductor package substrate to form a semiconductor package Form.

이에 따라, 수납 공간 내에 안정적으로 반도체 칩을 배치시킬 수 있음에 따라 반도체 칩의 정렬이 용이하여 반도체 칩 정렬 에러를 개선할 수 있다.Accordingly, since the semiconductor chip can be stably disposed in the storage space, the semiconductor chip can be easily aligned and the semiconductor chip alignment error can be improved.

또한, 본딩 패드들이 지지부와 수직적으로 정렬된 위치에 배치되게 지지부 상에 반도체 칩을 배치시킴으로써 금속와이어 형성시 바운싱에 의해 금속와이어가 끊어지는 현상 및 본딩력이 약화되는 것을 방지할 수 있다.In addition, by disposing the semiconductor chip on the support such that the bonding pads are disposed at positions aligned vertically with the support, it is possible to prevent the breakage of the metal wire and the weakening of the bonding force by the bouncing during the metal wire formation.

아울러, 금속와이어를 형성하는 캐필러리에 의해 가해지는 압력을 지지부가 흡수하여 반도체 칩에 크랙이 발생하는 것을 방지할 수 있다. In addition, the support portion absorbs the pressure applied by the capillary forming the metal wires, thereby preventing cracks in the semiconductor chip.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다. As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

도 1a는 본 발명의 실시예에 따른 반도체 패키지용 기판을 도시한 평면도.1A is a plan view showing a substrate for a semiconductor package according to an embodiment of the present invention.

도 1b는 도 1a의 X-X'를 절단한 단면도.FIG. 1B is a cross-sectional view taken along the line X-X 'of FIG. 1A; FIG.

도 2는 본 발명의 다른 실시예에 따른 반도체 패키지용 기판을 도시한 평면도.2 is a plan view showing a substrate for a semiconductor package according to another embodiment of the present invention.

도 3a 내지 도 3c는 본 발명의 실시예에 따른 반도체 패키지용 기판의 제조 방법을 도시한 공정별 단면도.3A to 3C are cross-sectional views illustrating processes of manufacturing a substrate for a semiconductor package according to an embodiment of the present invention.

도 4는 본 발명의 실시예에 따른 반도체 패키지를 도시한 단면도.4 is a cross-sectional view illustrating a semiconductor package in accordance with an embodiment of the present invention.

Claims (20)

바닥판 및 상기 바닥판 상에 돌출되어 수납 공간을 형성하는 지지부를 갖는 기판 몸체;A substrate body having a bottom plate and a support portion protruding from the bottom plate to form an accommodation space; 상기 수납 공간과 대응하는 상기 바닥판의 상면에 배치되는 제1접속패드;A first connection pad disposed on an upper surface of the bottom plate corresponding to the storage space; 상기 수납 공간 외측에 대응하는 상기 바닥판의 상면에 배치되는 제2접속패드; 및 A second connection pad disposed on an upper surface of the bottom plate corresponding to an outer side of the storage space; And 상기 바닥판의 하면에 배치된 볼랜드;A ball land disposed on a bottom surface of the bottom plate; 를 포함하는 반도체 패키지용 기판;A semiconductor package substrate comprising a; 제 1 항에 있어서,The method of claim 1, 상기 제1접속패드 및 제2접속패드와 대응하는 상기 볼랜드를 연결하는 비아패턴들을 더 포함하는 것을 특징으로 하는 반도체 패키지용 기판.The via package further comprises via patterns connecting the first and second connection pads to the ball lands. 제 1 항에 있어서,The method of claim 1, 상기 바닥판의 상면 상에 배치되며 상기 제1 및 제2접속패드들을 노출시키는 제1솔더마스크와 상기 바닥판의 하면 상에 배치되며 상기 볼랜드를 노출시키는 제2솔더마스크를 더 포함하는 것을 특징으로 하는 반도체 패키지용 기판.And a first solder mask disposed on the top surface of the bottom plate and exposing the first and second connection pads, and a second solder mask disposed on the bottom surface of the bottom plate and exposing the ball land. A semiconductor package substrate. 제 1 항에 있어서,The method of claim 1, 상기 지지부는, 평면상에서 보았을 때, 상기 바닥판의 상면 일측 및 상기 일측과 대향하는 상기 상면 타측에 바(Bar) 형상으로 배치된 것을 특징으로 하는 반도체 패키지용 기판.The support part is a semiconductor package substrate, characterized in that arranged in a bar shape on one side of the upper surface of the bottom plate and the other side of the upper surface facing the one side when viewed in plan view. 제 4 항에 있어서,The method of claim 4, wherein 상기 제2접속패드는 상기 바 형상의 지지부를 따라 상기 바닥판의 상기 상면 일측 및 상기 일측과 대향하는 상기 상면 타측에 배치된 것을 특징으로 하는 반도체 패키지용 기판.And the second connection pad is disposed on one side of the upper surface of the bottom plate and the other side of the upper surface facing the one side along the bar-shaped support. 제 1 항에 있어서,The method of claim 1, 상기 지지부는 상기 바닥판의 상면에 폐루프 형상으로 배치된 것을 특징으로 하는 반도체 패키지용 기판.The support part is a semiconductor package substrate, characterized in that disposed on the top surface of the bottom plate in a closed loop shape. 제 6 항에 있어서,The method of claim 6, 상기 제2접속패드는 상기 폐루프 형상의 지지부를 따라 배치된 것을 특징으로 하는 반도체 패키지용 기판.The second connection pad is a semiconductor package substrate, characterized in that disposed along the closed loop support. 제 1 항에 있어서,The method of claim 1, 상기 지지부는 상기 바닥판의 상면에 단속적인 폐루프 형상으로 배치된 것을 특징으로 하는 반도체 패키지용 기판.The support part is a semiconductor package substrate, characterized in that arranged on the upper surface of the bottom plate in an intermittent closed loop shape. 제 8 항에 있어서,The method of claim 8, 상기 제2접속패드는 상기 단속적인 폐루프 형상의 지지부를 따라 배치된 것을 특징으로 하는 반도체 패키지용 기판.The second connection pad is a semiconductor package substrate, characterized in that disposed along the intermittent closed loop support. 바닥판 및 상기 바닥판 상에 돌출되어 수납 공간을 형성하는 지지부를 갖는 기판 몸체와 상기 수납 공간과 대응하는 상기 바닥판의 상면에 배치되는 제1접속패드와 상기 수납 공간 외측에 대응하는 상기 바닥판의 상면에 배치되는 제2접속패드 및 상기 바닥판의 하면에 배치된 볼랜드를 갖는 기판;A substrate body having a bottom plate and a support portion protruding from the bottom plate to form an accommodation space, a first connection pad disposed on an upper surface of the bottom plate corresponding to the storage space, and the bottom plate corresponding to an outer side of the storage space. A substrate having a second connection pad disposed on an upper surface of the substrate and a ball land disposed on a lower surface of the bottom plate; 상기 기판의 상기 수납 공간에 배치되며, 상기 바닥판의 상기 제1접속패드와 전기적으로 연결된 제1반도체 칩; 및A first semiconductor chip disposed in the storage space of the substrate and electrically connected to the first connection pad of the bottom plate; And 상기 제1반도체 칩 및 상기 기판의 상기 지지부 상에 배치되며, 상기 상기 바닥판의 상기 제2접속패드와 전기적으로 연결된 제2반도체 칩;A second semiconductor chip disposed on the first semiconductor chip and the support of the substrate and electrically connected to the second connection pad of the bottom plate; 을 포함하는 반도체 패키지. Semiconductor package comprising a. 제 10 항에 있어서,The method of claim 10, 상기 지지부는, 평면상에서 보았을 때, 상기 바닥판의 상면 일측 및 상기 일측과 대향하는 상기 상면 타측에 바(Bar) 형상으로 배치된 것을 특징으로 하는 반도체 패키지.The support part is a semiconductor package, characterized in that arranged in a bar shape on one side of the upper surface of the bottom plate and the other side of the upper surface facing the one side when viewed in plan view. 제 11 항에 있어서,The method of claim 11, 상기 제2접속패드는 상기 바 형상의 지지부를 따라 상기 바닥판의 상기 상면 일측 및 상기 일측과 대향하는 상기 상면 타측에 배치된 것을 특징으로 하는 반도체 패키지.And the second connection pad is disposed on one side of the upper surface of the bottom plate and the other side of the upper surface facing the one side along the bar-shaped support. 제 10 항에 있어서,The method of claim 10, 상기 지지부는 상기 바닥판의 상면에 폐루프 형상으로 배치된 것을 특징으로 하는 반도체 패키지.The support part is a semiconductor package, characterized in that disposed on the top surface of the bottom plate in a closed loop shape. 제 13 항에 있어서,The method of claim 13, 상기 제2접속패드는 상기 폐루프 형상의 지지부를 따라 배치된 것을 특징으로 하는 반도체 패키지.The second connection pad is a semiconductor package, characterized in that disposed along the closed loop support. 제 10 항에 있어서,The method of claim 10, 상기 지지부는 상기 바닥판의 상면에 단속적인 폐루프 형상으로 배치된 것을 특징으로 하는 반도체 패키지.The support package is a semiconductor package, characterized in that arranged in the closed loop shape on the top surface of the bottom plate. 제 15 항에 있어서,The method of claim 15, 상기 제2접속패드는 상기 단속적인 폐루프 형상의 지지부를 따라 배치된 것을 특징으로 하는 반도체 패키지.The second connection pad is a semiconductor package, characterized in that disposed along the intermittent closed loop support. 제 10 항에 있어서,The method of claim 10, 상기 제1반도체 칩은 상기 제1접속패드와 범프 또는 금속와이어를 매개로 연결된 것을 특징으로 하는 반도체 패키지.And the first semiconductor chip is connected to the first connection pad via bumps or metal wires. 제 10 항에 있어서,The method of claim 10, 상기 제2반도체 칩은 상기 제2접속패드와 금속와이어를 매개로 연결된 것을 특징으로 하는 반도체 패키지.And the second semiconductor chip is connected to the second connection pad via a metal wire. 제 10 항에 있어서,The method of claim 10, 상기 지지부의 높이는 상기 제1반도체 칩의 두께보다 높은 것을 특징으로 하는 반도체 패키지.The height of the support portion is a semiconductor package, characterized in that higher than the thickness of the first semiconductor chip. 제 10 항에 있어서,The method of claim 10, 상기 제2반도체 칩의 가장자리는 상기 지지부 상에 배치된 것을 특징으로 하는 반도체 패키지.The edge of the second semiconductor chip is disposed on the support portion.
KR1020080089475A 2008-09-10 2008-09-10 Substrate for semiocnductor package and semiconductor package using the same KR20100030503A (en)

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