KR20100025719A - Method of manufacturing a flash memory device - Google Patents

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Abstract

PURPOSE: A method for manufacturing a flash memory device is provided to remove a photomask process for forming an ohmic contact layer by injecting an n-type ion into the surface of the junction area of an NMOS transistor in order to form the ohmic contact layer. CONSTITUTION: A gate insulation layer(102) and a gate are formed on a semiconductor substrate(100) which includes a PMSO transistor area and an NMOS transistor area. A junction area is formed on the semiconductor substrate. An interlayer insulation layer(112) is formed on the upper side of the semiconductor substrate on which the gate and the junction area are formed. The interlayer insulation layer is etched to form contact holes(114a, 114b, 114c, 114d) in order to expose the junction area. An n-type ion is injected into the surface of the junction area to form an ohmic contact layer(116).

Description

플래시 메모리 소자의 제조 방법{Method of manufacturing a flash memory device}Method of manufacturing a flash memory device

본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 트랜지스터의 접합 영역에 오믹 접촉을 형성하기 위한 포토 마스크 공정을 삭제할 수 있는 플래시 메모리 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a flash memory device, and more particularly to a method of manufacturing a flash memory device capable of eliminating a photo mask process for forming an ohmic contact in a junction region of a transistor.

최근 반도체 소자의 개발은 고집적화에 초점을 두어 진행되고 있다. 그 일환으로 고집적화가 유리하고 제조 단가가 저렴한 플래시 소자에 대한 개발이 활발히 진행되고 있다.Recently, the development of semiconductor devices has been focused on high integration. As a part of this, development of a flash device having high integration and low manufacturing cost has been actively conducted.

일반적으로, 플래시 소자는 데이터가 저장되는 다수의 메모리 셀들과 전압을 전달하는 트랜지스터들을 포함한다. 이들은 각각 격리되어 있지만, 일정 전압이 인가되면 반도체 기판의 접합 영역(junction)을 통하여 서로 연결되어 동작하게 된다. 이와 같은 접합 영역은 소스 접합 영역 및 드레인 접합 영역을 포함하며, 층간 절연막에 의해 전압이 인가되는 상부배선과 격리되어 있다. 이에 따라 접합 영역에 전압을 인가하기 위해서 접합 영역과 상부 배선 사이에 콘택 플러그를 형성한 다.In general, flash devices include a plurality of memory cells in which data is stored and transistors that carry voltages. They are isolated from each other, but when a predetermined voltage is applied, they are connected to each other through a junction region of the semiconductor substrate. This junction region includes a source junction region and a drain junction region, and is isolated from the upper wiring to which voltage is applied by the interlayer insulating film. Accordingly, a contact plug is formed between the junction region and the upper wiring to apply a voltage to the junction region.

이하, 일반적인 플래시 소자의 콘택 플러그 형성방법에 대해 간략히 설명한다. 먼저, 셀 영역 및 주변 영역을 포함하는 반도체 기판에 소자 분리막을 형성하고, 반도체 기판의 상부에 다수의 게이트 패턴을 형성한다. 이 후, 게이트 패턴 양측의 반도체 기판에 접합 영역을 형성한다. 이 때, 접합 영역을 형성하는 공정은 셀 영역의 접합 영역을 형성하는 공정, 주변 영역의 접합 영역을 형성하는 공정으로 구분된다. 주변 영역은 저전압 NMOS트랜지스터, 저전압 PMOS트랜지스터, 고전압 트랜지스터 영역을 포함하므로 주변 영역의 접합 영역을 형성하는 공정은 저전압 NMOS트랜지스터의 접합 영역, 저전압 PMOS트랜지스터의 접합 영역, 고전압 트랜지스터의 접합 영역을 형성하는 공정으로 구분되어 진행된다. 예를 들어 셀 접합 영역을 형성하는 공정은 셀 영역을 개구시키고 주변 영역을 차단하는 포토레지스트 패턴을 형성하는 공정, 포토레지스트 패턴을 이온 주입 차단 마스크로 이용하여 셀 영역의 반도체 기판에 이온을 주입하는 공정, 포토레지스트 패턴을 제거하는 스트립 공정, 및 세정 공정을 포함하는 포토 마스크 공정을 실시함으로써 이루어진다. 저전압 NMOS트랜지스터의 접합 영역, 저전압 PMOS트랜지스터의 접합 영역, 및 고전압 트랜지스터의 접합 영역 또한, 셀 접합 영역을 형성하는 공정에서와 마찬가지로 각각의 포토 마스크 공정을 실시함으로써 이루어진다. 이어서, 층간 절연막을 식각하여 접합 영역을 노출시키는 콘택홀을 형성한다. 이 후, 셀 영역의 접합 영역과, NMOS트랜지스터의 접합영역을 노출시키는 콘택홀을 개구시키고, 이 외의 콘택홀을 차단하는 포토레지스트 패턴을 형성한다. 개구된 콘택홀을 통해 셀 영역 의 소스 접합 영역과 NMOS트랜지스터의 접합영역의 표면에 이온을 주입하여 오믹 접촉(Ohmic contact)층을 형성한다. 오믹 접촉층 형성 후, 오믹 접촉층을 형성하기 위해 이온 주입차단 마스크로 이용된 포토레지스트 패턴을 스트립 공정으로 제거한 후, 세정 공정을 실시한다. 이 후, 콘택홀 내부 각각에 콘택 플러그를 형성하고, 절연막에 다마신 패턴을 형성하여 다마신 패턴 내부에 금속 배선을 형성하는 등의 인터커넥션(interconnection) 공정, 보호막 형성 공정 등의 후속 공정을 진행한다.Hereinafter, a method of forming a contact plug of a general flash device will be briefly described. First, an isolation layer is formed on a semiconductor substrate including a cell region and a peripheral region, and a plurality of gate patterns are formed on the semiconductor substrate. Thereafter, a junction region is formed in the semiconductor substrate on both sides of the gate pattern. At this time, the process of forming the junction region is divided into a process of forming a junction region of a cell region and a process of forming a junction region of a peripheral region. Since the peripheral region includes a low voltage NMOS transistor, a low voltage PMOS transistor, and a high voltage transistor region, the process of forming a junction region of the peripheral region is a process of forming a junction region of a low voltage NMOS transistor, a junction region of a low voltage PMOS transistor, and a junction region of a high voltage transistor. The process is divided into. For example, a process of forming a cell junction region may include forming a photoresist pattern that opens a cell region and blocks a peripheral region, and implants ions into a semiconductor substrate of the cell region using the photoresist pattern as an ion implantation blocking mask. The photomask process is performed by including the process, the strip process of removing a photoresist pattern, and a washing process. The junction region of the low voltage NMOS transistor, the junction region of the low voltage PMOS transistor, and the junction region of the high voltage transistor are also made by performing each photomask process as in the process of forming the cell junction region. Subsequently, the interlayer insulating film is etched to form a contact hole exposing the junction region. Thereafter, a contact hole for exposing the junction region of the cell region and the junction region of the NMOS transistor is opened to form a photoresist pattern for blocking other contact holes. An ohmic contact layer is formed by implanting ions into the source junction region of the cell region and the surface of the junction region of the NMOS transistor through the open contact hole. After the ohmic contact layer is formed, the photoresist pattern used as the ion implantation blocking mask to remove the ohmic contact layer is removed by a strip process, and then a cleaning process is performed. Thereafter, a contact plug is formed in each of the contact holes, a damascene pattern is formed in the insulating layer, and a subsequent process such as an interconnection process or a protective film formation process is performed, such as forming a metal wiring in the damascene pattern. do.

상기한 바와 같이 종래에는 오믹 접촉층을 형성하기 위해 이온 주입차단 마스크로 이용된 포토레지스트 패턴은 층간 절연막의 상부 뿐 아니라 PMOS 트랜지스터의 콘택홀의 내부에도 형성된다. 이 때, 층간 절연막의 상부에 형성된 포토레지스트 패턴보다 콘택홀의 내부에 형성된 포토레지스트 패턴이 두껍기 때문에 후속 스트립 공정에서 콘택홀 내부에 포토레지스트 패턴이 잔류할 수 있다. 이에 따라 포토레지스트 패턴이 잔류하는 콘택홀의 내부에 콘택 플러그를 형성하면, 콘택 플러그와 접합 영역 간의 접촉 저항의 특성을 확보하기 어려워진다. 또한, 세정 공정의 영향으로 콘택홀의 저면 및 측벽을 통해 노출된 부분이 손실되어 접촉 저항을 균일하게 제어하기 어려워지고, 더욱 심각하게는 이웃하는 콘택홀이 연결되어 후속에서 형성되는 콘택 플러그간에 브릿지가 발생할 수 있다. 이러한 문제점은 반도체 소자의 고집적화에 따라 콘택홀이 형성될 영역의 공간 및 콘택홀의 크기가 작아지면서 콘택홀의 종횡비(aspect ratio)가 증가하여 더 크게 부각되고 있다. As described above, the photoresist pattern conventionally used as the ion implantation blocking mask to form the ohmic contact layer is formed not only on the interlayer insulating film but also inside the contact hole of the PMOS transistor. At this time, since the photoresist pattern formed inside the contact hole is thicker than the photoresist pattern formed on the interlayer insulating layer, the photoresist pattern may remain inside the contact hole in a subsequent strip process. As a result, when the contact plug is formed inside the contact hole in which the photoresist pattern remains, it is difficult to secure the characteristics of the contact resistance between the contact plug and the junction region. In addition, due to the cleaning process, portions exposed through the bottom and sidewalls of the contact hole are lost, making it difficult to uniformly control the contact resistance, and more seriously, a bridge is formed between the contact plugs formed by connecting adjacent contact holes. May occur. This problem is more prominent because the aspect ratio of the contact hole increases as the space of the region where the contact hole is to be formed and the size of the contact hole become smaller due to the higher integration of the semiconductor device.

본 발명은 트랜지스터의 접합 영역에 오믹 접촉을 형성하기 위한 포토 마스크 공정을 삭제할 수 있는 플래시 메모리 소자의 제조방법을 제공함에 있다.The present invention provides a method of manufacturing a flash memory device capable of eliminating a photo mask process for forming an ohmic contact in a junction region of a transistor.

본 발명에 따른 플래시 메모리 소자의 제조 방법은, PMOS 트랜지스터 영역 및 NMOS 트랜지스터 영역을 포함하는 반도체 기판의 상부에 게이트 절연막 및 게이트를 형성하는 단계, PMOS 트랜지스터 영역 및 NMOS 트랜지스터 영역에 각각 형성된 게이트 양측의 반도체 기판에 접합 영역을 형성하는 단계, 게이트 및 접합 영역이 형성된 반도체 기판의 상부에 층간 절연막을 형성하는 단계, 층간 절연막을 식각하여 접합 영역을 노출시키는 콘택홀을 형성하는 단계, 및 블랭킷 이온 주입 공정으로 콘택홀을 통해 노출된 PMOS 트랜지스터 영역 및 NMOS 트랜지스터 영역에 포함된 접합 영역의 표면에 N타입 이온을 주입하여 오믹 접촉층을 형성하는 단계를 포함한다.A method of manufacturing a flash memory device according to the present invention includes forming a gate insulating film and a gate on a semiconductor substrate including a PMOS transistor region and an NMOS transistor region, and semiconductors on both sides of the gate formed in the PMOS transistor region and the NMOS transistor region, respectively. Forming a junction region in the substrate, forming an interlayer insulating film over the semiconductor substrate on which the gate and the junction region are formed, forming a contact hole to expose the junction region by etching the interlayer insulating film, and blanket ion implantation Implanting N-type ions into the surface of the PMOS transistor region and the junction region included in the NMOS transistor region exposed through the contact hole to form an ohmic contact layer.

PMOS 트랜지스터 영역 및 NMOS 트랜지스터 영역에 각각 형성된 게이트 양측의 반도체 기판에 접합 영역을 형성하는 단계는 NMOS 트랜지스터 영역에 형성된 게이트 양측의 반도체 기판에 N타입 이온을 주입하는 단계, 및 PMOS 트랜지스터 영역에 형성된 게이트 양측의 반도체 기판에 P타입 이온을 주입하는 단계를 포함한다.Forming the junction regions in the semiconductor substrates on both sides of the gate formed in the PMOS transistor region and the NMOS transistor region, respectively, implanting N-type ions into the semiconductor substrates on both sides of the gate formed in the NMOS transistor region, and in both sides of the gate formed in the PMOS transistor region. Implanting P-type ions into the semiconductor substrate.

PMOS 트랜지스터 영역 및 NMOS 트랜지스터 영역에 각각 형성된 게이트 양측 의 반도체 기판에 접합 영역을 형성하는 단계는 게이트를 마스크로 PMOS 트랜지스터 영역 및 NMOS 트랜지스터 영역에 형성된 게이트 양측의 반도체 기판에 LDD(Lightly Doped Drain)영역을 형성하는 단계, 게이트 측벽에 스페이서를 형성하는 단계, NMOS 트랜지스터 영역에 형성된 게이트 및 스페이서를 마스크로 NMOS 트랜지스터 영역의 LDD영역에 N타입 이온을 주입하는 단계, 및 PMOS 트랜지스터 영역에 형성된 게이트 및 스페이서를 마스크로 PMOS 트랜지스터 영역의 LDD영역에 P타입 이온을 주입하는 단계를 포함한다.The step of forming a junction region on the semiconductor substrate on both sides of the gate formed in the PMOS transistor region and the NMOS transistor region respectively includes forming a lightly doped drain (LDD) region on the semiconductor substrate on both sides of the gate formed on the PMOS transistor region and the NMOS transistor region using the gate as a mask. Forming a spacer; forming a spacer on the gate sidewall; implanting N-type ions into the LDD region of the NMOS transistor region using the gate and spacer formed in the NMOS transistor region as a mask; and masking the gate and spacer formed in the PMOS transistor region. Implanting P-type ions into the LDD region of the PMOS transistor region.

P타입 이온을 주입하는 단계는 1.0E15 ions/㎠ 내지 8.0E15 ions/㎠의 도즈량의 P타입 이온을 10Kev 내지 40KeV의 이온 주입 에너지로 주입함으로써 실시한다.The step of implanting P-type ions is performed by implanting P-type ions having a dose of 1.0E15 ions / cm 2 to 8.0E15 ions / cm 2 with ion implantation energy of 10 Kev to 40 KeV.

P타입 이온을 주입하는 단계에서 P타입 이온을 포함하는 소스가스로 BF2를 이용한다.In the step of implanting the P-type ions BF 2 is used as the source gas containing the P-type ions.

오믹 접촉층을 형성하는 단계는 1.0E14 ions/㎠ 내지 1.0E15 ions/㎠의 도즈량의 N타입 이온을 5KeV 내지 20KeV의 이온 주입 에너지로 주입함으로써 실시한다.The step of forming the ohmic contact layer is performed by implanting N-type ions having a dose of 1.0E14 ions / cm 2 to 1.0E15 ions / cm 2 with ion implantation energy of 5KeV to 20KeV.

오믹 접촉층을 형성하는 단계에서 N타입 이온으로 비소(As)를 이용한다.Arsenic (As) is used as the N-type ion in the step of forming the ohmic contact layer.

본 발명은 PMOS 트랜지스터의 접합 영역에 주입되는 이온을 튜닝(tuning)함으로서, 후속 공정에서 NMOS 트랜지스터의 접합 영역의 표면에 오믹 접촉(ohmic contact)층을 형성하기 위해 N타입 블랭킷 이온 주입 공정을 실시하더라도 PMOS 트랜지스터의 접합 영역의 오믹 특성을 유지할 수 있다.The present invention tunes the ions implanted into the junction region of the PMOS transistor, so that an N-type blanket ion implantation process is performed to form an ohmic contact layer on the surface of the junction region of the NMOS transistor in a subsequent process. The ohmic characteristics of the junction region of the PMOS transistor can be maintained.

또한, 본 발명은 블랭킷 이온 주입 공정으로 NMOS 트랜지스터의 접합 영역 표면에 오믹 접촉층을 형성하므로 오믹 접촉층 형성을 위한 포토 마스크 공정을 삭제할 수 있다. In addition, since the ohmic contact layer is formed on the junction region surface of the NMOS transistor by a blanket ion implantation process, the photomask process for forming the ohmic contact layer can be eliminated.

이와 같이 본 발명은 하나의 포토 마스크 공정을 삭제할 수 있으므로 포토 마스크 공정 하나에 요구되는 노광 마스크, 스트립 공정, 세정 공정 등에 소요되는 제조 비용을 절감할 수 있다. 이와 더불어 본 발명은 공정 스텝 수를 감소시켜 공정을 단순화함으로써, TAT(Turn Around Time) 단축을 통해 생산성을 향상시킬 수 있고, 아울러 공정 수율을 향상시킬 수 있다.As such, the present invention can eliminate one photo mask process, thereby reducing the manufacturing cost required for an exposure mask, strip process, cleaning process, and the like required for one photo mask process. In addition, the present invention can simplify the process by reducing the number of process steps, it is possible to improve the productivity through the reduction of the TAT (Turn Around Time), and can also improve the process yield.

또한 본 발명은 콘택홀 형성 후, 오믹 접촉층 형성을 위한 포토 마스크 공정을 삭제할 수 있으므로 콘택홀 내부에 포토레지스트 패턴이 잔류하는 문제를 원천적으로 제거할 수 있으므로 콘택 저항 특성을 안정적으로 확보할 수 있다. 이와 더불어 본 발명은 콘택홀 형성 후, 오믹 접촉층 형성을 위한 포토 마스크 공정을 삭제할 수 있어서 포토 마스크 공정에 수반되는 세정 공정을 삭제할 수 있으므로 세정 공정으로부터 유발되는 접촉 저항을 불균일성, 및 콘택 플러그간 브릿지를 방지할 수 있다.In addition, since the present invention can eliminate the photomask process for forming the ohmic contact layer after forming the contact hole, the problem that the photoresist pattern remains in the contact hole can be eliminated at the source, thereby ensuring stable contact resistance characteristics. . In addition, the present invention can delete the photo mask process for forming the ohmic contact layer after forming the contact hole, thereby eliminating the cleaning process accompanying the photo mask process. Can be prevented.

상술한 효과들에 의해 본 발명은 제품 단가 하락 및 품질 향상을 통한 제품 경쟁력 확보가 가능하다.By the above-described effects, the present invention can secure product competitiveness by lowering product cost and improving quality.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 1은 본 발명에 따른 플래시 메모리 소자의 콘택 플러그 형성 방법을 설명하기 위한 순서도이고, 도 2a 내지 도 2e는 도 1의 순서에 따른 제조 방법을 도시한 단면도이다.1 is a flowchart illustrating a method for forming a contact plug of a flash memory device according to the present invention, and FIGS. 2A to 2E are cross-sectional views illustrating a manufacturing method according to the procedure of FIG. 1.

도 1 및 도 2a를 참조하면, 셀 어레이 영역 및 주변 영역을 포함하는 반도체 기판(100) 상에 다수의 게이트들(CG, SG, LVNG, LVPG, HVG)을 형성한다(S11). 1 and 2A, a plurality of gates CG, SG, LVNG, LVPG, and HVG are formed on a semiconductor substrate 100 including a cell array region and a peripheral region (S11).

보다 상세히 하면, 셀 어레이 영역은 메모리 셀 영역 및 셀렉트 트랜지스터 영역을 포함하고, 주변 영역은 저전압 영역 및 고전압 영역을 포함한다. 또한 저전압 영역은 NMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역을 포함한다. 메모리 셀 영역에는 셀 게이트(CG)를 형성하고, 셀렉트 트랜지스터 영역에는 셀렉트 게이트(SG)를 형성한다. 셀렉트 게이트(SG)는 소스 셀렉트 게이트와 드레인 셀렉트 게이트를 포함한다. 저전압 NMOS 트랜지스터 영역에는 저전압 NMOS 트랜지스터의 게이트(LVNG)를 형성하고, 저전압 PMOS 트랜지스터 영역에는 저전압 PMOS 트랜지스터의 게이트(LVPG)를 형성하고, 고전압 영역에는 고전압 트랜지스터의 게이트(HVG)를 형성한다. 각각의 게이트(CG, SG, LVNG, LVPG, HVG)는 게이트 절연막(102), 플로 팅 게이트용 제1 도전막(104), 유전체막(106) 및 컨트롤 게이트용 제2 도전막(108)이 적층된 구조로 형성된다. 고전압 영역에 형성된 게이트 절연막(102)은 다른 영역의 게이트 절연막(102)보다 두껍게 형성되는 것이 바람직하다. 또한 셀렉트 트랜지스터 영역 및 주변 영역에 형성된 게이트들(SG, LVNG, LVPG, HVG)에 포함된 유전체막(106)에는 제1 도전막(104)과 제2 도전막(108)을 전기적으로 연결시키기 위한 콘택홀이 더 형성된다.In more detail, the cell array region includes a memory cell region and a select transistor region, and the peripheral region includes a low voltage region and a high voltage region. The low voltage region also includes an NMOS transistor region and a PMOS transistor region. The cell gate CG is formed in the memory cell region, and the select gate SG is formed in the select transistor region. The select gate SG includes a source select gate and a drain select gate. The gate LVNG of the low voltage NMOS transistor is formed in the low voltage NMOS transistor region, the gate LVPG of the low voltage PMOS transistor is formed in the low voltage PMOS transistor region, and the gate HVG of the high voltage transistor is formed in the high voltage region. Each of the gates CG, SG, LVNG, LVPG, and HVG includes a gate insulating film 102, a first conductive film 104 for floating gate, a dielectric film 106, and a second conductive film 108 for control gate. It is formed in a stacked structure. The gate insulating film 102 formed in the high voltage region is preferably formed thicker than the gate insulating film 102 in other regions. In addition, the first conductive film 104 and the second conductive film 108 are electrically connected to the dielectric film 106 included in the gates SG, LVNG, LVPG, and HVG formed in the select transistor region and the peripheral region. Contact holes are further formed.

이하에서는 게이트들(CG, SG, LVNG, LVPG, HVG)의 형성방법 일례를 구체적으로 설명한다. 먼저, 메모리 셀 영역, 셀렉트 트랜지스터 영역, 저전압 영역 및 고전압 영역을 포함하는 반도체 기판(100)의 상부에 게이트 절연막(102) 및 제1 도전막(104)을 적층한 후, 제1 도전막(104)의 상부에 소자 분리 하드 마스크 패턴(미도시)을 형성한다. 여기서, 제1 도전막(104)은 폴리 실리콘을 이용하여 형성할 수 있다. 이 후, 소자 분리 하드 마스크 패턴을 식각 마스크로 이용하여 제1 도전막(104), 게이트 절연막(102) 및 반도체 기판(100)을 식각한다. 이로써, 반도체 기판(100)의 소자 분리 영역에 트렌치(미도시)가 형성되고, 트렌치를 사이에 두고 분리된 반도체 기판(100)의 액티브 영역의 상부에는 게이트 절연막(102) 및 제1 도전막(104)이 남는다. 이 후, 산화막 등의 절연물로 트렌치를 매립하여 소자 분리막(미도시)을 형성한다. 이어서 소자 분리 하드 마스크 패턴을 제거하고, 소자 분리막 및 패터닝된 제1 도전막(104) 상에 유전체막(106)을 형성한다. 여기서, 유전체막(106)은 산화막/질화막/산화막이 적층된 구조로 형성될 수 있다. 이어서, 셀렉트 트랜지스터 영역 및 주변 영역의 게이트들(SG, LVNG, LVPG, HVG)이 형성될 부 분의 유전체막(106)을 식각하여 콘택홀을 형성하여 제1 도전막(104)을 노출시킨다. 콘택홀을 포함한 유전체막(106) 상에는 제2 도전막(108)을 적층한다. 제2 도전막(108)은 폴리 실리콘막으로 형성되거나, 폴리 실리콘막 및 금속막의 적층구조로 형성할 수 있다. 금속막은 반도체 소자의 고속(high speed) 동작을 위해 도입된 것으로서 텅스텐(W)을 이용하여 형성할 수 있다. 제2 도전막(108)의 상부에 게이트 하드 마스크 패턴을 형성한 후, 게이트 하드 마스크 패턴을 식각 마스크로 이용한 식각 공정을 제2 도전막(108), 유전체막(106) 및 제1 도전막(104)을 소자 분리막에 교차되는 방향으로 패터닝하여 게이트들(CG, SG, LVNG, LVPG, HVG)을 형성한다. Hereinafter, an example of a method of forming the gates CG, SG, LVNG, LVPG, and HVG will be described in detail. First, the gate insulating film 102 and the first conductive film 104 are stacked on the semiconductor substrate 100 including the memory cell region, the select transistor region, the low voltage region, and the high voltage region, and then the first conductive film 104. A device isolation hard mask pattern (not shown) is formed on the top of the substrate. Here, the first conductive film 104 may be formed using polysilicon. Thereafter, the first conductive film 104, the gate insulating film 102, and the semiconductor substrate 100 are etched using the device isolation hard mask pattern as an etching mask. As a result, trenches (not shown) are formed in the device isolation region of the semiconductor substrate 100, and the gate insulating layer 102 and the first conductive layer are formed on the active region of the semiconductor substrate 100 separated by the trench. 104) remains. Thereafter, the trench is filled with an insulator such as an oxide film to form an element isolation film (not shown). Subsequently, the device isolation hard mask pattern is removed, and on the device isolation layer and the patterned first conductive layer 104. The dielectric film 106 is formed. Here, the dielectric film 106 may have a structure in which an oxide film / nitride film / oxide film is stacked. Subsequently, a portion of the dielectric layer 106 in which the gates SG, LVNG, LVPG, and HVG of the select transistor region and the peripheral region are to be formed is etched to form a contact hole to expose the first conductive layer 104. The second conductive film 108 is laminated on the dielectric film 106 including the contact hole. The second conductive film 108 may be formed of a polysilicon film or may have a stacked structure of a polysilicon film and a metal film. The metal film is introduced for high speed operation of the semiconductor device and may be formed using tungsten (W). After the gate hard mask pattern is formed on the second conductive layer 108, the etching process using the gate hard mask pattern as an etching mask is performed using the second conductive layer 108, the dielectric layer 106, and the first conductive layer ( 104 is patterned in a direction crossing the device isolation layer to form gates CG, SG, LVNG, LVPG, and HVG.

도 1 및 도 2b를 참조하면, 게이트들(CG, SG, LVNG, LVPG, HVG) 양측의 반도체 기판(100)에 접합 영역들(101a, 101b, 101c, 101d)을 형성한다(S12).1 and 2B, junction regions 101a, 101b, 101c, and 101d are formed in the semiconductor substrate 100 on both sides of the gates CG, SG, LVNG, LVPG, and HVG (S12).

보다 상세히 하면, 메모리 셀 영역 및 셀렉트 트랜지스터 영역에는 셀 접합 영역(101a)이 형성되고, NMOS트랜지스터 영역에는 저전압 NMOS 접합 영역(101b)이 형성되고, PMOS트랜지스터 영역에는 저전압 PMOS 접합 영역(101c)이 형성되고, 고전압 영역에는 고전압 접합 영역(101d)이 형성된다.More specifically, the cell junction region 101a is formed in the memory cell region and the select transistor region, the low voltage NMOS junction region 101b is formed in the NMOS transistor region, and the low voltage PMOS junction region 101c is formed in the PMOS transistor region. The high voltage junction region 101d is formed in the high voltage region.

이하에서는 접합 영역들(101a, 101b, 101c, 101d)의 형성방법에 대해 상세히 설명한다. 먼저, 게이트들(CG, SG, LVNG, LVPG, HVG)이 형성된 반도체 기판(100)의 상부에 메모리 셀 영역 및 셀렉트 트랜지스터 영역을 개구시키며, 다른 영역들을 가리는 제1 포토레지스트 패턴(미도시)을 형성한다. 이 후, 제1 포토레지스트 패턴, 셀 게이트(CG), 및 셀렉트 게이트(SG)를 마스크로 메모리 셀 영역 및 셀렉트 트랜지스터 영역의 반도체 기판(100)에 셀 접합(101a)을 형성한다. 셀 접합(101a)은 소스 및 드레인을 포함한다. 셀 접합(101a) 형성 후, 제1 포토레지스트 패턴을 스트립 공정으로 제거하고, 세정 공정을 실시한다. 이어서, 게이트들(CG, SG, LVNG, LVPG, HVG)이 형성된 반도체 기판(100)의 상부에 저전압 영역을 개구시키며, 다른 영역들을 가리는 제2 포토레지스트 패턴(미도시)을 형성한다. 이 후, 제2 포토레지스트 패턴, 저전압 NMOS 트랜지스터의 게이트(LVNG), 및 저전압 PMOS 트랜지스터의 게이트(LVPG)를 마스크로 저전압 영역의 반도체 기판(100)에 제1 농도 접합영역(LDD(Lightly Doped Drain))을 형성한다. 제1 농도 접합 영역(LDD) 형성 후, 제2 포토레지스트 패턴을 스트립 공정으로 제거하고, 세정 공정을 실시한다. 이어서, 게이트들(CG, SG, LVNG, LVPG, HVG)이 형성된 반도체 기판(100)의 상부에 고전압 영역을 개구시키며, 다른 영역들을 가리는 제3 포토레지스트 패턴(미도시)을 형성한다. 이 후, 제3 포토레지스트 패턴, 고전압 트랜지스터의 게이트(HVG)를 마스크로 고전압 접합 영역(101d)을 형성한다. 고전압 접합 영역(101d)은 DDD(Double Doped Drain) 구조로 형성할 수 있다. 고전압 접합 영역(101d) 형성 후, 제3 포토레지스트 패턴을 스트립 공정으로 제거하고, 세정 공정을 실시한다. 이 후, 게이트들(CG, SG, LVNG, LVPG, HVG)의 측벽에 스페이서(110)를 형성하고, 게이트들(CG, SG, LVNG, LVPG, HVG) 및 스페이서(110)가 형성된 반도체 기판(100)의 상부에 저전압 영역의 NMOS 트랜지스터 영역을 개구시키고, 다른 영역들은 가리는 제4 포토레지스트 패턴(미도시)을 형성한다. 이 후, 제4 포토레지스트 패턴, 저전압 NMOS 트랜지스터의 게이트(LVNG), 및 스페이서(110)를 마스크로 제1 농도 접합영역(LDD)보 다 고농도의 N 타입 이온을 주입하여 N+영역(N+)을 형성한다. 이로써, 제1 농도의 접합 영역(LDD) 및 N+영역(N+)을 포함하는 저전압 NMOS 접합 영역(101b)이 형성된다. 저전압 NMOS 접합 영역(101b) 형성 후, 제4 포토레지스트 패턴을 스트립 공정으로 제거한 후, 세정 공정을 실시한다. 이 후, 게이트들(CG, SG, LVNG, LVPG, HVG) 및 스페이서(110)가 형성된 반도체 기판(100)의 상부에 저전압 영역의 PMOS 트랜지스터 영역을 개구시키고, 다른 영역들은 가리는 제5 포토레지스트 패턴(미도시)을 형성한다. 이 후, 제5 포토레지스트 패턴, 저전압 PMOS 트랜지스터의 게이트(LVPG), 및 스페이서(110)를 마스크로 제1 농도 접합영역(LDD)보다 고농도의 P 타입 이온을 주입하여 P+영역(P+)을 형성한다. P타입 이온 주입시, 공정 조건은 후속 공정에서 NMOS트랜지스터의 오믹(Ohmic) 접촉층 형성을 위해 PMOS트랜지스터에도 주입되는 N타입 이온을 고려하여 튜닝(tuning)해야 한다. 즉, 후속 공정에서 NMOS트랜지스터의 오믹(Ohmic) 접촉층 형성을 위한 N타입 이온이 저전압 PMOS 접합 영역(101c)에 주입되더라도 저전압 PMOS 접합 영역(101c)의 오믹 접촉 특성이 유지될 수 있어야 한다. 이를 위하여 P타입 이온 주입 공정은 P타입 이온을 포함하는 BF2를 주입 소스로 이용하는 것이 바람직하다. 또한 P타입 이온 주입 공정은 1.0E15 ions/㎠ 내지 8.0E15 ions/㎠의 도즈량의 BF2를 10Kev 내지 40KeV의 이온 주입 에너지로 실시하는 것이 바람직하다. 이로써, 제1 농도의 접합 영역(LDD) 및 P+영역(P+)을 포함하는 저전압 PMOS 접합 영역(101c)이 형성된다. 저전압 PMOS 접합 영역(101c) 형성 후, 제5 포토레지스트 패턴을 스트립 공정으로 제거한 후, 세 정 공정을 실시한다.Hereinafter, a method of forming the junction regions 101a, 101b, 101c, and 101d will be described in detail. First, a memory cell region and a select transistor region are opened on the semiconductor substrate 100 on which the gates CG, SG, LVNG, LVPG, and HVG are formed, and a first photoresist pattern (not shown) covering other regions is opened. Form. Thereafter, the cell junction 101a is formed in the semiconductor substrate 100 of the memory cell region and the select transistor region with the first photoresist pattern, the cell gate CG, and the select gate SG as a mask. Cell junction 101a includes a source and a drain. After the cell junction 101a is formed, the first photoresist pattern is removed by a stripping process and a cleaning process is performed. Subsequently, a low voltage region is opened on the semiconductor substrate 100 on which the gates CG, SG, LVNG, LVPG, and HVG are formed, and a second photoresist pattern (not shown) covering other regions is formed. The first concentration junction region LDD (Lightly Doped Drain) is then formed on the semiconductor substrate 100 in the low voltage region using the second photoresist pattern, the gate LVNG of the low voltage NMOS transistor, and the gate LVPG of the low voltage PMOS transistor. To form)). After the formation of the first concentration junction region LLD, the second photoresist pattern is removed by a stripping process and a cleaning process is performed. Subsequently, a high voltage region is opened on the semiconductor substrate 100 on which the gates CG, SG, LVNG, LVPG, and HVG are formed, and a third photoresist pattern (not shown) covering other regions is formed. Thereafter, the high voltage junction region 101d is formed using the third photoresist pattern and the gate HVG of the high voltage transistor as a mask. The high voltage junction region 101d may be formed of a double doped drain (DDD) structure. After the formation of the high voltage junction region 101d, the third photoresist pattern is removed by a stripping process and a cleaning process is performed. Thereafter, the spacer 110 is formed on sidewalls of the gates CG, SG, LVNG, LVPG, and HVG, and the semiconductor substrate on which the gates CG, SG, LVNG, LVPG, and HVG are formed and the spacer 110 is formed. An NMOS transistor region of the low voltage region is opened on the upper portion of 100, and a fourth photoresist pattern (not shown) is formed to cover other regions. Subsequently, a higher concentration of N-type ions than the first concentration junction region LDD is implanted using the fourth photoresist pattern, the gate LVNG of the low voltage NMOS transistor, and the spacer 110 as a mask to form the N + region N +. Form. As a result, the low voltage NMOS junction region 101b including the junction region LDD and the N + region N + at the first concentration is formed. After the low voltage NMOS junction region 101b is formed, the fourth photoresist pattern is removed by a stripping process, followed by a cleaning process. Subsequently, a fifth photoresist pattern openings the PMOS transistor region of the low voltage region and covers the other regions on the semiconductor substrate 100 on which the gates CG, SG, LVNG, LVPG, HVG and the spacer 110 are formed. (Not shown) is formed. Thereafter, a P + region P + is formed by implanting P-type ions having a higher concentration than the first concentration junction region LDD using the fifth photoresist pattern, the gate LVPG of the low voltage PMOS transistor, and the spacer 110 as a mask. do. In the P type ion implantation, the process conditions should be tuned in consideration of the N type ions implanted in the PMOS transistor to form ohmic contact layers of the NMOS transistor in a subsequent process. That is, even if N-type ions for forming an ohmic contact layer of the NMOS transistor are implanted into the low voltage PMOS junction region 101c in a subsequent process, the ohmic contact characteristic of the low voltage PMOS junction region 101c should be maintained. For this purpose, the P-type ion implantation process preferably uses BF 2 containing P-type ions as an implantation source. In the P-type ion implantation step, it is preferable to perform a dose amount of BF 2 of 1.0E15 ions / cm 2 to 8.0E15 ions / cm 2 with ion implantation energy of 10 Kev to 40 KeV. As a result, the low voltage PMOS junction region 101c including the junction region LDD and the P + region P + at the first concentration is formed. After the low voltage PMOS junction region 101c is formed, the fifth photoresist pattern is removed by a stripping process, followed by a cleaning process.

도 1 및 도 2c를 참조하면, 게이트들(CG, SG, LVNG, LVPG, HVG) 및 접합 영역들(101a, 101b, 101c, 101d)이 형성된 반도체 기판(100) 상에 층간 절연막(112)을 형성하고(S13), 층간 절연막(112)에 제1 내지 제4 콘택홀(114a, 114b, 114c, 114d)을 형성한다(S14). 1 and 2C, an interlayer insulating layer 112 is formed on a semiconductor substrate 100 on which gates CG, SG, LVNG, LVPG, and HVG and junction regions 101a, 101b, 101c, and 101d are formed. In operation S13, first to fourth contact holes 114a, 114b, 114c, and 114d are formed in the interlayer insulating layer 112 (S14).

보다 상세히 하면, 제1 콘택홀(114a)은 셀렉트 게이트(SG) 사이에 형성된 셀 접합 영역(101a)을 노출시키는 것이며, 제2 콘택홀(114b)은 저전압 NMOS 접합 영역(101b)을 노출시키는 것이며, 제3 콘택홀(114c)은 저전압 PMOS 접합 영역(101c)을 노출시키는 것이며, 제4 콘택홀(114d)은 고전압 접합 영역(101d)을 노출시키는 것이다. 특히, 제1 콘택홀(114a)은 셀렉트 게이트(SG) 중 소스 셀렉트 게이트 사이에 형성된 셀 접합 영역(101a)을 노출시키는 것일 수 있다.In more detail, the first contact hole 114a exposes the cell junction region 101a formed between the select gates SG, and the second contact hole 114b exposes the low voltage NMOS junction region 101b. The third contact hole 114c exposes the low voltage PMOS junction region 101c, and the fourth contact hole 114d exposes the high voltage junction region 101d. In particular, the first contact hole 114a may expose the cell junction region 101a formed between the source select gates of the select gates SG.

이하, 제1 내지 제4 콘택홀(114a, 114b, 114c, 114d)의 형성방법에 대해 상세히 설명한다. 먼저, 게이트들(CG, SG, LVNG, LVPG, HVG) 및 접합 영역들(101a, 101b, 101c, 101d)이 형성된 반도체 기판(100) 상에 층간 절연막(112)을 형성한다. 이 후, 층간 절연막(112)의 상부에 셀렉트 게이트(SG) 사이에 형성된 셀 접합 영역(101a), 저전압 NMOS 접합 영역(101b), 저전압 PMOS 접합 영역(101c), 및 고전압 접합 영역(101d)과 중첩된 층간 절연막(112)을 개구시키는 제6 포토레지스트 패턴(미도시)을 형성한다. 이 후, 개구된 층간 절연막(112)을 식각하여 제1 내지 제4 콘택홀(114a, 114b, 114c, 114d)을 형성한다. 이어서, 제6 포토레지스트 패턴을 스트립 공정으로 제거하고, 세정 공정을 실시한다.Hereinafter, a method of forming the first to fourth contact holes 114a, 114b, 114c, and 114d will be described in detail. First, an interlayer insulating layer 112 is formed on a semiconductor substrate 100 on which gates CG, SG, LVNG, LVPG, and HVG and junction regions 101a, 101b, 101c, and 101d are formed. Thereafter, the cell junction region 101a, the low voltage NMOS junction region 101b, the low voltage PMOS junction region 101c, and the high voltage junction region 101d formed between the select gates SG on the interlayer insulating layer 112. A sixth photoresist pattern (not shown) for opening the overlapped interlayer insulating layer 112 is formed. Thereafter, the opened interlayer insulating layer 112 is etched to form first to fourth contact holes 114a, 114b, 114c, and 114d. Subsequently, the sixth photoresist pattern is removed by a stripping process and a cleaning process is performed.

도 1 및 도 2d를 참조하면, 제1 내지 제4 콘택홀(114a, 114b, 114c, 114d)을 통해 노출된 접합 영역들(101a, 101b, 101c, 101d)의 표면에 오믹 접촉층(116)을 형성한다(S15).1 and 2D, an ohmic contact layer 116 is formed on a surface of the junction regions 101a, 101b, 101c, and 101d exposed through the first to fourth contact holes 114a, 114b, 114c, and 114d. To form (S15).

이하, 오믹 접촉층(116)의 형성방법을 상세히 한다. 오믹 접촉층(116)은 포토 마스크 공정을 통해 형성된 포토레지스트 패턴을 별도로 형성하는 종래의 기술과 달리 포토레지스트 패턴을 사용하지 않고 블랭킷 이온 주입 공정으로 N타입 이온을 주입하여 형성한다. 본 발명에서 오믹 접촉층은 블랭킷 이온 주입 공정으로 형성하므로 PMOS트랜지스터 영역에도 N타입 이온이 주입된 오믹 접촉층(116)이 형성될 수 있으나, 도 2b에서 상술한 바와 같이 PMOS 트랜지스터 영역에 접합 영역(101c)을 형성할 때 이를 고려하였으므로 저전압 PMOS 접합 영역(101c)의 오믹 특성을 유지할 수 있다. 오믹 접촉층(116) 형성시, N타입 이온으로 인(P) 대신 비소(As)를 소스로 이용하는 것이 바람직하다. 또한 오믹 접촉층(116) 형성시, 1.0E14 ions/㎠ 내지 1.0E15 ions/㎠의 도즈량의 비소를 5KeV 내지 20KeV의 이온 주입 에너지로 주입하여 실시하는 것이 바람직하다. 이와 같이 오믹 접촉층(116) 형성시, N타입 이온으로 인(P) 대신 비소(As)를 이용하면, 고전압 NMOS영역의 드레인 소스 브레이크 다운 전압(BVDSS)을 향상시킬 수 있다. 보다 상세히 1V 내지 2V정도 향상시킬 수 있다.Hereinafter, the method of forming the ohmic contact layer 116 will be described in detail. The ohmic contact layer 116 is formed by implanting N-type ions by a blanket ion implantation process without using a photoresist pattern, unlike a conventional technique of separately forming a photoresist pattern formed through a photomask process. In the present invention, since the ohmic contact layer is formed by a blanket ion implantation process, the ohmic contact layer 116 into which the N-type ion is implanted may also be formed in the PMOS transistor region, but as described above with reference to FIG. 2B, the junction region may be formed in the PMOS transistor region. Considering this when forming 101c, the ohmic characteristics of the low voltage PMOS junction region 101c can be maintained. In forming the ohmic contact layer 116, it is preferable to use arsenic (As) as a source instead of phosphorus (P) as the N-type ion. In addition, when the ohmic contact layer 116 is formed, it is preferable to carry out by implanting arsenic having a dose amount of 1.0E14 ions / cm 2 to 1.0E15 ions / cm 2 with ion implantation energy of 5KeV to 20KeV. As described above, when arsenic (As) is used instead of phosphorus (P) as the N-type ion in forming the ohmic contact layer 116, the drain source breakdown voltage BVDSS of the high voltage NMOS region may be improved. In more detail, 1V to 2V may be improved.

이와 같이 이온 주입 마스크를 사용하지 않는 블랭킷 이온 주입 공정으로 오믹 접촉층(116)을 형성하게 되면 1개의 포토 마스크 수를 저감하고, 이에 따른 포토레지스트의 스트립 공정 및 세정 공정을 생략할 수 있어 포토 마스크 공정에 소 요되는 투자 비용을 절감할 수 있다. 또한, 본 발명은 블랭킷 이온 주입 공정으로 오믹 접촉층(116)을 형성함으로써 공정 단순화를 통해 TAT(Turn Around Time) 단축으로 생산성을 향상시킬 수 있고, 아울러 공정 수율을 향상시킬 수 있다.When the ohmic contact layer 116 is formed by a blanket ion implantation process without using an ion implantation mask as described above, the number of one photo mask can be reduced, and thus the photoresist stripping process and cleaning process can be omitted. The investment cost of the process can be reduced. In addition, according to the present invention, the ohmic contact layer 116 may be formed by a blanket ion implantation process, thereby simplifying the process, thereby improving productivity by shortening the TAT (Turn Around Time), and improving the process yield.

도 1 및 도 2e를 참조하면, 제1 내지 제4 콘택홀 각각의 내부에 도전물을 매립하여, 제1 내지 제4 콘택 플러그(118a, 118b, 118c, 118d)를 형성한다. 제1 내지 제4 콘택 플러그(118a, 118b, 118c, 118d)는 상술한 공정 조건에 따라 형성된 접합 영역들(101a, 101b, 101c, 101d)에 오믹 접촉한다. 도면에 도시하지 않았으나, 후속으로 보호막을 형성하는 패시베이션(passivation) 공정 및 패드(Pad) 형성 공정 등을 순차적으로 진행한다.1 and 2E, conductive materials are embedded in each of the first to fourth contact holes to form first to fourth contact plugs 118a, 118b, 118c, and 118d. The first to fourth contact plugs 118a, 118b, 118c, and 118d make ohmic contact with the junction regions 101a, 101b, 101c, and 101d formed according to the above-described process conditions. Although not shown in the drawings, a passivation process and a pad forming process of subsequently forming a protective film are sequentially performed.

상술한 바와 같이 본 발명에 따른 이온 주입 마스크를 사용하지 않는 블랭킷 이온 주입 공정으로 오믹 접촉층을 형성하게 되면 1개의 포토 마스크 수를 감소할수 있다. 또한 본 발명에서 PMOS 트랜지스터의 접합 영역에 N타입 이온이 주입되더라도 즉, N타입 블랭킷 이온 주입 공정을 적용하더라도 P타입 이온 주입시 공정 조건을 튜닝하여 PMOS 트랜지스터의 접합 영역의 오믹 특성을 유지할 수 있다. As described above, when the ohmic contact layer is formed by the blanket ion implantation process without using the ion implantation mask according to the present invention, the number of one photo mask may be reduced. In the present invention, even if N-type ions are implanted in the junction region of the PMOS transistor, that is, even when the N-type blanket ion implantation process is applied, the ohmic characteristics of the junction region of the PMOS transistor can be maintained by tuning process conditions during the P-type ion implantation.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

도 1은 본 발명에 따른 플래시 메모리 소자의 콘택 플러그 형성 방법을 설명하기 위한 순서도.1 is a flowchart illustrating a method for forming a contact plug of a flash memory device according to the present invention.

도 2a 내지 도 2e는 도 1의 순서에 따른 제조 방법을 도시한 단면도들.2a to 2e are sectional views showing the manufacturing method according to the sequence of FIG.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 반도체 기판 101a, 101b, 101c, 101d : 접합 영역100: semiconductor substrate 101a, 101b, 101c, 101d: junction region

102 : 게이트 절연막 104 : 제1 도전막102 gate insulating film 104 first conductive film

106 : 유전체막 108 : 제2 도전막106: dielectric film 108: second conductive film

110 : 스페이서 112 : 층간 절연막110 spacer 112 interlayer insulating film

114a, 114b, 114c, 114d : 콘택홀 116 : 오믹 접촉층114a, 114b, 114c, 114d: contact hole 116: ohmic contact layer

Claims (7)

PMOS 트랜지스터 영역 및 NMOS 트랜지스터 영역을 포함하는 반도체 기판의 상부에 게이트 절연막 및 게이트를 형성하는 단계;Forming a gate insulating film and a gate over the semiconductor substrate including the PMOS transistor region and the NMOS transistor region; 상기 PMOS 트랜지스터 영역 및 상기 NMOS 트랜지스터 영역에 각각 형성된 상기 게이트 양측의 상기 반도체 기판에 접합 영역을 형성하는 단계;Forming a junction region in the semiconductor substrate on both sides of the gate respectively formed in the PMOS transistor region and the NMOS transistor region; 상기 게이트 및 상기 접합 영역이 형성된 상기 반도체 기판의 상부에 층간 절연막을 형성하는 단계;Forming an interlayer insulating layer on the semiconductor substrate on which the gate and the junction region are formed; 상기 층간 절연막을 식각하여 상기 접합 영역을 노출시키는 콘택홀을 형성하는 단계; 및Etching the interlayer insulating film to form a contact hole exposing the junction region; And 블랭킷 이온 주입 공정으로 상기 콘택홀을 통해 노출된 상기 PMOS 트랜지스터 영역 및 상기 NMOS 트랜지스터 영역에 포함된 상기 접합 영역의 표면에 N타입 이온을 주입하여 오믹 접촉층을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조방법.Implanting N-type ions into a surface of the junction region included in the PMOS transistor region and the NMOS transistor region exposed through the contact hole by a blanket ion implantation process to form an ohmic contact layer. Manufacturing method. 제 1 항에 있어서,The method of claim 1, 상기 PMOS 트랜지스터 영역 및 상기 NMOS 트랜지스터 영역에 각각 형성된 상기 게이트 양측의 상기 반도체 기판에 접합 영역을 형성하는 단계는Forming a junction region in the semiconductor substrate on both sides of the gate formed in the PMOS transistor region and the NMOS transistor region, respectively 상기 NMOS 트랜지스터 영역에 형성된 상기 게이트 양측의 상기 반도체 기판에 N타입 이온을 주입하는 단계; 및Implanting N-type ions into the semiconductor substrate on both sides of the gate formed in the NMOS transistor region; And 상기 PMOS 트랜지스터 영역에 형성된 상기 게이트 양측의 상기 반도체 기판에 P타입 이온을 주입하는 단계를 포함하는 플래시 메모리 소자의 제조방법.Implanting P-type ions into the semiconductor substrate on both sides of the gate formed in the PMOS transistor region. 제 1 항에 있어서,The method of claim 1, 상기 PMOS 트랜지스터 영역 및 상기 NMOS 트랜지스터 영역에 각각 형성된 상기 게이트 양측의 상기 반도체 기판에 접합 영역을 형성하는 단계는Forming a junction region in the semiconductor substrate on both sides of the gate formed in the PMOS transistor region and the NMOS transistor region, respectively 상기 게이트를 마스크로 상기 PMOS 트랜지스터 영역 및 상기 NMOS 트랜지스터 영역에 형성된 상기 게이트 양측의 상기 반도체 기판에 LDD(Lightly Doped Drain)영역을 형성하는 단계;Forming a lightly doped drain (LDD) region in the semiconductor substrate on both sides of the gate formed in the PMOS transistor region and the NMOS transistor region using the gate as a mask; 상기 게이트 측벽에 스페이서를 형성하는 단계;Forming a spacer on the gate sidewall; 상기 NMOS 트랜지스터 영역에 형성된 상기 게이트 및 상기 스페이서를 마스크로 상기 NMOS 트랜지스터 영역의 상기 LDD영역에 N타입 이온을 주입하는 단계; 및Implanting N-type ions into the LDD region of the NMOS transistor region using the gate and the spacer formed in the NMOS transistor region as a mask; And 상기 PMOS 트랜지스터 영역에 형성된 상기 게이트 및 상기 스페이서를 마스크로 상기 PMOS 트랜지스터 영역의 상기 LDD영역에 P타입 이온을 주입하는 단계를 포함하는 플래시 메모리 소자의 제조방법.And implanting P-type ions into the LDD region of the PMOS transistor region using the gate and the spacer formed in the PMOS transistor region as a mask. 제 2 항 또는 제 3 항에 있어서,The method of claim 2 or 3, 상기 P타입 이온을 주입하는 단계는 Injecting the P-type ion 1.0E15 ions/㎠ 내지 8.0E15 ions/㎠의 도즈량의 상기 P타입 이온을 10Kev 내지 40KeV의 이온 주입 에너지로 주입함으로써 실시하는 플래시 메모리 소자의 제조방법.A method of manufacturing a flash memory device, wherein the P-type ions having a dose of 1.0E15 ions / cm 2 to 8.0E15 ions / cm 2 are implanted with ion implantation energy of 10 Kev to 40 KeV. 제 4 항에 있어서,The method of claim 4, wherein 상기 P타입 이온을 주입하는 단계에서 상기 P타입 이온을 포함하는 소스가스로 BF2를 이용하는 플래시 메모리 소자의 제조방법. A method of manufacturing a flash memory device using BF 2 as a source gas containing the P-type ions in the step of implanting the P-type ions. 제 1 항에 있어서,The method of claim 1, 상기 오믹 접촉층을 형성하는 단계는 Forming the ohmic contact layer 1.0E14 ions/㎠ 내지 1.0E15 ions/㎠의 도즈량의 상기 N타입 이온을 5KeV 내지 20KeV의 이온 주입 에너지로 주입함으로써 실시하는 플래시 메모리 소자의 제조방법.A method of manufacturing a flash memory device, wherein the N-type ion having a dose of 1.0E14 ions / cm 2 to 1.0E15 ions / cm 2 is implanted with ion implantation energy of 5 KeV to 20 KeV. 제 6 항에 있어서,The method of claim 6, 상기 오믹 접촉층을 형성하는 단계에서 상기 N타입 이온으로 비소(As)를 이용하는 플래시 메모리 소자의 제조방법.A method of manufacturing a flash memory device using arsenic (As) as the N-type ion in the step of forming the ohmic contact layer.
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