KR20100018933A - Circuit for generating power-up signal of semiconductor memory apparatus - Google Patents

Circuit for generating power-up signal of semiconductor memory apparatus Download PDF

Info

Publication number
KR20100018933A
KR20100018933A KR1020080077696A KR20080077696A KR20100018933A KR 20100018933 A KR20100018933 A KR 20100018933A KR 1020080077696 A KR1020080077696 A KR 1020080077696A KR 20080077696 A KR20080077696 A KR 20080077696A KR 20100018933 A KR20100018933 A KR 20100018933A
Authority
KR
South Korea
Prior art keywords
transistor
output node
voltage
power
source
Prior art date
Application number
KR1020080077696A
Other languages
Korean (ko)
Other versions
KR100985758B1 (en
Inventor
사두환
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080077696A priority Critical patent/KR100985758B1/en
Publication of KR20100018933A publication Critical patent/KR20100018933A/en
Application granted granted Critical
Publication of KR100985758B1 publication Critical patent/KR100985758B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Logic Circuits (AREA)

Abstract

PURPOSE: A circuit of generating the power-up signal of a semiconductor memory device is provided to increase the voltage increasing rate of a power-up signal by detecting not only external voltage level but also the voltage level of a power-up signal. CONSTITUTION: A voltage supplying unit(100) applies an external voltage to an output node. A control signal generating unit(200) lowers the voltage level of a control signal corresponding to the external voltage level according to the rising of the external voltage level. An output node voltage controlling unit(300) increases the voltage level of the output node according to the lowering of the voltage level of the control signal. The output node voltage controlling unit increases the voltage increasing rate of the output node in the state of the output node voltage level higher than a specified level. The output node outputs a power up signal.

Description

반도체 메모리 장치의 파워 업 신호 생성 회로{Circuit for Generating Power-up Signal of Semiconductor Memory Apparatus}Circuit for Generating Power-up Signal of Semiconductor Memory Apparatus

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 파워 업 신호 생성 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory devices, and more particularly to a power up signal generation circuit.

파워 업 신호는 일반적으로 반도체 메모리 장치를 초기화시키는 데 사용되는 신호로서, 반도체 메모리 장치에 외부 전압이 인가된 이후 외부 전압이 특정 레벨을 초과하면 인에이블되는 신호이다. 파워 업 신호가 디스에이블 상태에 있을 때 반도체 메모리 장치는 초기화되며, 파워 업 신호가 인에이블되면 반도체 메모리 장치는 정상 동작을 수행한다. The power-up signal is generally used to initialize a semiconductor memory device. The power-up signal is a signal that is enabled when an external voltage exceeds a specific level after an external voltage is applied to the semiconductor memory device. The semiconductor memory device is initialized when the power up signal is in the disabled state, and the semiconductor memory device performs a normal operation when the power up signal is enabled.

이러한 파워 업 신호는 일반적으로 도 1에 도시된 파워 업 신호 생성 회로에서 생성된다.This power up signal is generally generated in the power up signal generation circuit shown in FIG.

일반적인 파워 업 신호 생성 회로는 제 1 및 제 2 저항 소자(R1, R2), 및 제 1 내지 제 3 트랜지스터(N1, P1, N2)를 포함한다. 상기 제 1 저항 소자(R1)는 일단에 외부 전압(VDD)을 인가 받는다. 상기 제 2 저항 소자(R2)는 일단에 상기 제 1 저항 소자(R1)의 타단이 연결된다. 상기 제 1 트랜지스터(N1)는 게이트에 상기 제 1 및 제 2 저항 소자(R1, R2)가 연결된 노드가 연결되고 드레인에 상기 제 2 저항 소자(R2)의 타단이 연결되며 소오스에 접지단(VSS)이 연결된다. 상기 제 2 트랜지스터(P1)는 게이트에 접지단(VSS)이 연결되고 소오스에 외부 전압(VDD)을 인가 받는다. 상기 제 3 트랜지스터(N2)는 드레인에 상기 제 2 트랜지스터(P1)의 드레인이 연결되고 게이트에 상기 제 2 저항 소자(R2)의 타단이 연결되며 소오스에 접지단(VSS)이 연결된다. 이때, 상기 제 2 트랜지스터(P2)와 상기 제 3 트랜지스터(N2)가 연결된 노드에서 상기 파워 업 신호(power_up)가 출력된다.A general power up signal generation circuit includes first and second resistor elements R1 and R2 and first to third transistors N1, P1 and N2. The first resistor R1 receives an external voltage VDD at one end thereof. The other end of the first resistance element R1 is connected to one end of the second resistance element R2. In the first transistor N1, a node connected to the first and second resistors R1 and R2 is connected to a gate thereof, another end of the second resistor element R2 is connected to a drain, and a ground terminal VSS is connected to a source. ) Is connected. The second transistor P1 has a ground terminal VSS connected to a gate and an external voltage VDD applied to a source. In the third transistor N2, the drain of the second transistor P1 is connected to the drain, the other end of the second resistor element R2 is connected to the gate, and the ground terminal VSS is connected to the source. In this case, the power-up signal power_up is output at the node where the second transistor P2 and the third transistor N2 are connected.

이와 같이 구성된 일반적인 파워 업 신호 생성 회로의 동작을 도 2를 참조하여 설명하면 다음과 같다.The operation of the general power-up signal generation circuit configured as described above will be described with reference to FIG. 2.

반도체 메모리 장치에 외부 전압(VDD)이 인가된다. 상기 외부 전압(VDD) 레벨이 상승하기 시작한다. An external voltage VDD is applied to the semiconductor memory device. The external voltage VDD level starts to rise.

제 2 트랜지스터(P1)는 게이트에 접지단(VSS)이 연결되어 턴온된 상태이므로 초기, 외부 전압(VDD) 레벨이 증가하면 파워 업 신호(power_up)의 전압 레벨 또한 외부 전압(VDD) 레벨과 같이 상승한다.Since the second transistor P1 is turned on with the ground terminal VSS connected to the gate, when the external voltage VDD level is increased initially, the voltage level of the power-up signal power_up is also equal to the external voltage VDD level. To rise.

상기 외부 전압(VDD)의 레벨이 상승하여 제 3 트랜지스터(N2)를 턴온시키면, 상기 파워 업 신호(power_up)의 레벨은 접지(VSS) 레벨이 된다.When the level of the external voltage VDD rises to turn on the third transistor N2, the level of the power up signal power_up becomes the ground VSS level.

상기 외부 전압(VDD) 레벨이 더욱 상승하게 되면 제 1 트랜지스터(N1)가 턴온된다. 상기 제 1 트랜지스터(N1)가 턴온되면 상기 제 3 트랜지스터(N2)가 턴오프되어, 상기 파워 업 신호(power_up)의 전압 레벨을 상승시킨다. When the level of the external voltage VDD further increases, the first transistor N1 is turned on. When the first transistor N1 is turned on, the third transistor N2 is turned off to increase the voltage level of the power up signal power_up.

이러한 구조의 파워 업 신호 생성 회로는 도 2에 도시된 바와 같이, 상기 파 워 업 신호(power_up)의 전압 상승률이 완만한 것을 알 수 있다. 이러한 이유는 상기 제 1 트랜지스터(N1)의 턴온 정도가 커질수록 상기 제 3 트랜지스터(N2)의 턴온 정도가 작아지도록 구성되어 있기 때문이다. 상기 파워 업 신호(power_up)의 전압 레벨은 상기 제 1 및 제 3 트랜지스터(N1, N2)에 관계되어 상승함으로, 상기 제 1 및 제 3 트랜지스터(N1, N2)의 P.V.T(process, voltage, temperature) 변화에 따라 상기 파워 업 신호(power_up)의 인에이블 타이밍이 변할 수 있다. As shown in FIG. 2, the power-up signal generation circuit having the above-described structure has a moderate rate of increase in voltage of the power-up signal power_up. This is because the turn-on degree of the third transistor N2 decreases as the turn-on degree of the first transistor N1 increases. As the voltage level of the power-up signal power_up rises in relation to the first and third transistors N1 and N2, the process, voltage and temperature (PVT) of the first and third transistors N1 and N2 are increased. According to the change, an enable timing of the power up signal power_up may change.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 일반적인 파워 업 신호 생성 회로보다 파워 업 신호의 전압 상승률을 높여, P.V.T 변화에 덜 민감하게 파워 업 신호를 인에이블 시킬 수 있는 반도체 메모리 장치의 파워 업 신호 생성 회로를 제공함에 그 목적이 있다. SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and increases the rate of voltage rise of a power-up signal than a general power-up signal generation circuit, thereby enabling the power-up signal to be less sensitive to PVT changes. The purpose is to provide an up signal generation circuit.

본 발명의 실시예에 따른 반도체 메모리 장치의 파워 업 신호 생성 회로는 출력 노드에 외부 전압을 인가시키는 전압 공급부, 상기 외부 전압 레벨이 상승할수록 상기 외부 전압 레벨인 제어 신호의 전압 레벨을 낮추는 제어 신호 생성부, 및 상기 제어 신호의 전압 레벨이 낮아질수록 상기 출력 노드의 전압 레벨을 상승시키며, 상기 출력 노드의 전압 레벨이 특정 레벨이상 높아지면 상기 출력 노드의 전압 상승률을 높이는 출력 노드 전압 제어부를 포함하며, 상기 출력 노드에서 파워 업 신호가 출력되는 것을 특징으로 한다.A power up signal generation circuit of a semiconductor memory device according to an embodiment of the present invention generates a voltage supply unit for applying an external voltage to an output node, and generates a control signal that lowers the voltage level of the control signal that is the external voltage level as the external voltage level increases. And an output node voltage controller configured to increase the voltage level of the output node as the voltage level of the control signal decreases, and increase the voltage increase rate of the output node when the voltage level of the output node becomes higher than a certain level. The power up signal is output from the output node.

본 발명에 따른 반도체 메모리 장치의 파워 업 신호 생성 회로는 P.V.T 변화에 덜 민감하게 파워 업 신호를 인에이블시킴으로, 반도체 메모리 장치의 동작 안정성을 높이는 효과가 있다.The power-up signal generation circuit of the semiconductor memory device according to the present invention enables the power-up signal to be less sensitive to P.V.T changes, thereby improving the operational stability of the semiconductor memory device.

본 발명의 실시예에 따른 반도체 메모리 장치의 파워 업 신호 생성 회로는 도 3에 도시된 바와 같이, 전압 공급부(100), 제어 신호 생성부(200), 및 출력 노드 전압 제어부(300)를 포함한다.The power up signal generation circuit of the semiconductor memory device according to the embodiment of the present invention includes a voltage supply unit 100, a control signal generation unit 200, and an output node voltage control unit 300 as shown in FIG. 3. .

상기 전압 공급부(100)는 출력 노드(node_out)에 외부 전압(VDD)을 인가시킨다.The voltage supply unit 100 applies an external voltage VDD to the output node node_out.

상기 전압 공급부(100)는 제 1 트랜지스터(P11)를 포함한다. 상기 제 1 트랜지스터(P11)는 게이트에 접지단(VSS)이 연결되고 소오스에 외부 전압(VDD)을 인가 받고 드레인에 상기 출력 노드(node_out)가 연결된다.The voltage supply part 100 includes a first transistor P11. The first transistor P11 has a ground terminal VSS connected to a gate thereof, an external voltage VDD applied to a source thereof, and the output node node_out connected to a drain thereof.

상기 제어 신호 생성부(200)는 외부 전압(VDD) 레벨이 상승할수록 외부 전압(VDD) 레벨인 제어 신호(ctrl)의 전압 레벨을 낮춘다.The control signal generator 200 decreases the voltage level of the control signal ctrl, which is the external voltage VDD level, as the external voltage VDD level increases.

상기 제어 신호 생성부(200)는 제 1 및 제 2 저항 소자(R11, R12), 및 제 2 트랜지스터(N11)를 포함한다. 상기 제 1 저항 소자(R11)는 일단에 외부 전압(VDD)을 인가 받는다. 상기 제 2 저항 소자(R12)는 상기 제 1 저항 소자(R11)의 타단이 연결된다. 상기 제 2 트랜지스터(N11)는 게이트에 상기 제 1 저항 소자(R11)와 상기 제 2 저항 소자(R12)가 연결된 노드가 연결되고 드레인에 상기 제 2 저항 소자(R12)의 타단이 연결되며 소오스에 접지단(VSS)이 연결된다.The control signal generator 200 includes first and second resistors R11 and R12 and a second transistor N11. The first resistor R11 receives an external voltage VDD at one end thereof. The other end of the first resistance element R11 is connected to the second resistance element R12. The second transistor N11 has a gate connected to a node to which the first resistance element R11 and the second resistance element R12 are connected, and the other end of the second resistance element R12 to a drain is connected to a source. Ground terminal VSS is connected.

상기 출력 노드 전압 제어부(300)는 상기 제어 신호(ctrl)의 전압 레벨이 낮아질수록 상기 출력 노드(node_out)의 전압 레벨을 상승시키며, 상기 출력 노드의 전압 레벨이 특정 레벨이상 높아지면 상기 출력 노드(node_out)의 전압 상승률을 높인다. 이때, 상기 출력 노드(node_out)에서 파워 업 신호(power_up)가 출력된다.The output node voltage controller 300 increases the voltage level of the output node node_out as the voltage level of the control signal ctrl decreases, and increases the voltage level of the output node higher than a specific level. increase the rate of voltage rise in node_out). At this time, a power up signal power_up is output from the output node node_out.

상기 출력 노드 전압 제어부(300)는 제 3 내지 제 5 트랜지스터(N12~N14)를 포함한다. 상기 제 3 트랜지스터(N12)는 게이트에 상기 제어 신호(ctrl)를 입력 받고 드레인에 상기 출력 노드(node_out)가 연결된다. 상기 제 4 트랜지스터(N13)는 드레인에 상기 제 3 트랜지스터(N12)의 소오스가 연결되고 게이트에 외부 전압(VDD)을 인가 받으며 소오스에 접지단(VSS)이 연결된다. 상기 제 5 트랜지스터(N14)는 게이트에 상기 출력 노드(node_out)가 연결되고 드레인에 외부 전압(VDD)을 인가 받으며 소오스에 상기 제 3 트랜지스터(N12)의 소오스와 상기 제 4 트랜지스터(N13)의 드레인이 연결된 노드가 연결된다.The output node voltage controller 300 includes third to fifth transistors N12 to N14. The third transistor N12 receives the control signal ctrl at a gate thereof, and the output node node_out is connected to a drain thereof. In the fourth transistor N13, a source of the third transistor N12 is connected to a drain, an external voltage VDD is applied to a gate, and a ground terminal VSS is connected to the source. The fifth transistor N14 is connected to a gate of the output node node_out, receives an external voltage VDD from a drain, and a source of the third transistor N12 and a drain of the fourth transistor N13 to a source. This connected node is connected.

상기 출력 노드 전압 제어부(300)는 도 4에 도시된 출력 노드 전압 제어부(301)과 같이 구성될 수도 있다. The output node voltage controller 300 may be configured like the output node voltage controller 301 illustrated in FIG. 4.

상기 출력 노드 전압 제어부(301)는 제 6 내지 제 9 트랜지스터(N21, N22, N23, N24)를 포함한다. 상기 제 6 트랜지스터(N21)는 게이트에 상기 제어 신호(ctrl)를 입력 받고 드레인에 상기 출력 노드(node_out)가 연결된다. 상기 제 7 트랜지스터(N22)는 게이트에 상기 제어 신호(ctrl)를 입력 받고 드레인에 상기 제 6 트랜지스터(N21)의 소오스가 연결된다. 상기 제 8 트랜지스터(N23)는 게이트에 외부 전압(VDD)을 인가 받고 드레인에 상기 제 7 트랜지스터(N22)의 소오스가 연결되며 소오스에 접지단(VSS)이 연결된다. 상기 제 9 트랜지스터(N24)는 게이트에 상기 출력 노드(node_out)가 연결되고 드레인에 외부 전압(VDD)을 인가 받으며 소오스에 상기 제 6 트랜지스터(N21)의 소오스와 상기 제 7 트랜지스터(N22)의 드레인이 연결된 노드가 연결된다.The output node voltage controller 301 includes sixth to ninth transistors N21, N22, N23, and N24. The sixth transistor N21 receives the control signal ctrl at a gate thereof, and the output node node_out is connected to a drain thereof. The seventh transistor N22 receives the control signal ctrl at a gate thereof, and a source of the sixth transistor N21 is connected to a drain thereof. The eighth transistor N23 receives an external voltage VDD at a gate, a source of the seventh transistor N22 is connected to a drain, and a ground terminal VSS is connected to the source. The ninth transistor N24 is connected to the output node node_out at a gate thereof, receives an external voltage VDD at a drain thereof, and a source of the sixth transistor N21 and a drain of the seventh transistor N22 at a source thereof. This connected node is connected.

이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 파워 업 신호 생성 회로는 다음과 같이 동작한다.The power up signal generation circuit of the semiconductor memory device according to the embodiment configured as described above operates as follows.

도 5를 참조하면, 반도체 메모리 장치에 외부 전압(VDD)이 인가된 시점부터 파워 업 신호(power_up)의 전압 레벨은 외부 전압(VDD)의 상승과 함께 상승한다. 이유는 도 3에 도시된 제 1 트랜지스터(P11)는 게이트가 접지단(VSS)에 연결되어 항상 턴온되어 있어, 외부 전압(VDD)을 출력 노드(node_out)에 인가시키기 때문이다. 이때, 상기 출력 노드(node_out)의 전압 레벨이 상기 파워 업 신호(power_up)의 전압 레벨이다.Referring to FIG. 5, the voltage level of the power-up signal power_up increases with the increase of the external voltage VDD from the time when the external voltage VDD is applied to the semiconductor memory device. The reason is that the first transistor P11 shown in FIG. 3 has its gate always connected to the ground terminal VSS and thus is turned on to apply the external voltage VDD to the output node node_out. In this case, the voltage level of the output node node_out is the voltage level of the power up signal power_up.

외부 전압(VDD) 레벨이 제 3 트랜지스터(N12)를 턴온시킬 정도로 높아진다. 이때, 제어 신호(ctrl)의 전압 레벨은 외부 전압(VDD) 레벨과 동일하다. 따라서 상기 제어 신호(ctrl)를 입력 받아 턴온된 상기 제 3 트랜지스터(N12)로 인해 상기 파워 업 신호(power_up)의 전압 레벨은 접지(VSS) 레벨이 된다. 이때, 제 4 트랜지스터(N13)는 게이트에 외부 전압(VDD)을 인가 받아 턴온되어 상기 제 3 트랜지스터(N12)의 소오스 전압 레벨을 강하시킨다.The external voltage VDD level is high enough to turn on the third transistor N12. At this time, the voltage level of the control signal ctrl is equal to the external voltage VDD level. Therefore, the voltage level of the power up signal power_up becomes the ground VSS level due to the third transistor N12 turned on by receiving the control signal ctrl. At this time, the fourth transistor N13 is turned on when the external voltage VDD is applied to the gate to drop the source voltage level of the third transistor N12.

상기 외부 전압(VDD) 레벨이 제 2 트랜지스터(N11)를 턴온시킬 정도로 높아진다. 상기 제 2 트랜지스터(N11)의 턴온 정도가 커질수록 상기 제어 신호(ctrl)의 전압 레벨은 낮아진다. 따라서 상기 제 3 트랜지스터(N12)의 턴온 정도는 작아진다. 상기 제 3 트랜지스터(N12)의 턴온 정도가 작아지면서 상기 출력 노드(node_out)의 전압 레벨이 높아지기 시작한다. 상기 출력 노드(node_out)의 전압 레벨이 제 5 트랜지스터(N14)를 턴온시킬 정도로 높아지면 상기 제 5 트랜지스터(N14)는 외부 전압(VDD)을 상기 제 3 트랜지스터(N12)의 소오스에 인가시킨다.The external voltage VDD level is high enough to turn on the second transistor N11. As the turn-on of the second transistor N11 increases, the voltage level of the control signal ctrl is lowered. Therefore, the turn-on degree of the third transistor N12 is reduced. As the turn-on degree of the third transistor N12 decreases, the voltage level of the output node node_out starts to increase. When the voltage level of the output node node_out becomes high enough to turn on the fifth transistor N14, the fifth transistor N14 applies an external voltage VDD to the source of the third transistor N12.

결국, 상기 제 3 트랜지스터(N12)는 게이트에 인가되는 상기 제어 신호(ctrl)의 전압 레벨이 낮아지면서 턴온 정도가 작아지고 또한, 소오스의 전압 레벨이 상승하면서 턴온 정도가 작아지는 속도를 가속화시킨다. 따라서 상기 제어 신호(ctrl)의 전압만 낮아질 때보다 상기 제어 신호(ctrl)의 전압 레벨이 낮아지고 동시에 상기 제 3 트랜지스터(N12)의 소오스 전압 레벨이 상승할 때 상기 출력 노드(node_out)의 전압 상승률은 더욱 높아진다. 즉, 본 발명에 따른 반도체 메모리 장치의 파워 업 신호 생성 회로는 일반적인 파워 업 신호 생성 회로보다 파워 업 신호의 전압 상승률을 높임으로써, P.V.T 변화에도 파워 업 신호의 인에이블 타이밍이 일정할 수 있게 한다.As a result, the third transistor N12 accelerates the speed at which the turn-on degree decreases as the voltage level of the control signal ctrl applied to the gate decreases and decreases as the voltage level of the source increases. Therefore, the voltage increase rate of the output node node_out when the voltage level of the control signal ctrl is lowered and the source voltage level of the third transistor N12 increases than when only the voltage of the control signal ctrl is lowered. Is even higher. That is, the power-up signal generation circuit of the semiconductor memory device according to the present invention increases the voltage rise rate of the power-up signal than the general power-up signal generation circuit, so that the enable timing of the power-up signal can be constant even with the P.V.T change.

도 4에 도시된 본 발명에 따른 반도체 메모리 장치의 파워 업 신호 생성 회로 또한 도 3에 도시된 파워 업 신호 생성 회로와 동일한 동작을 수행한다.The power up signal generation circuit of the semiconductor memory device shown in FIG. 4 also performs the same operation as the power up signal generation circuit shown in FIG. 3.

자세히 설명하면 다음과 같다.The detailed description is as follows.

외부 전압(VDD)의 상승으로 인해 출력 노드(node_out)의 전압 레벨이 높아진다.Due to the increase in the external voltage VDD, the voltage level of the output node node_out is increased.

외부 전압(VDD) 레벨이 상승하여 제 6 내지 제 8 트랜지스터(N21~N23)가 턴온시키면, 상기 출력 노드(node_out)의 전압 레벨은 접지(VSS) 레벨로 낮아진다.When the level of the external voltage VDD rises and the sixth to eighth transistors N21 to N23 are turned on, the voltage level of the output node node_out is lowered to the ground VSS level.

상기 외부 전압(VDD) 레벨이 더욱 상승하여 제 2 트랜지스터(N11)를 턴온시키고, 제어 신호(ctrl)의 전압 레벨을 낮추면 상기 제 6 및 제 7 트랜지스터(N21, N22)의 턴온 정도가 작아져 상기 출력 노드(node_out)의 전압 레벨은 높아지기 시작한다.When the level of the external voltage VDD is further increased to turn on the second transistor N11, and the voltage level of the control signal ctrl is lowered, the degree of turn-on of the sixth and seventh transistors N21 and N22 is decreased, so that the The voltage level of the output node node_out starts to increase.

상기 출력 노드(node_out)의 전압 레벨이 상승하여 제 9 트랜지스터(N24)를 턴온시키면, 상기 제 9 트랜지스터(N24)는 외부 전압(VDD)을 상기 제 6 트랜지스터(N21)의 소오스에 인가시킨다. 따라서 상기 제 6 트랜지스터(N21)는 더욱 턴온 정도가 작아져, 상기 출력 노드(node_out)의 전압 상승률을 높인다. When the voltage level of the output node node_out rises to turn on the ninth transistor N24, the ninth transistor N24 applies an external voltage VDD to the source of the sixth transistor N21. Accordingly, the sixth transistor N21 is further turned on, thereby increasing the voltage rising rate of the output node node_out.

결국, 본 발명에 따른 파워 업 신호 생성 회로는 외부 전압 레벨뿐만 아니라 파워 업 신호의 전압 레벨을 감지하여 파워 업 신호의 전압 상승률을 높임으로써, P.V.T 변화에 인에이블 타이밍 변화가 둔한 파워 업 신호를 생성할 수 있다. As a result, the power-up signal generation circuit according to the present invention detects the voltage level of the power-up signal as well as the external voltage level to increase the voltage rise rate of the power-up signal, thereby generating a power-up signal whose enable timing change is dull in the PVT change. can do.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features, the embodiments described above should be understood as illustrative and not restrictive in all aspects. Should be. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

도 1은 일반적인 반도체 메모리 장치의 파워 업 신호 생성 회로의 상세 구성도,1 is a detailed configuration diagram of a power up signal generation circuit of a general semiconductor memory device;

도 2는 일반적인 반도체 메모리 장치의 파워 업 신호 생성 회로의 타이밍도,2 is a timing diagram of a power up signal generation circuit of a general semiconductor memory device;

도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 파워 업 신호 생성 회로의 상세 구성도,3 is a detailed block diagram of a power up signal generation circuit of a semiconductor memory device according to an embodiment of the present invention;

도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 파워 업 신호 생성 회로의 상세 구성도,4 is a detailed configuration diagram of a power up signal generation circuit of a semiconductor memory device according to another embodiment of the present invention;

도 5는 본 발명에 따른 반도체 메모리 장치의 파워 업 신호 생성 회로의 타이밍도이다. 5 is a timing diagram of a power up signal generation circuit of the semiconductor memory device according to the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100, 101: 전압 공급부 200, 201: 제어 신호 생성부100, 101: voltage supply unit 200, 201: control signal generator

300, 301: 출력 노드 전압 제어부300, 301: output node voltage control unit

Claims (5)

출력 노드에 외부 전압을 인가시키는 전압 공급부;A voltage supply for applying an external voltage to the output node; 상기 외부 전압 레벨이 상승할수록 상기 외부 전압 레벨인 제어 신호의 전압 레벨을 낮추는 제어 신호 생성부; 및A control signal generator that lowers the voltage level of the control signal that is the external voltage level as the external voltage level increases; And 상기 제어 신호의 전압 레벨이 낮아질수록 상기 출력 노드의 전압 레벨을 상승시키며, 상기 출력 노드의 전압 레벨이 특정 레벨이상 높아지면 상기 출력 노드의 전압 상승률을 높이는 출력 노드 전압 제어부를 포함하며,A voltage level of the output node is increased as the voltage level of the control signal is lowered, and an output node voltage controller which increases the voltage rising rate of the output node when the voltage level of the output node is higher than a specific level. 상기 출력 노드에서 파워 업 신호가 출력되는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 신호 생성 회로. And a power up signal is output from the output node. 제 1 항에 있어서,The method of claim 1, 상기 전압 공급부는The voltage supply unit 상기 게이트에 접지단이 연결되고 소오스에 상기 외부 전압을 인가 받으며 드레인에 상기 출력 노드가 연결된 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 신호 생성 회로.And a transistor having a ground terminal connected to the gate, the external voltage applied to a source, and the output node connected to a drain. 제 1 항에 있어서,The method of claim 1, 상기 제어 신호 생성부는The control signal generator 일단에 상기 외부 전압을 인가 받는 제 1 저항 소자,A first resistance element receiving the external voltage at one end, 일단에 상기 제 1 저항 소자의 타단이 연결된 제 2 저항 소자, 및A second resistance element having one end connected to the other end of the first resistance element, and 게이트에 상기 제 1 및 제 2 저항 소자가 연결된 노드가 연결되고 드레인에 상기 제 2 저항 소자의 타단이 연결되며 소오스에 접지단이 연결되는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 신호 생성 회로.And a transistor having a gate connected to a node connected to the first and second resistor elements, a drain connected to the other end of the second resistor element, and a source connected to a source connected to a source thereof. Generating circuit. 제 1 항에 있어서,The method of claim 1, 상기 출력 노드 전압 제어부는The output node voltage control unit 게이트에 상기 제어 신호를 입력 받고 드레인에 상기 출력 노드가 연결된 제 1 트랜지스터,A first transistor receiving the control signal at a gate and having the output node connected to a drain thereof; 드레인에 상기 제 1 트랜지스터의 소오스가 연결되고 게이트에 외부 전압을 인가 받으며 소오스에 접지단이 연결된 제 2 트랜지스터, 및A second transistor having a source connected to the first transistor at a drain, an external voltage applied to the gate, and a ground terminal connected to the source; and 게이트에 상기 출력 노드가 연결되고 드레인에 외부 전압을 인가 받으며 소오스에 상기 제 1 트랜지스터와 상기 제 2 트랜지스터가 연결된 노드가 연결된 제 3 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 신호 생성 회로.And a third transistor having a gate connected to the output node, an external voltage applied to a drain, and a node connected to a node connected to the first transistor and the second transistor connected to a source. . 제 1 항에 있어서,The method of claim 1, 상기 출력 노드 전압 제어부는The output node voltage control unit 게이트에 상기 제어 신호를 입력 받고 드레인에 상기 출력 노드가 연결되는 제 1 트랜지스터,A first transistor receiving the control signal at a gate and having the output node connected at a drain thereof; 게이트에 상기 제어 신호를 입력 받고 드레인에 상기 제 1 트랜지스터의 소오스가 연결되는 제 2 트랜지스터,A second transistor receiving the control signal at a gate thereof and having a source of the first transistor connected at a drain thereof; 게이트에 외부 전압을 인가 받고 드레인에 상기 제 2 트랜지스터의 소오스가 연결되며 소오스에 접지단이 연결된 제 3 트랜지스터, 및A third transistor having an external voltage applied to a gate thereof, a source of the second transistor connected to a drain thereof, and a ground terminal connected to the source thereof; 게이트에 상기 출력 노드가 연결되고 드레인에 외부 전압을 인가 받으며 소오스에 상기 제 1 트랜지스터와 상기 제 2 트랜지스터가 연결된 노드가 연결된 제 4 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 파워 업 신호 생성 회로.And a fourth transistor having a gate connected to the output node, an external voltage applied to a drain, and a node connected to a source connected to the first transistor and the second transistor connected to a source. .
KR1020080077696A 2008-08-08 2008-08-08 Circuit for Generating Power-up Signal of Semiconductor Memory Apparatus KR100985758B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080077696A KR100985758B1 (en) 2008-08-08 2008-08-08 Circuit for Generating Power-up Signal of Semiconductor Memory Apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080077696A KR100985758B1 (en) 2008-08-08 2008-08-08 Circuit for Generating Power-up Signal of Semiconductor Memory Apparatus

Publications (2)

Publication Number Publication Date
KR20100018933A true KR20100018933A (en) 2010-02-18
KR100985758B1 KR100985758B1 (en) 2010-10-06

Family

ID=42089477

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080077696A KR100985758B1 (en) 2008-08-08 2008-08-08 Circuit for Generating Power-up Signal of Semiconductor Memory Apparatus

Country Status (1)

Country Link
KR (1) KR100985758B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2552021A1 (en) * 2011-07-27 2013-01-30 austriamicrosystems AG Voltage detection arrangement

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100308255B1 (en) * 1999-12-21 2001-10-17 윤종용 Circuits and Method for Generating Reference Voltage of Low Power Voltage Semiconductor Apparatus
KR100566302B1 (en) * 2003-10-31 2006-03-30 주식회사 하이닉스반도체 Device for generating power-up signal
KR100560942B1 (en) * 2004-12-30 2006-03-14 주식회사 하이닉스반도체 Power-up detection circuits for operating stably regardless of variations of process, voltage, and temperature and semiconductor device with the same
KR100862996B1 (en) * 2007-01-08 2008-10-13 주식회사 하이닉스반도체 Power Up Signal Generating Circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2552021A1 (en) * 2011-07-27 2013-01-30 austriamicrosystems AG Voltage detection arrangement

Also Published As

Publication number Publication date
KR100985758B1 (en) 2010-10-06

Similar Documents

Publication Publication Date Title
KR100560942B1 (en) Power-up detection circuits for operating stably regardless of variations of process, voltage, and temperature and semiconductor device with the same
US9634662B2 (en) High-voltage-tolerant pull-up resistor circuit
TW201841161A (en) Circuits for bleeding supply voltage from a device in a power down state
KR100985758B1 (en) Circuit for Generating Power-up Signal of Semiconductor Memory Apparatus
KR102445814B1 (en) Semiconductor Apparatus
KR100795026B1 (en) Apparatus and method for generating internal voltage in semiconductor integrated circuit
US9362912B2 (en) Data output circuit of semiconductor apparatus
US7973526B2 (en) Reference voltage generator having improved setup voltage characteristics and method of controlling the same
KR102603571B1 (en) Impedance calibration circuit, semicondurtor appratus and impedance calibration method of the semicondurtor appratus
KR101003151B1 (en) Circuit for Generating Power-up Signal of a Semiconductor Memory Apparatus
KR100920840B1 (en) Buffering Circuit of Semiconductor Memory Apparatus
KR100762899B1 (en) Semiconducotr memory device
KR100897303B1 (en) Power-up signal generator of semiconductor memory apparatus
KR20100078223A (en) Circuit for detecting negative voltage of semiconductor memory apparatus
KR100554840B1 (en) Circuit for generating a power up signal
KR100996192B1 (en) Power up signal gernerator
JP4374064B1 (en) Power shutdown control circuit and power shutdown control method
KR101033489B1 (en) Circuit for generating power on reset signal of a semiconductor memory apparatus
KR100813548B1 (en) Circuit for generating internal voltage of semiconductor memory apparatus
KR20060047112A (en) Initializing signals generating circuit of semiconductor device
KR100728903B1 (en) Circuit for controlling internal voltate in semiconductor memory apparatus
KR20150093084A (en) Level detection circuit and semiconductor device including the same
KR100979353B1 (en) Device for generating power-up signal of semiconductor memory device
KR100656434B1 (en) Circuit for reducing leakage current in semiconductor memory apparatus
KR100723777B1 (en) Autoread circuit

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee