KR20100012506A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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KR20100012506A KR1020080073935A KR20080073935A KR20100012506A KR 20100012506 A KR20100012506 A KR 20100012506A KR 1020080073935 A KR1020080073935 A KR 1020080073935A KR 20080073935 A KR20080073935 A KR 20080073935A KR 20100012506 A KR20100012506 A KR 20100012506A
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Abstract

반도체 소자의 제조 방법이 제공된다. 상기 반도체 소자의 제조방법은 픽셀 영역 및 로직 영역을 포함하는 반도체 기판을 준비하는 단계와, 상기 반도체 기판 상에 에피층을 형성하는 단계와, 상기 반도체 기판의 전면에 포토레지스트층을 형성하는 단계와, 상기 포토레지스트층을 마스크로 이용하여 상기 에피층 상에 트렌치를 형성하는 단계와, 상기 트렌치에 절연 물질을 매립하여 소자 분리층을 형성하는 단계와, 상기 소자 분리층에 의하여 영역이 정의된 트랜지스터 영역에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 상에 금속 물질을 형성한 후 식각 공정을 실시하여 트랜지스터의 게이트를 형성하는 단계와, 상기 게이트의 측부 및 상부에 일정 두께를 가지는 측벽을 형성시키기 위하여 상기 반도체 기판 상에 제1 TEOS층, 질화막, 제2 TEOS층을 차례로 형성하는 단계와, 상기 반도체 기판의 전체 영역 중에서 단일 마스크를 이용하여 포토다이오드 영역만을 블로킹시키고, 나머지 영역은 오픈시켜 상기 포토다이오드 영역을 제외한 다른 영역에 게이트의 측벽을 형성하기 위한 식각 공정을 동시에 실시하는 단계를 포함한다.
포토레지스트, 포토 다이오드.

Description

반도체 소자의 제조방법{manufacturing method of semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 씨모스 이미지 센서의 제조효율을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
이미지 센서는 광학 영상을 전기 신호로 변환시키는 반도체 소자를 말한다. 이미지 센서의 소자 종류에는 CCD(Charge Coupled Device) 방식의 소자 및 CMOS(Complementary Metal-Oxide-Silicon) 방식의 소자가 있다.
CCD 방식의 소자는 개개의 MOS(Metal-Oxide-Silicon) 커패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 커패시터에 저장되고 이송되는 소자이며, CMOS 방식의 소자는 제어회로 및 신호 처리 회로를 주변 회로로 사용하는 기술을 이용하여 화소수 만큼의 MOS 트랜지스터를 만들고 이것을 이용하여 차례차례 출력을 검출하는 스위칭 방식을 채용하는 소자이다.
CCD(charge coupled device)는 구동 방식이 복잡하고 전력 소모가 많으며, 마스크(Mask) 공정 스텝수가 많아서 공정이 복잡하고 시그날 프로세싱 회로를 CCD 칩내에 구현 할 수 없어 원칩(One Chip)화가 곤란하다는 등의 여러 단점이 있는바, 최근에 그러한 단점을 극복하기 위하여 서브-마이크론(sub-micron) CMOS 제조기술 을 이용한 CMOS 이미지 센서의 개발이많이 연구되고 있다.
CMOS 이미지 센서는 단위 화소(Pixel) 내에 포토다이오드와 모스트랜지스터를 형성시켜 스위칭 방식으로 차례로 신호를 검출함으로써 이미지를 구현하게 되는데, CMOS 제조 기술을 이용하므로 전력 소모도 적고 제조공정 시 마스크(Mask)수를 CCD 공정에 비해 줄여 제조효율을 향상시킬 수 있다.
또한, 여러 신호 처리 회로와 원칩화가 가능하여 차세대 이미지센서로 각광을 받고 있다. 칼라 이미지를 구현하기 위한 이미지센서는 외부로부터의 빛을 받아 광전하를 생성 및 축적하는 광감지 부분 상부에 칼라 필터가 어레이되어 있다. 칼라 필터 어레이(CFA : Color Filter Array)는 일반적으로 적색(Red), 녹색(Green) 및 청색(Blue)의 3가지로 이루어진다.
그리고 이미지 센서는 빛을 감지하는 광감지 부분과 감지된 빛을 전기적 신호로 처리하여 데이터화 하는 로직 회로 부분으로 구성되어 있는바, 광감도를 높이기 위하여 전체 이미지 센서 소자에서 광감지 부분의 면적이 차지하는 비율(Fill Factor)을 크게 하려는 노력이 진행되고 있지만, 근본적으로 로직 회로 부분을 제거할 수 없기 때문에 제한된 면적하에서 이러한 노력에는 한계가 있다.
도 1 내지 도 3b는 종래 기술에 따른 씨모스 이미지 센서의 제조방법을 나타내는 공정도이다.
도 1 내지 도 3b를 참조하면, 종래 기술에 따른 씨모스 이미지 센서의 제조공정 중에서 포토다이오드(Photo Diode)의 상부 구조에서 수광영역을 경유하여 입사되는 광을 전기 신호로 변환시키는 다수의 포토다이오드(Photo Diode)(미도시)가 형성된 반도체 기판(10) 상에 일정 두께를 가지는 에피층(20)을 형성한다.
이후, 에피층(20) 상에 형성되는 다수의 트랜지스터를 격리시키기 위하여 일정 깊이를 가지는 트렌치를 형성한 후, 절연 물질을 매립하여 소자 분리층(STI)(40)을 형성한다.
상기 소자 분리층(40)에 의해 정의된 각각의 영역에 게이트 산화막(30)을 형성한다. 이후, 게이트 산화막(30) 상에 금속 물질을 형성한 후, 식각 공정을 실시하여 트랜지스터의 게이트(50)를 형성한다.
이어서, 게이트(50) 측부 및 상부에 측벽을 형성시키기 위하여 도 2에 도시된 바와 같이, 게이트(50)가 형성된 반도체 기판(10) 상에 제 1 TEOS층(62), 질화막(SiN)(64), 제 2 TEOS층(66)을 차례로 형성한다. 여기서, 제 1 TEOS층(62) 및 질화막(SiN)(64)은 200Å의 두께를 가지도록 형성되고, 제 2 TEOS층(66)은 800Å의 두께를 가지도록 형성된다.
이후, 반도체 기판(10) 상에 형성된 제 1 TEOS층(62), 질화막(SiN)(64), 제 2 TEOS층(66)을 식각하여 게이트(50)의 측벽(60)을 형성한다. 이때, 게이트(50)의 상측에 TEOS층(62)이 잔존할 수 있다.
앞에서 설명한 바와 같이, 씨모스 이미지 센서의 게이트(50) 측벽(60)을 형성하는 공정은 트랜지스터를 형성하는 과정에 수행되는 필수 공정으로 로직(Logic) 영역 및 픽셀(Pixel) 영역에 모두 적용된다.
종래 기술에 따른 씨모스 이미지 센서의 제조방법에서는 이러한 트랜지스터의 게이트(50)의 측벽(60)을 형성하는 공정을 로직 영역과 픽셀 영역을 구분하여 실시하고 있다.
이를 도 3a 및 도 3b를 참조하여 보다 자세히 설명하면, 도 3a에 도시된 바와 같이, 씨모스 이미지 센서의 전체 영역 중에서 픽셀 영역만을 노출시키는 포지티브(Positive)의 제 1 마스크(Mask)(70a)를 이용하여 로직 영역은 블로킹시키고 픽셀 영역에 게이트(50)의 측벽(60)을 형성하기 위한 식각 공정을 실시한다.
이후, 도 3b에 도시된 바와 같이, 씨모스 이미지 센서의 전체 영역 중에서 로직 영역만을 노출시키는 포지티브(Positive)의 제 2 마스크(Mask)(70b)를 이용하여 픽셀 영역은 블로킹시키고 로직 영역에 게이트(50)의 측벽(60)을 형성하기 위한 식각 공정을 실시한다.
이러한 종래 기술에 따른 씨모스 이미지 센서의 제조공정은 로직 영역과 픽셀 영역을 서로 분리하여 별도의 마스크(Mask)(70a, 70b)를 통해 게이트(50)의 측벽(60)을 형성하는 식각 공정을 실시함으로 인해 로직 영역에서 수행되는 식각 공정에 의해 형성되는 측벽에 비하여 픽셀 영역에서 수행되는 식각 공정에 의해 형성되는 측벽이 과 식각(over etch)되는 현상이 발생된다.
이러한 로직 영역과 픽셀 영역에 형성되는 측벽의 식각비가 서로 상이함으로 인해 FPN(Fixed Pattern Noise)이 발생되게 된다.
이러한 FPN은 씨모스 이미지 센서의 각 화소의 출력 신호고 불균일해지는 원인이 된다. 각 화소에서 발생되는 출력 신호의 불균일은 곧 씨모스 이미지 센서의 특성을 저하시키는 단점이 된다. 또한, 씨모스 이미지 센서의 모듈의 수율을 떨어뜨려 제조 비용을 증가시키는 단점이 있다.
본 발명의 실시 예에 따른 반도체 소자의 제조방법은 종래 기술에서 픽셀 영역과 로직 영역을 분리하여 식각 공정을 실시함으로 인해서 발생되는 측벽 식각 비율의 불균일 현상을 개선시키는데 그 목적이 있다.
본 발명의 실시 예에 따른 반도체 소자의 제조방법은 픽셀 영역과 로직 영역에 형성되는 게이트 측벽을 균일하게 식각 시킴으로써 FPN을 감소시키는 반도체 소자의 제조방법을 제공하는 데 그 목적이 있다.
본 발명의 실시 예에 따른 반도체 소자의 제조방법은 종래 기술에서 로직 영역과 픽셀 영역에서 게이트 측벽을 형성하기 위한 식각 공정시 소요되는 마스크(Mask)의 수를 줄임으로써 공정을 간소화 시킴과 아울러 제조비용을 절감시키는 데 그 목적이 있다.
본 발명의 실시 예에 따른 반도체 소자의 제조방법은 씨모스 이미지 센서의 FPN을 감소시켜 씨모스 이미지 센서의 특성을 향상시킴과 아울러, 씨모스 이미지 센서의 모듈 제조 수율을 향상시켜 제조비용을 절감시키는 데 그 목적이 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 제조방법은 다수의 포토다이오드가 형성되는 픽셀 영역 및 로직 회로가 형성되는 로직 영역을 포함하는 반도체 기판(Si)을 준비하는 단계와, 상기 반도체 기판 상에 일정 두께를 가지는 에피층을 형성하는 단계와, 상기 반도체 기판의 전면에 감광성 물질(포토레지스트:PR)을 도포하여 PR층을 형성하는 단계와, 상기 PR층을 마스크(Mask)로 이용한 포토리쏘그래피 공정을 실시하여 상기 에피층 상에 형성되는 다수의 트랜지스터를 격리시키기 위한 일정 깊이를 가지는 트렌치를 형성하는 단계와, 상기 트렌치에 절연 물질을 매립하여 소자 분리층(STI)을 형성하는 단계와, 상기 소자 분리층에 의하여 영역이 정의된 트랜지스터 영역에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 상에 금속 물질을 형성한 후, 식각 공정을 실시하여 트랜지스터의 게이트를 형성하는 단계와, 상기 게이트의 측부 및 상부에 일정 두께를 가지는 측벽을 형성시키기 위하여 상기 반도체 기판 상에 제 1 TEOS층, 질화막(SiN), 제 2 TEOS층을 차례로 형성하는 단계와, 상기 반도체 기판의 전체 영역 중에서 단일 마스크(Mask)를 이용하여 포토다이오드 영역만을 블로킹(Blocking) 시키고, 나머지 영역은 오픈(Open)시켜 상기 포토다이오드 영역을 제외한 다른 영역에 게이트)의 측벽을 형성하기 위한 식각 공정을 동시에 실시하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명의 실시 예에 따른 반도체 소자의 제조방법은 단일 마스크는 네거티브(Negative) 마스크(Mask)인 것을 특징으로 한다.
본 발명의 실시 예에 따른 반도체 소자의 제조방법은 단일의 네거티브(Negative) 마스크(Mask)를 이용하여 픽셀 영역의 트랜지스트 영역 및 로직 영역을 오프시켜 동시에 식각 공정을 실시하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 반도체 소자의 제조방법은 제 1 TEOS층 및 질화막(SiN)을 200Å의 두께를 가지도록 형성하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 반도체 소자의 제조방법은 제 2 TEOS층을 800Å의 두께를 가지도록 형성하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 반도체 소자의 제조방법은 반도체 기판 상에 형성된 제 1 TEOS층, 질화막(SiN) 및 제 2 TEOS층을 식각하여 100Å 내지 300Å의 두께를 가지는 게이트의 측벽을 형성하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 반도체 소자의 제조방법은 씨모스 이미지 센서의 FPN을 개선 시킴과 아울러, 제조효율을 향상시킬 수 있다. 또한, 본 발명의 실시 예에 따른 반도체 소자의 제조방법은 씨모스 이미지 센서의 특성을 향상시킴과 아울러, 제조비용을 절감시킬 수 있는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 4 및 도 5는 본 발명의 실시 예에 따른 반도체 소자의 제조방법을 나타내는 공정도이다.
도 4 및 도 5를 참조하면, 반도체 기판(Si)(110)을 준비한다. 이러한, 반도체 기판(110)은 이후, 진행되는 제조공정에 의해 포토다이오드가 형성되는 픽셀 영역과, 로직 회로가 형성되는 로직 영역으로 나뉘어 진다.
이후, 반도체 기판(110) 상에 일정 두께를 가지는 에피층(120)을 형성한다.
이후, 반도체 기판(110)의 전면에 감광성 물질(포토레지스트:PR)을 도포하여 PR층을 형성한다. 이후, PR층을 마스크(Mask)로 이용한 포토리쏘그래피 공정을 실시하여 에피층(120) 상에 형성되는 다수의 트랜지스터를 격리시키기 위한 일정 깊이를 가지는 트렌치를 형성한다.
이후, 트렌치에 절연 물질을 매립하여 소자 분리층(STI)(140)을 형성한다.
이후, 상기 소자 분리층(140)에 의해 정의된 트랜지스터 영역 상에 게이트 산화막(130)을 형성한다. 이후, 게이트 산화막(130) 상에 금속 물질을 형성한 후, 식각 공정을 실시하여 트랜지스터의 게이트(150)를 형성한다.
이어서, 게이트(150) 측부 및 상부에 일정 두께를 가지는 측벽을 형성시키기 위하여 종래 기술과 같이 게이트(150)가 형성된 반도체 기판(110) 상에 제 1 TEOS층, 질화막(SiN), 제 2 TEOS층을 차례로 형성한다. 여기서, 제 1 TEOS층 및 질화막(SiN)은 200Å의 두께를 가지도록 형성되고, 제 2 TEOS층은 800Å의 두께를 가지도록 형성된다.
이후, 반도체 기판(110) 상에 형성된 제 1 TEOS층, 질화막(SiN), 제 2 TEOS층을 식각하여 100Å 내지 300Å(바람직하게는 200Å)의 두께를 가지도록 게이트(150)의 측벽(160)을 형성한다. 이때, 게이트(150)의 상측에 TEOS층(162)이 잔존할 수 있다.
앞에서 설명한 바와 같이, 씨모스 이미지 센서의 게이트(150) 측벽(160)을 형성하는 공정은 트랜지스터를 형성하는 과정에 수행되는 필수 공정으로 로직(Logic) 영역 및 픽셀(Pixel) 영역에 모두 적용된다.
종래 기술에 따른 씨모스 이미지 센서의 제조방법에서는 앞에서 설명한 바와 같이 트랜지스터의 게이트(50)의 측벽(60)을 형성하는 공정을 별도의 마스크(Mask)를 이용한 식각 공정을 로직 영역과 픽셀 영역을 구분하여 실시하였으나, 본 발명의 실시 예에 따른 반도체 소자의 제조방법은 1개의 네거티브(Negative) 마스크(Mask)를 이용한 단일 식각 공정을 실시하여 로직 영역과 픽셀 영역에 형성되는 게이트 측벽(160)을 형성하기 위한 식각 공정을 실시한다.
이를 5를 참조하여 보다 자세히 설명하면, 도 5에 도시된 바와 같이, 씨모스 이미지 센서의 전체 영역 중에서 네거티브(Negative) 마스크(Mask)를 이용하여 포토다이오드 영역만을 블로킹(Blocking) 시키고, 나머지 영역(픽셀 영역의 트랜지스트 영역 및 로직 영역)은 오픈(Open)시켜 포토다이오드 영역을 제외한 다른 영역에 게이트(150)의 측벽(160)을 형성하기 위한 식각 공정을 동시에 실시한다.
종래 기술에 따른 씨모스 이미지 센서의 제조방법은 로직 영역과 픽셀 영역을 서로 분리하여 별도의 마스크를 통해 게이트의 측벽을 형성하는 식각 공정을 실시함으로써, 로직 영역과 픽셀 영역에 형성되는 측벽의 식각비가 상이하였다. 이로 인해, 씨모스 이미지 센서에서 FPN(Fixed Pattern Noise)이 발생되는 단점이 있다.
본 발명의 실시 예에 따른 반도체 소자의 제조방법은 네거티브(Negative) 마스크(Mask)를 이용한 단일 식각 공정을 실시하여, 픽셀 영역에 형성되는 트랜지스트 및 로직 영역에 형성되는 트랜지스터의 게이트 측벽 형성을 위한 식각 공정을 동시에 실시하여 픽셀 영역과 로직 영역의 게이트 측벽을 균일하게 형성시킬 수 있다.
이러한 제조방법을 이용하여 포토다이오드 영역을 제외한 나머지 영역에 형성되는 게이트 측벽의 식각 비를 동일하게 형성하여 종래 기술에서 발생되었던 로직 영역에서의 실리콘(Si) 로스(Loss)가 픽셀 영역의 실리콘 로스가 상이하였던 문제점을 방지할 수 있다. 이를 통해 씨모스 이미지 센서의 FPN을 개선하여 씨모스 이미지 센서의 특성을 향상시킴과 아울러, 씨모스 이미지 센서의 모듈 수율을 향상시킬 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1 내지 도 3b는 종래 기술에 따른 씨모스 이미지 센서의 제조방법을 나타내는 공정도.
도 4 및 도 5는 본 발명의 실시 예에 따른 반도체 소자의 제조방법을 나타내는 공정도.
<도면 주요 부분에 대한 부호의 설명>
110 : 반도체 기판 120 : 에피층
130 : 게이트 산화막 140 : 소자 분리층
150 : 게이트 160 : 측벽

Claims (6)

  1. 다수의 포토다이오드가 형성되는 픽셀 영역 및 로직 회로가 형성되는 로직 영역을 포함하는 반도체 기판(Si)을 준비하는 단계와,
    상기 반도체 기판 상에 일정 두께를 가지는 에피층을 형성하는 단계와,
    상기 반도체 기판의 전면에 감광성 물질(포토레지스트:PR)을 도포하여 PR층을 형성하는 단계와,
    상기 PR층을 마스크(Mask)로 이용한 포토리쏘그래피 공정을 실시하여 상기 에피층 상에 형성되는 다수의 트랜지스터를 격리시키기 위한 일정 깊이를 가지는 트렌치를 형성하는 단계와,
    상기 트렌치에 절연 물질을 매립하여 소자 분리층(STI)을 형성하는 단계와,
    상기 소자 분리층에 의하여 영역이 정의된 트랜지스터 영역에 게이트 산화막을 형성하는 단계와,
    상기 게이트 산화막 상에 금속 물질을 형성한 후, 식각 공정을 실시하여 트랜지스터의 게이트를 형성하는 단계와,
    상기 게이트의 측부 및 상부에 일정 두께를 가지는 측벽을 형성시키기 위하여 상기 반도체 기판 상에 제 1 TEOS층, 질화막(SiN), 제 2 TEOS층을 차례로 형성하는 단계와,
    상기 반도체 기판의 전체 영역 중에서 단일 마스크(Mask)를 이용하여 포토다이오드 영역만을 블로킹(Blocking) 시키고, 나머지 영역은 오픈(Open)시켜 상기 포 토다이오드 영역을 제외한 다른 영역에 게이트)의 측벽을 형성하기 위한 식각 공정을 동시에 실시하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 단일 마스크는 네거티브(Negative) 마스크(Mask)인 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 나머지 영역은 픽셀 영역의 트랜지스트 영역 및 로직 영역인 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 제 1 TEOS층 및 질화막(SiN)은 200Å의 두께를 가지도록 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 제 2 TEOS층은 800Å의 두께를 가지도록 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 반도체 기판 상에 형성된 제 1 TEOS층, 질화막(SiN) 및 제 2 TEOS층을 식각하여 100Å 내지 300Å의 두께를 가지는 게이트의 측벽을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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