KR20100011312A - 커맨드 디코더 및 그를 이용한 반도체 메모리 장치의ｔＲＣＤ 측정 방법 - Google Patents

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Abstract

본 발명은 저주파 테스트 장비에서 진행하는 tRCD 측정시, 측정 마진을 충분히 확보하여 신뢰성 높게 tRCD를 측정하는 커맨드 디코더 및 그를 이용한 반도체 메모리 장치의 tRCD 측정 방법을 제공하기 위한 것으로, 이를 위해 외부 커맨드를 디코딩하여, 내부 액티브 커맨드 신호와 리드 스트로브 신호로 출력하는 디코더부, 상기 내부 액티브 커맨드 신호의 활성화 시점을 지연시켜, 내부 액티브 커맨드 지연 신호로 출력하는 지연부 및 tRCD 측정 테스트에 대응하여, 상기 내부 액티브 커맨드 지연신호를 출력하는 선택부를 포함하는 커맨드 디코더를 포함함으로써, tRCD 측정 마진을 충분히 확보한다.
tRCD 측정, 커맨드 디코더, 내부 액티브 커맨드 신호, 리드 스트로브 신호

Description

커맨드 디코더 및 그를 이용한 반도체 메모리 장치의 ｔＲＣＤ 측정 방법{COMMAND DECODER AND METHOD FOR MEASURED tRCD USING THE SAME}
본 발명은 반도체 소자의 설계 기술에 관한 것으로, 특히 커맨드 디코더 및 그를 이용한 반도체 메모리 장치의 tRCD 측정 방법에 관한 것이다.
반도체 메모리(memory) 장치가 고속동작을 추구하면서, 무수히 많은 메모리 장치들이 제안되었다. 그중 가장 각광받는 메모리 장치가 외부에서 인가되는 클록(clock)에 동기하여 데이터 입/출력을 제어하는 메모리 장치이다.
기존 메모리 장치에 비해, 클록에 동기하여 데이터 입/출력을 제어하는 메모리 장치는 외부와의 데이터 접근(data access)이 빨라 데이터 전송 속도가 빠르며, 동작 안정성 또한 높다.
한편, 외부와의 빠른 데이터 접근은 많은 내부 장치들을 구비함으로써 가능한데, 많은 내부 장치들에 의해 반도체 메모리 장치의 테스트 상황도 다양해지고 있다. 때문에 다양한 종류의 매개변수(parameter)를 가지는 테스트가 제안되었다. 그중, 데이터(data) 독출에 관여하는 매개변수로서 tRCD 측정 테스트가 있다.
여기서, tRCD 측정이란 내부 액티브 커맨드 신호(internal active commnad signal) 생성 후, 리드 스트로브 신호(read strobe signal)가 활성화(enable)될 때까지의 시간을 측정하는 테스트이다. 여기서, 내부 액티브 커맨드 신호는 외부에서 인가되는 액티브 커맨드를 디코딩(decoding)한 신호로서, 읽기(read) 또는 쓰기(write) 동작 전에 반도체 메모리 장치를 활성화시키는 역할을 한다. 그리고, 리드 스트로브 신호는 읽기 동작시, 행(column)에 관련된 장치들을 제어하여 데이터를 독출하는 역할을 한다.
도 1은 종래기술에 따라 tRCD 측정 테스트시에 발생한 내부 신호의 타이밍(timing)도이다. 여기서, 외부 신호들을 인가받는 주체는 반도체 메모리 장치임을 미리 밝힌다.
도 1과 같이, tRCD 측정에 따라 테스트 장비에서 주어지는 클록(CLK)의 오름 시점(rising edge)에서 외부 액티브 커맨드(ACT)가 인가되고, 그 후 가장 이른 시점에서 외부 리드 커맨드(READ)가 인가된다. 즉, 외부 리드 커맨드(READ)는 외부 액티브 커맨드(ACT) 인가 후, 클록(CLK)의 다음 오름 시점에 인가된다. 따라서, 외부 액티브 커맨드(ACT)와 리드 커맨드(READ)의 인가 시점은 1 tCK 차가 발생한다. 여기서, tCK는 클록(CLK) 한 주기의 시간을 의미한다.
그리고, 반도체 메모리 장치는 외부 액티브 커맨드(ACT) 인가 후, 0.5 tCK 이후에 내부 액티브 커맨드 신호(iact)를 생성한다. 또한, 외부 리드 커맨드(READ) 인가 후, 1 tCK 이후에 리드 스트로브 신호(ireadst)를 생성한다. 따라서, 내부 액 티브 커맨드 신호(iact)와 내부 리드 스트로브 신호(ireadst)의 인가 시점은 1.5 tCK 차가 발생한다.
결과적으로, tRCD는 클록(CLK)의 한 주기 시간을 기준으로, 1.5 tCK가 된다. 예를 들어, 클록(CLK)의 한 주기 시간이 4ns일 경우, tRCD는 6ns가 된다. 이 tRCD = 6ns는, 일반적인 정상동작시 tRCD가 12ns 이하로 설정된 반도체 메모리 장치의 스펙(spec)을 만족하는바, 안정성 및 신뢰성이 뛰어난 반도체 메모리 장치임을 확인할 수 있다.
그러나, 현재의 테스트 장비는 저주파(low frequency) 장비로서, 클록(CLK)의 한 주기 시간을 8ns 미만으로 설정하지 못한다. 이에 따라 측정 가능한 tRCD는 최소 12ns가 된다. 결과적으로, tRCD의 측정 마진(screen margin)이 부족하게 되며, 이는 정상적인 tRCD 측정을 어렵게 하여, 반도체 메모리 장치의 테스트 효율을 저하시키는 요인으로 작용한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 저주파 테스트 장비에서 진행하는 tRCD 측정시, 측정 마진을 충분히 확보하여 신뢰성 높게 tRCD를 측정하는 커맨드 디코더 및 그를 이용한 반도체 메모리 장치의 tRCD 측정 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명은, 외부 커맨드를 디코딩하여, 내부 액티브 커맨드 신호와 리드 스트로브 신호로 출력하는 디코더부, 상기 내부 액티브 커맨드 신호의 활성화 시점을 지연시켜, 내부 액티브 커맨드 지연 신호로 출력하는 지연부 및 tRCD 측정 테스트에 대응하여, 상기 내부 액티브 커맨드 지연신호를 출력하는 선택부를 포함하는 커맨드 디코더를 포함한다.
더불어, 상기의 목적을 달성하기 위한 본 발명은, 저주파 테스트 장비에서 진행하는 tRCD 측정 테스트 방법에서, 상기 저주파 테스트 장비에서 인가되는 클록에 동기되어 생성되는 내부 액티브 커맨드 신호와 리드 스트로브 신호 사이의 활성화 시점 간격을, 상기 클록의 0.5 ~ 1 tCK 사이로 감소시켜 tRCD 측정 마진을 확보하는반도체 메모리 장치의 tRCD 측정 테스트 방법을 포함한다.
상술한 바와 같은 과제 해결 수단을 바탕으로 하는 본 발명은 저주파 테스트 장비에서 진행하는 tRCD 측정시, 내부 액티브 커맨드 신호와 리드 스트로브 신호 사이의 활성화 시점 간격을 감소시켜, tRCD 측정 마진을 충분히 확보한다.
결과적으로, 정상적인 tRCD 측정이 가능하여, 반도체 메모리 장치의 신뢰성 및 안정성을 확보할 수 있다.
실시 예를 설명하기에 앞서, 본 발명은 저주파 테스트 장비 하에서 진행하는 tRCD 측정시, 내부 액티브 커맨드 신호와 리드 스트로브 신호 사이의 간격을 1 tCK 이하로 감소시키는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다.
도 2는 본 발명의 개념을 설명하기 위한 타이밍도이다. 여기서, 도 2는 도 1과 연계되는 도면으로, 각 신호의 역할은 도 1에서 설명된 신호와 동일하므로, 그 신호의 작용 설명은 생략한다.
도 2와 같이, 본 발명은 내부 액티브 커맨드 신호(iact)와 리드 스트로브 신호(ireadst)간 간격이 1 tCK로 감소한 것을 확인할 수 있다. 이렇게 1 tCK로 감소할 경우, 스펙상 제시된 tRCD ≤ 12ns의 조건과, 테스트 장비의 클록(CLK) 한 주기 시간 ≥ 8ns의 조건을 모두 만족할 수 있다.
즉, 클록(CLK) 한 주기의 시간을 최소값인 8ns라고 설정한 후 tRCD 검출 테스트를 진행하면, 내부 액티브 커맨드 신호(iact)와 리드 스트로브 신호(ireadst)간 간격이 1 tCK가 되므로, tRCD = 8ns가 된다. 따라서, 스펙상 제시된 tRCD ≤ 12ns 조건을 충분히 만족시킬 수 있다. 즉, tRCD 측정 마진을 충분히 확보할 수 있다.
결과적으로, 정상적인 tRCD 측정이 가능하여, 반도체 메모리 장치의 신뢰성 및 안정성을 확보할 수 있다.
이하, 상술한 타이밍을 도출해 내기 위한 반도체 메모리 장치의 커맨드 디코더(command decoder)를 설명하면 다음과 같다.
도 3은 본 발명의 실시 예에 따라, 충분한 tRCD 측정 마진을 확보하기 위한 반도체 메모리 장치의 커맨드 디코더를 나타낸 블록(block)도이다.
도 3과 같이, 커맨드 디코더는 디코더부(101), 동기화부(102), 지연부(103) 및 선택부(104)를 포함하며, 각 구성요소를 자세하게 설명하면 다음과 같다.
먼저, 디코더부(101)는 외부 커맨드인 라스(/RAS, row address strobe), 카스(/CAS, column address strobe), 라이트 인에이블(/WE, write enable) 및 칩 셀렉트(/CS, chip select)를 디코딩(decoding)하여, 내부 액티브 커맨드 신호(iact)의 소스(source)신호에 해당하는 제1 디코딩 신호(sact)와 리드 스트로브 신호(ireadst)의 소스 신호에 해당하는 제2 디코딩 신호(sreadst)로 출력한다.
여기서, 제1 디코딩 신호(sact)와 제2 디코딩 신호(sreadst) 각각은 실질적으로 내부 액티브 커맨드 신호(iact)와 리드 스트로브 신호(ireadst)로 작용할 수 있는 신호로, 내부 액티브 커맨드 신호(sact)와 리드 스트로브 신호(sreadst)로 표기할 수 있으나, 설명의 편의를 위해 상기와 같이 표기함을 밝힌다.
추가로, 디코더부(101)는 라이트 스트로브 신호, 내부 라이트 인에이블 신호도 출력한다.
계속해서, 동기화부(102)는 제1 동기화부와 제2 동기화부로 나뉘며, 먼저 제1 동기화부는 제1 디코딩 신호(sact)를 내부 클록(iclk)에 동기시켜 출력한다. 이를 위해 제1 동기화부는 다음과 같은 회로도로 설계된다.
도 4는 제1 동기화부를 나타낸 회로도이다.
도 4와 같이, 제1 동기화부는 제1 디코딩 신호(sact)를 반전시키는 제1 인버터(INV1, inverter), 제1 인버터(INV1)의 출력 신호를 래치(latch)하는 래치회로(LAT), 내부 클록(iclk)에 동기시켜 래치회로(LAT)의 출력 신호를 출력하는 제1 낸드 게이트(NAND1, NAND gate), 제1 낸드 게이트(NAND1)의 출력 신호를 반전시켜 동기 신호(aact)로 출력하는 제2 인버터(INV4)를 포함한다. 여기서, 래치회로(LAT)는 두 개의 인버터(INV2, INV3)로 구현한다.
이와 같은 제1 동기화부의 동작은, 제1 디코딩 신호(sact)가 인가되면, 이를 래치(LAT)한 후 내부 클록(iclk)에 동기(NAND1)시켜, 동기 신호(aact)로 출력한다.
이어서, 제2 동기화부는 제2 디코딩 신호(sreadst)를 내부 클록(iclk)에 동기시켜 리드 스트로브 신호(ireadst)로 출력한다. 이를 위해 제2 동기화부는 도 4에서 설명한 제1 동기화부와 동일한 회로로 설계되며, 입력되는 신호만이 제2 디코딩 신호(sreadst)로 변경된다.
계속해서 도 3을 참조하면, 지연부(103)는 내부 클록(iclk)에 동기된 동기 신호(aact)를 지연시켜 지연 신호(dact)로 출력한다. 이를 위해 지연부(103)는 다음과 같은 회로도로 설계된다.
도 5a 및 도 5b는 지연부(103)의 제1 및 제2 실시 예를 나타낸 회로도이다.
먼저, 도 5a와 같이 제1 실시예에 따른 지연부(103)는, 내부 클록(iclk)에 동기되는 D플립플롭(DFF1)을 포함한다. 이때, D플립플롭은 내부 클록(iclk)의 tCK 기준으로 입력되는 동기 신호(aact)를 0.5 tCK 만큼 이동(shift)시킨다. 이때, tCK는 내부 클록(iclk) 한 주기의 시간을 의미한다.
이로써, D플립플롭(DFF1)을 거친 동기 신호(aact)는 내부 클록(iclk) 기준으로 0.5 tCK 만큼 이동되어 지연 신호(dact)로 출력된다.
이어서, 도 5b와 같이 제2 실시예에 따른 지연부(103)는, 지연회로(DLY1)를 포함한다. 이때, 지연회로(DLY1)는 지연소자를 포함하며, 지연소자는 복수의 저항, 복수의 커패시터, 또는 복수의 인버터일 수 있다. 또한, 지연회로(DLY1)는 입력되는 동기 신호(aact)를 내부 클록(iclk) 기준으로 0.5 tCK 만큼 이동시킬 수 있는 지연량을 갖는 것이 바람직하다.
때문에, 입력되는 동기 신호(aact)는 내부 클록(iclk) 기준으로 0.5 tCK 만큼 이동되어 지연 신호(dact)로 출력된다.
상술한 제1 및 제2 실시 예에 따른 지연부(103)는 도 2에 대응시키고자 내부 액티브 커맨드 신호(iact)를 0.5 tCK 만큼 이동시키는 것을 특징으로 하고 있으나, 만약 내부 액티브 커맨드 신호(iact)와 리드 스트로브 신호(ireadst) 사이의 간격 을 1 tCK 보다 작게 하는 것을 특징으로 할 경우는 더 많은 D플립플롭(DFF1)과 지연회로(DLY1)를 구비하여 동기 신호(aact)를 더 많이 지연시키는 것이 바람직하다.
계속해서 도 3을 참조하면, 선택부(104)는 테스트 모드 신호(tmode)에 응답하여 동기 신호(aact) 또는 지연 신호(dact)를 선별적으로 출력한다. 즉 반도체 메모리 장치가 테스트 모드에 진입할 경우는 지연 신호(dact)를 출력하고, 정상동작 모드에 진입할 경우는 동기 신호(aact)를 출력한다. 이를 위해 선택부(104)는 다음과 같은 회로도로 설계된다.
도 6은 선택부(104)를 나타낸 회로도이다.
도 6과 같이, 선택부(104)는 테스트 모드 신호(tmode)를 반전시켜 테스트 모드 반전신호(tmodeb)로 출력하는 제1 인버터(INV5), 테스트 모드 반전신호(tmodeb)와 동기 신호(aact)를 입력으로 하는 제1 낸드 게이트(NAND2), 테스트 모드 신호(tmode)와 지연 신호(dact)를 입력으로 하는 제2 낸드 게이트(NAND3), 제1 낸드 게이트(NAND2)와 제2 낸드 게이트(NAND3)의 출력을 입력으로 하는 제3 낸드 게이트(NAND4)와, 제3 낸드 게이트(NAND4)의 출력 신호를 완충(buffering)시켜 최종적으로 내부 액티브 커맨드 신호(iact)를 출력하는 제2 인버터(INV6)와 제3 인버터(INV7)를 포함한다.
이와 같이 구성된 선택부(104)는 반도체 메모리 장치의 테스트 모드에 대응하여 활성화되는 테스트 모드 신호(tmode)에 의해 지연 신호(dact)를 출력하고, 정상동작 모드시 비활성화되는 테스트 모드 신호(tmode)에 의해 동기 신호(aact)를 출력한다.
본 발명의 커맨드 디코더 동작을 정래해 보면 다음과 같다.
먼저, 외부 커맨드를 디코딩하여 내부 액티브 커맨드 신호(sact)와 리드 스트로브 신호(sreadst)를 생성한다. 이후, 내부 액티브 커맨드 신호(sact)의 활성화 시점을 지연시켜, 내부 액티브 커맨드 지연 신호(dact)를 생성한다. 그리고, tRCD 측정을 위한 테스트 모드에 응답하여, 내부 액티브 커맨드 지연 신호(dact)를 출력한다.
이는 커맨드 디코더가 앞서 설명한 도 2의 타이밍으로 내부 액티브 커맨드 신호(iact)와 리드 스트로브 신호(ireadst)를 출력하는 것을 의미하는바, 내부 액티브 커맨드 신호(iact)와 리드 스트로브 신호(ireadst)의 활성화 시점은 1 tCK 차가 발생한다. 때문에, 스펙상 제시된 tRCD ≤ 12ns의 조건과, 테스트 장비의 클록(CLK) 한 주기 시간 ≥ 8ns의 조건을 모두 만족한다. 즉, tRCD 측정 마진을 충분히 확보한다.
결과적으로, 정상적인 tRCD 측정이 가능하여, 반도체 메모리 장치의 신뢰성 및 안정성을 확보할 수 있다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시 예에서 사용된 로직의 종류 및 배치는 입력신호 및 출력 신호가 모두 하이 액티브(high active) 신호인 경우를 일례로 들어 구현한 것이 므로, 신호의 액티브 극성이 바뀌면 로직의 구현 예 역시 변화될 수밖에 없으며, 이러한 실시 예는 경우의 수가 너무나 방대하고, 또한 그 구현 예의 변화가 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 기술적으로 쉽게 유추될 수 있는 사항이므로 각각의 경우에 대해 직접적으로 언급하지는 않기로 한다.
도 1은 종래기술에 따라 tRCD 측정 테스트시에 발생한 내부 신호의 타이밍도.
도 2는 본 발명의 개념을 설명하기 위한 타이밍도.
도 3은 본 발명의 실시 예에 따라, 충분한 tRCD 측정 마진을 확보하기 위한 반도체 메모리 장치의 커맨드 디코더를 나타낸 블록도.
도 4는 제1 동기화부를 나타낸 회로도.
도 5a 및 도 5b는 지연부의 제1 및 제2 실시 예를 나타낸 회로도.
도 6은 선택부를 나타낸 회로도.
* 도면의 주요부분에 대한 부호의 설명 *
101 : 디코더부
102 : 제1 동기화부
103 : 지연부
104 : 선택부
105 : 제2 동기화부

Claims (8)

  1. 외부 커맨드를 디코딩하여, 내부 액티브 커맨드 신호와 리드 스트로브 신호로 출력하는 디코더부;
    상기 내부 액티브 커맨드 신호의 활성화 시점을 지연시켜, 내부 액티브 커맨드 지연 신호로 출력하는 지연부; 및
    tRCD 측정 테스트 시, 상기 내부 액티브 커맨드 지연신호를 출력하는 선택부
    를 포함하는 커맨드 디코더.
  2. 제1항에 있어서,
    상기 선택부는, 정상동작 시에는 상기 내부 액티브 커맨드 신호를 출력하는 것을 특징으로 하는 커맨드 디코더.
  3. 제1항에 있어서,
    디코딩된 상기 내부 액티브 커맨드 신호를 내부 클록에 동기시켜 상기 지연부에 전달하는 제1 동기화부와, 디코딩된 상기 리드 스트로브 신호를 내부 클록에 동기시켜 출력하는 제2 동기화부를 더 포함하는 커맨드 디코더.
  4. 제1항에 있어서,
    상기 지연부는, 내부 클록에 동기되는 D플립플롭을 포함하는 것을 특징으로 하는 커맨드 디코더.
  5. 제1항에 있어서,
    상기 지연부는, 복수의 저항, 복수의 커패시터 또는 복수의 인버터를 포함하는 지연소자를 구비하는 것을 특징으로 하는 커맨드 디코더.
  6. 제1항에 있어서,
    상기 테스트는, tRCD 측정 테스트시에 활성화되는 테스트 모드 신호에 의해 정의되는 것을 특징으로 하는 커맨드 디코더.
  7. 저주파 테스트 장비에서 진행하는 tRCD 측정 테스트 방법에서,
    상기 저주파 테스트 장비에서 인가되는 클록에 동기되어 생성되는 내부 액티브 커맨드 신호와 리드 스트로브 신호 사이의 활성화 시점 간격을, 상기 클록의 0.5 ~ 1 tCK 사이로 감소시켜 tRCD 측정 마진을 확보하는
    반도체 메모리 장치의 tRCD 측정 테스트 방법.
  8. 제7항에 있어서,
    상기 내부 액티브 커맨드 신호의 활성화 시점을 지연시켜 상기 리드 스트로브 신호 사이의 활성화 시점 간격을 감소시키는 것을 특징으로 하는 반도체 메모리 장치의 tRCD 측정 테스트 방법.
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