KR20100006967A

KR20100006967A - Method of forming a ferroelectric memory device

Info

Publication number: KR20100006967A
Application number: KR1020080067347A
Authority: KR
Inventors: 김송이; 김재현; 서지웅; 양민호; 정주영
Original assignee: 삼성전자주식회사
Priority date: 2008-07-11
Filing date: 2008-07-11
Publication date: 2010-01-22

Abstract

PURPOSE: A method for manufacturing a ferroelectric memory device is provided to prevent a metal oxide of an additional upper electrode from being reduced to a metal with the reaction with the metal of the hard mask and the metal by removing the hard mask as an etch mask of the additional upper electrode. CONSTITUTION: A first interlayer insulation film(150) is formed. A contact hole for the upper exposure of the ferroelectric capacitor is formed by etching the first interlayer insulation film. An additional upper electrode layer is formed and is filled in the contact hole. A hard mask is formed on the additional upper electrode layer. An additional upper electrode(160a) is formed by etching the additional upper electrode layer. The hard mask is used as an etching mask. The hard mask is removed on the additional upper electrode.

Description

Method of manufacturing ferroelectric memory device {Method of Forming a Ferroelectric Memory Device}

본 발명은 강유전체 메모리 소자의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 강유전체 캐패시터의 열화 현상을 방지할 수 있는 강유전체 메모리 소자의 제조 방법에 관한 것이다. The present invention relates to a method of manufacturing a ferroelectric memory device. More specifically, the present invention relates to a method of manufacturing a ferroelectric memory device capable of preventing the deterioration of the ferroelectric capacitor.

일반적으로 휘발성 반도체 메모리 소자는 DRAM이나 SRAM과 같이 전원 공급이 중단되었을 경우에 저장된 데이터가 상실되는 메모리 소자이다. 이에 비하여, 전원 공급이 중단되어도 저장된 데이터를 상실하지 않는 비휘발성 반도체 메모리 소자인 EPROM, EEPROM 또는 Flash EEPROM 등도 널리 사용되고 있다. 그러나, 상기 DRAM 또는 SRAM 등과 같은 휘발성 반도체 메모리 소자의 경우 휘발성으로 인하여 사용에 제한이 있다. 또한, 상기 EPROM, EEPROM, Flash EEPROM 등의 비휘발성 반도체 메모리 소자의 경우에도 그 집적도가 낮고, 동작 속도가 느리며, 고전압을 필요로 하는 단점으로 인하여 그 사용이 제한적이다. 현재 이러한 문제점들을 해결하기 위하여, 새로운 반도체 메모리 소자를 제조하기 위해 강유전체 물질을 이용한 반도체 메모리 소자의 제작에 관한 연구가 활발하게 진행되고 있다.Generally, a volatile semiconductor memory device is a memory device in which stored data is lost when a power supply is interrupted, such as DRAM or SRAM. In contrast, EPROM, EEPROM, or Flash EEPROM, which is a nonvolatile semiconductor memory device that does not lose stored data even when power supply is interrupted, is widely used. However, in the case of the volatile semiconductor memory device such as DRAM or SRAM, there is a limit to use due to volatility. In addition, even in the case of nonvolatile semiconductor memory devices such as EPROM, EEPROM, Flash EEPROM, the use thereof is limited due to the low integration degree, low operating speed, and high voltage. In order to solve these problems, researches on the fabrication of semiconductor memory devices using ferroelectric materials have been actively conducted to manufacture new semiconductor memory devices.

일반적으로, 강유전체란 유전 분극(dielectric polarization)이 가해지는 전계에 따라 이력곡선(hysteresis loop)을 형성하는 비선형 유전체를 말한다. 이러한 강유전체를 이용한 강유전체 메모리 소자는 강유전체의 이중 안정적인 분극 상태를 이용한 비휘발성 메모리 소자이다. In general, a ferroelectric refers to a nonlinear dielectric that forms a hysteresis loop according to an electric field to which dielectric polarization is applied. The ferroelectric memory device using the ferroelectric is a nonvolatile memory device using the dual stable polarization state of the ferroelectric.

상기 강유전체 소자는 강유전체 물질에 전압을 인가하기 위하여 강유전체의 전기 편극 성질을 바꿈으로써 메모리 소자로 사용된다. 강유전체를 포함하는 강유전체 캐패시터와 전기적으로 연결된 상부 전극에 접압을 인가하여 상기 강유전체 물질에 전압을 가할 수 있다. 그러나 상기 강유전체 캐패시터 상부에 전압을 인가하기 위한 도전성 배선 형성 시, 상기 강유전체 캐패시터가 열화되는 현상이 발생하기 쉽다. 이를 방지하기 위하여 강유전체 캐패시터와 도전성 배선 사이에 부가 상부 전극을 위치시키는 경우, 상기 강유전체 캐패시터와 상기 부가 상부 전극을 들뜸 현상(lifting) 없이 양호하게 접착되도록 하는 것이 용이하지 않다. 상기 들뜸 현상은 상기 강유전체 캐패시터와 상기 부가 상부 전극의 계면의 큰 스트레스에 의해 발생된다. 상기와 같이 강유전체 캐패시터와 상기 부가 상부 전극에 들뜸 현상이 발생하게 되면, 강유전체 캐패시터와 도전성 배선이 전기적으로 단락되는 문제가 발생할 수 있다.The ferroelectric device is used as a memory device by changing the electrical polarization properties of the ferroelectric in order to apply a voltage to the ferroelectric material. A voltage may be applied to the ferroelectric material by applying a contact pressure to an upper electrode electrically connected to a ferroelectric capacitor including a ferroelectric. However, when the conductive wiring for applying a voltage on the ferroelectric capacitor is formed, a phenomenon in which the ferroelectric capacitor deteriorates easily. In order to prevent this, when the additional upper electrode is positioned between the ferroelectric capacitor and the conductive wiring, it is not easy to make the ferroelectric capacitor and the additional upper electrode adhere well without lifting. The lifting phenomenon is generated by a large stress at the interface between the ferroelectric capacitor and the additional upper electrode. When the ferroelectric capacitor and the additional upper electrode are raised as described above, a problem may occur in which the ferroelectric capacitor and the conductive wiring are electrically shorted.

따라서 본 발명의 목적은 상부 부가 전극과 강유전체 캐패시터 접착성을 향상시킬 수 있는 강유전체 메모리 소자의 제조 방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a ferroelectric memory device capable of improving adhesion between an upper additional electrode and a ferroelectric capacitor.

상술한 본 발명의 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 강유전체 메모리 소자 제조 방법은 반도체 기판 상에 강유전체 캐패시터를 형성한다. 상기 강유전체 캐패시터를 덮는 제1 층간 절연막을 형성한 후, 상기 제1 층간 절연막을 식각하여 상기 강유전체 캐패시터의 상부를 노출시키는 콘택 홀을 형성한다. 상기 콘택 홀을 매립하는 부가 상부 전극층을 형성한 후, 상기 부가 상부 전극층 상에 하드 마스크를 형성한다. 상기 하드 마스크를 식각 마스크로 하여 상기 부가 상부 전극층을 식각함으로써 부가 상부 전극을 형성하고, 상기 부가 상부 전극 상에 하드 마스크를 제거한다.In order to achieve the above object of the present invention, the ferroelectric memory device manufacturing method according to the embodiments of the present invention to form a ferroelectric capacitor on a semiconductor substrate. After forming a first interlayer insulating layer covering the ferroelectric capacitor, the first interlayer insulating layer is etched to form a contact hole exposing an upper portion of the ferroelectric capacitor. After forming the additional upper electrode layer to fill the contact hole, a hard mask is formed on the additional upper electrode layer. The additional upper electrode is formed by etching the additional upper electrode layer using the hard mask as an etching mask, and the hard mask is removed on the additional upper electrode.

본 발명의 실시예들에 있어서, 상기 하드 마스크는 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 니켈 산화물(NiO), 스트론튬 티타늄 산화물(STO) 또는 란탄 니켈 산화물(LaNiO₃; LNO)을 사용하여 형성될 수 있다.In embodiments of the present invention, the hard mask is made of titanium nitride (TiN), tantalum nitride (TaN), nickel oxide (NiO), strontium titanium oxide (STO) or lanthanum nickel oxide (LaNiO ₃ ; LNO). Can be formed.

본 발명의 실시예들에 있어서, 상기 하드 마스크는 건식 식각 공정에 의해 제거될 수 있다.In embodiments of the present invention, the hard mask may be removed by a dry etching process.

본 발명의 실시예들에 있어서, 상기 부가 상부 전극층은 상기 제1 층간 절연막 및 상기 콘택 홀 상에 제1 부가 상부 전극층을 형성하고 상기 제1 부가 상부 전극층 상에 제2 부가 상부 전극층을 형성하여 제조될 수 있다. In example embodiments, the additional upper electrode layer may be formed by forming a first additional upper electrode layer on the first interlayer insulating layer and the contact hole, and forming a second additional upper electrode layer on the first additional upper electrode layer. Can be.

본 발명의 실시예들에 있어서, 상기 제1 부가 상부 전극층의 두께는 상기 콘택 홀 폭의 절반 이하일 수 있다.In embodiments of the present invention, the thickness of the first additional upper electrode layer may be less than or equal to half the width of the contact hole.

본 발명의 실시예들에 있어서, 상기 제1 부가 상부 전극층은 이리듐 산화물(IrO)을 사용하여 형성될 수 있다. In example embodiments, the first additional upper electrode layer may be formed using iridium oxide (IrO).

본 발명의 실시예들에 있어서, 상기 제2 부가 상부 전극층은 금속 또는 폴리실리콘을 사용하여 형성될 수 있다.In embodiments of the present invention, the second additional upper electrode layer may be formed using metal or polysilicon.

본 발명의 실시예들에 있어서, 상기 부가 상부 전극 상에 제2 층간 절연막을 형성한 후, 상기 제2 층간 절연막을 식각하여 상기 부가 상부 전극과 전기적으로 연결되는 도전성 배선을 형성할 수 있다. In example embodiments, after forming a second insulating interlayer on the additional upper electrode, the second insulating interlayer may be etched to form a conductive wire electrically connected to the additional upper electrode.

본 발명의 실시예들에 있어서, 상기 반도체 기판 상에 하부 전극층, 강유전체층 및 상부 전극층을 순차적으로 형성한다. 상기 상부 전극층 상에 마스크를 형성한 후, 상기 마스크를 식각 마스크로 하여 상기 하부 전극층, 상기 강유전체층 및 상기 상부 전극층을 식각하여 상기 강유전체 캐패시터가 제조될 수 있다.In embodiments of the present invention, a lower electrode layer, a ferroelectric layer, and an upper electrode layer are sequentially formed on the semiconductor substrate. After forming a mask on the upper electrode layer, the ferroelectric capacitor may be manufactured by etching the lower electrode layer, the ferroelectric layer and the upper electrode layer using the mask as an etching mask.

본 발명의 실시예들에 있어서, 상기 하부 전극층은 상기 반도체 기판 상에 제1 하부 전극층을 형성한 후, 상기 제1 하부 전극층에 제2 하부 전극층을 형성하여 제조될 수 있다.In example embodiments, the lower electrode layer may be manufactured by forming a first lower electrode layer on the semiconductor substrate and then forming a second lower electrode layer on the first lower electrode layer.

본 발명의 실시예들에 있어서, 상기 제1 하부 전극층은 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 알루미늄 질화물(AlN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 질화물(TaN) 또는 탄탈륨 실리콘 질화물(TaSiN)을 사용하여 형성될 수 있으며, 상기 제2 하부 전극층은 이리듐(Ir), 백금(Pt), 루테늄(Rb), 팔라듐(Pd), 백금-망간(Pt-Mn)의 합금, 이리듐-루테늄(Ir-Rb)의 합금, 이리듐 산화 물(IrO) 또는 스트론튬 루테늄 산화물(SrRuO₃: SRO)을 사용하여 형성될 수 있다.In example embodiments, the first lower electrode layer may include titanium nitride (TiN), titanium aluminum nitride (TiAlN), aluminum nitride (AlN), titanium silicon nitride (TiSiN), tantalum nitride (TaN), or tantalum silicon nitride. (TaSiN) and the second lower electrode layer may be formed of an alloy of iridium (Ir), platinum (Pt), ruthenium (Rb), palladium (Pd), platinum-manganese (Pt-Mn), and iridium- It may be formed using an alloy of ruthenium (Ir-Rb), iridium oxide (IrO) or strontium ruthenium oxide (SrRuO ₃ : SRO).

본 발명의 실시예들에 있어서, 상기 강유전체층은 PZT[Pb(Zr, Ti)O₃], SBT(SrBi₂Ti₂O₉), BLT[Bi(La, Ti)O₃], PLZT[Pb(La, Zr)TiO₃] 또는 BST[Bi(Sr, Ti)O₃] 중 어느 하나 또는 칼슘(Ca), 란탄(Ln), 망간(Mn) 또는 비스무스(Bi)가 도핑된 PZT, SBT, BLT, PLZT 또는 BST 중 어느 하나를 사용하여 형성될 수 있다.In embodiments of the present invention, the ferroelectric layer is PZT [Pb (Zr, Ti) O ₃ ], SBT (SrBi ₂ Ti ₂ O ₉ ), BLT [Bi (La, Ti) O ₃ ], PLZT [Pb (La, Zr) TiO ₃ ] or BST [Bi (Sr, Ti) O ₃ ] or PZT, SBT, doped with calcium (Ca), lanthanum (Ln), manganese (Mn) or bismuth (Bi) It can be formed using any one of BLT, PLZT or BST.

본 발명의 실시예들에 있어서, 상기 상부 전극층은 이리듐(Ir), 백금(Pt), 루테늄(Rb), 백금(Pt)-망간(Mn) 합금, 이리듐(Ir)-루테늄(Rb) 합금, 이리듐 산화물(IrO), 스트론튬 루테늄 산화물(SrRuO₃: SRO), 스트론튬 티타늄 산화물(STO), 란탄 니켈 산화물(LaNiO₃; LNO) 또는 칼슘 루테늄 산화물(CaRuO₃: CRO) 중 어느 하나를 사용하여 형성될 수 있다.In example embodiments, the upper electrode layer may include iridium (Ir), platinum (Pt), ruthenium (Rb), platinum (Pt) -manganese (Mn) alloy, iridium (Ir) -ruthenium (Rb) alloy, To be formed using any one of iridium oxide (IrO), strontium ruthenium oxide (SrRuO ₃ : SRO), strontium titanium oxide (STO), lanthanum nickel oxide (LaNiO ₃ ; LNO) or calcium ruthenium oxide (CaRuO ₃ : CRO) Can be.

상술한 본 발명의 강유전체 메모리 소자의 제조 방법에 따르면, 부가 상부 전극의 식각 마스크로 사용되는 하드 마스크를 제거함으로써, 상기 부가 상부 전극의 금속 산화물이 상기 하드 마스크의 금속과 반응하여 금속으로 환원되는 것을 방지하고 상기 부가 상부 전극과 도전성 배선 사이의 스트레스를 감소시켜, 상기 강유전체 캐패시터의 열화 현상을 효과적으로 방지하면서 상기 강유전체 캐패시터와 상부 전극이 전기적으로 단락되는 것을 막을 수 있다. According to the method of manufacturing the ferroelectric memory device of the present invention described above, by removing the hard mask used as an etching mask of the additional upper electrode, the metal oxide of the additional upper electrode reacts with the metal of the hard mask to be reduced to metal. By reducing the stress between the additional upper electrode and the conductive wiring, it is possible to effectively prevent the degradation of the ferroelectric capacitor and to prevent the short circuit of the ferroelectric capacitor and the upper electrode.

이하, 첨부한 도면을 참조하여 본 발명의 실시예들에 따른 강유전체 메모리 소자의 제조 방법에 대하여 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. Hereinafter, a method of manufacturing a ferroelectric memory device according to embodiments of the present invention will be described in detail with reference to the accompanying drawings. As the inventive concept allows for various changes and numerous embodiments, particular embodiments will be illustrated in the drawings and described in detail in the text. However, this is not intended to limit the present invention to a specific disclosed form, it should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention. In describing the drawings, similar reference numerals are used for similar elements. In the accompanying drawings, the dimensions of the structures are shown in an enlarged scale than actual for clarity of the invention.

제1, 제2, 제3 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 또는 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해될 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성 요소가 존재하지 않는 것으로 이해될 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에" 또는 "~에 인접하는" 등도 마찬가지로 해석될 것이다.Terms such as first, second, third, etc. may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as the second component, and similarly, the second component may also be referred to as the first component. When a component is said to be "connected", "connected" or "connected" to another component, it may be directly connected to or connected to the other component, but in between It will be understood that may exist. On the other hand, when a component is said to be "directly connected" or "directly connected" to another component, it will be understood that there is no other component in between. Other expressions describing the relationship between the components, such as "between" or "adjacent to", will also be interpreted as well.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다", "가지다" 또는 "구비하다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성 요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해될 것이다. 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In the present application, the terms "comprise", "have" or "include" are intended to indicate that there is a feature, number, step, operation, component, or combination thereof that is described, and that one or more other It will be understood that it does not exclude in advance the possibility of the presence or addition of features or numbers, steps, operations, components, or combinations thereof. Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms such as those defined in the commonly used dictionaries should be construed as having meanings consistent with the meanings in the context of the related art and shall not be construed in ideal or excessively formal meanings unless expressly defined in this application. Do not.

이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 따른 강유전체 메모리 소자의 제조 방법에 대하여 상세하게 설명한다. Hereinafter, a method of manufacturing a ferroelectric memory device according to embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1 내지 도 8은 본 발명의 실시예들에 따른 강유전체 메모리 소자를 형성하는 방법을 설명하기 위한 단면도들이다. 1 to 8 are cross-sectional views illustrating a method of forming a ferroelectric memory device according to embodiments of the present invention.

도 1을 참조하면, 기판(100) 상에 하부 구조물(105)을 형성한다. 기판(100)은 실리콘 웨이퍼 내지 SOI(Silicon On Insulator) 기판과 같은 반도체 기판 또는 금속 산화물 단결정 기판을 포함한다. 예를 들면, 기판(100)은 알루미늄 산화 물(Al₂O₃) 단결정 기판, 스트론튬 티타늄 산화물(SrTiO₃), 단결정 기판 또는 마그네슘 산화물(MgO) 단결정 기판 등을 포함할 수 있다. 하부 구조물(105)은 기판(100)에 형성된 콘택 영역, 패드, 플러그, 도전성 배선, 도전성 패턴, 게이트 구조물 또는 트랜지스터 등을 구비한다.Referring to FIG. 1, a lower structure 105 is formed on a substrate 100. The substrate 100 includes a silicon wafer or a semiconductor oxide such as a silicon on insulator (SOI) substrate or a metal oxide single crystal substrate. For example, the substrate 100 may include an aluminum oxide (Al ₂ O ₃ ) single crystal substrate, strontium titanium oxide (SrTiO ₃ ), a single crystal substrate, or a magnesium oxide (MgO) single crystal substrate. The lower structure 105 includes a contact region, a pad, a plug, conductive wiring, a conductive pattern, a gate structure or a transistor formed in the substrate 100.

하부 구조물(105)을 덮으면서 기판(100) 상에 절연 구조물(110)을 형성한다. 절연 구조물(110)은 강유전체 캐패시터의 하부 전극(120a)(도 4 참조)과 하부 구조물(105)을 전기적으로 절연시킨다.The insulating structure 110 is formed on the substrate 100 while covering the lower structure 105. The insulating structure 110 electrically insulates the lower electrode 120a (see FIG. 4) and the lower structure 105 of the ferroelectric capacitor.

본 발명의 실시예들에 따르면, 절연 구조물(110)은 화학 기상 증착(Chemical Vapor Deposition; CVD) 공정, 플라즈마 증대 화학 기상 증착 공정(Plasma Enhanced Chemical Vapor Deposition; PECVD) 공정, 원자층 적층(Atomic Layer Deposition; ALD) 공정, 또는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정을 이용하여 형성될 수 있다. According to embodiments of the present invention, the insulating structure 110 may include a chemical vapor deposition (CVD) process, a plasma enhanced chemical vapor deposition (PECVD) process, an atomic layer deposition. Deposition (ALD) process, or high density plasma chemical vapor deposition (HDP-CVD) process.

본 발명의 실시예들에 따르면, 절연 구조물(110)은 산화물, 질화물 및/또는 산질화물을 사용하여 형성될 수 있다. 예를 들면, 절연 구조물(110)은 BPSG(Boro-Phosphor Silicate Glass), PSG(Phosphor Silicate Glass), USG(Undoped Silicate Glass), SOG(Spin On Glass), FOX(Flowable OXide), PE-TEOS(Plasma Enhanced-Tetra Ethyl Ortho Silicate), HDP-CVD(High Density Plasma-Chemical Vapor Deposition) 산화물, 실리콘 질화물 또는 실리콘 산질화물 등을 사용하여 형성될 수 있다.According to embodiments of the present invention, the insulating structure 110 may be formed using oxides, nitrides and / or oxynitrides. For example, the insulating structure 110 may include Boro-Phosphor Silicate Glass (BPSG), Phosphor Silicate Glass (PSG), Undoped Silicate Glass (USG), Spin On Glass (SOG), Flexible Oxide (FOX), and PE-TEOS (PE-TEOS). Plasma Enhanced-Tetra Ethyl Ortho Silicate, High Density Plasma-Chemical Vapor Deposition (HDP-CVD) oxide, silicon nitride or silicon oxynitride, and the like.

도 2를 참조하면, 절연 구조물(110)을 부분적을 식각하여 하부 구조물(105)을 노출시키는 홀(도시하지 않음)을 형성한 후, 상기 홀을 채우면서 절연 구조물(110) 상에 제1 도전층을 형성한다. Referring to FIG. 2, after partially etching the insulating structure 110 to form a hole (not shown) exposing the lower structure 105, a first conductive layer is formed on the insulating structure 110 while filling the hole. Form a layer.

본 발명의 실시예들에 따르면, 상기 제1 도전층은 스퍼터링(sputtering) 공정, 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정 또는 펄스 레이저 증착(Pulse Laser Deposition; PLD) 공정을 이용하여 형성된다. According to embodiments of the present invention, the first conductive layer may be formed using a sputtering process, a chemical vapor deposition (CVD) process, an atomic layer deposition (ALD) process, or a pulse laser deposition (PLD) process. Is formed.

본 발명의 실시예들에 따르면, 상기 제1 도전층은 불순물로 도핑된 폴리실리콘, 금속 또는 도전성 금속 질화물을 사용하여 형성될 수 있다. 예를 들면, 상기 제1 도전층은 텅스텐(W), 알루미늄(Al), 구리(Cu), 티타늄(Ti), 텅스텐 질화물(WN), 알루미늄 질화물(AlN) 또는 티타늄 질화물(TiN) 등을 사용하여 형성될 수 있다.According to embodiments of the present invention, the first conductive layer may be formed using polysilicon, metal or conductive metal nitride doped with impurities. For example, the first conductive layer may include tungsten (W), aluminum (Al), copper (Cu), titanium (Ti), tungsten nitride (WN), aluminum nitride (AlN) or titanium nitride (TiN). Can be formed.

절연 구조물(110)이 노출될 때까지 상기 제1 도전층을 부분적으로 제거하여 상기 홀에 매립되는 패드(115)를 형성한다. 본 발명의 실시예들에 따르면, 상기 도전층은 에치백(etch back) 공정, 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 공정, 또는 화학 기계적 연마(CMP)와 에치백을 조합한 공정 등을 이용하여 부분적으로 식각될 수 있다.The first conductive layer is partially removed until the insulating structure 110 is exposed to form a pad 115 embedded in the hole. According to embodiments of the present invention, the conductive layer may use an etch back process, a chemical mechanical polishing (CMP) process, or a process combining a chemical mechanical polishing (CMP) and an etch back. Can be partially etched.

다시 도 2를 참조하면, 패드(115) 및 절연 구조물(110) 상에 하부 전극층(130)을 형성한다. 하부 전극층(130)은 패드(115) 및 절연 구조물(110) 상에 순차적으로 형성된 제1 하부 전극층(120) 및 제2 하부 전극층(125)을 포함한다. Referring back to FIG. 2, the lower electrode layer 130 is formed on the pad 115 and the insulating structure 110. The lower electrode layer 130 includes a first lower electrode layer 120 and a second lower electrode layer 125 sequentially formed on the pad 115 and the insulating structure 110.

패드(115) 및 절연 구조물(110) 상에 제1 하부 전극층(120)을 형성한다. 제1 하부 전극층(120)은 도전성 금속 질화물을 화학 기상 증착(CVD) 공정, 원자층 적층 (ALD) 공정, 스퍼터링 공정 또는 펄스 레이저 증착(PLD) 공정으로 증착하여 형성될 수 있다. 본 발명의 실시예들에 따르면, 제1 하부 전극층(120)은 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 알루미늄 질화물(AlN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 질화물(TaN), 탄탈륨 실리콘 질화물(TaSiN) 등을 사용하여 형성될 수 있다.The first lower electrode layer 120 is formed on the pad 115 and the insulating structure 110. The first lower electrode layer 120 may be formed by depositing a conductive metal nitride by chemical vapor deposition (CVD), atomic layer deposition (ALD), sputtering, or pulsed laser deposition (PLD). According to embodiments of the present invention, the first lower electrode layer 120 may include titanium nitride (TiN), titanium aluminum nitride (TiAlN), aluminum nitride (AlN), titanium silicon nitride (TiSiN), tantalum nitride (TaN), and tantalum. Silicon nitride (TaSiN) or the like.

제1 하부 전극층(120) 상에 제2 하부 전극층(125)을 형성한다. 제2 하부 전극층(125)은 금속을 스터퍼링 공정, 펄스 레이저 증착(PLD) 공정, 화학 기상 증착(CVD) 공정 또는 원자층 적층(ALD) 공정으로 제1 하부 전극층(120) 상에 증착하여 형성될 수 있다. 본 발명의 실시예들에 따르면, 제 2 하부 전극층(125)은 이리듐(Ir), 백금(Pt), 루테늄(Ru), 팔라듐(Pd), 백금(Pt)-망간(Mn)의 합금, 이리듐(Ir)-루테늄(Rb)의 합금, 이리듐 산화물(IrO), 스트론튬 루테늄 산화물(SRO) 등을 사용하여 형성될 수 있다.The second lower electrode layer 125 is formed on the first lower electrode layer 120. The second lower electrode layer 125 is formed by depositing a metal on the first lower electrode layer 120 by a stuffing process, a pulsed laser deposition (PLD) process, a chemical vapor deposition (CVD) process, or an atomic layer deposition (ALD) process. Can be. According to embodiments of the present invention, the second lower electrode layer 125 may be an alloy of iridium (Ir), platinum (Pt), ruthenium (Ru), palladium (Pd), platinum (Pt) -manganese (Mn), and iridium. It may be formed using an alloy of (Ir) -ruthenium (Rb), iridium oxide (IrO), strontium ruthenium oxide (SRO), or the like.

도 3을 참조하면, 제2 하부 전극층(125) 상에 강유전체층(135) 및 상부 전극층(140)을 형성한다. Referring to FIG. 3, the ferroelectric layer 135 and the upper electrode layer 140 are formed on the second lower electrode layer 125.

제2 하부 전극층(125) 상에 강유전체층(135)을 형성한다. 강유전체층(135)은 유기 금속 화학 기상 증착(Metal Organic Chemical Vapor Deposition; MOCVD) 공정, 졸-겔(sol-gel) 공정, 원자층 적층(ALD) 공정 또는 화학 기상 증착(CVD) 공정을 이용하여 형성될 수 있다. The ferroelectric layer 135 is formed on the second lower electrode layer 125. The ferroelectric layer 135 may be formed using a metal organic chemical vapor deposition (MOCVD) process, a sol-gel process, an atomic layer deposition (ALD) process, or a chemical vapor deposition (CVD) process. Can be formed.

본 발명의 일 실시예에 따르면, 강유전체층(135)은 PZT[Pb(Zr, Ti)O₃], SBT(SrBi₂Ti₂O₉), BLT[Bi(La, Ti)O₃], PLZT[Pb(La, Zr)TiO₃] 또는 BST[Bi(Sr, Ti)O₃] 등의 강유전체를 사용하여 형성된다. 본 발명의 다른 실시예에 따르면, 강유전체층(135)은 칼슘(Ca), 란탄(La), 망간(Mn) 내지 비스무스(Bi) 등의 금속이 도핑된 PZT, SBT, BLT, PLZT 또는 BST 등의 강유전체를 사용하여 형성될 수 있다. 예들 들면, 강유전체층(135)은 제2 하부 전극 막 상에 PZT를 유기 금속 화학 기상 증착(MOCVD) 공정으로 증착하여 형성될 수 있다. According to an embodiment of the present invention, the ferroelectric layer 135 is formed of PZT [Pb (Zr, Ti) O ₃ ], SBT (SrBi ₂ Ti ₂ O ₉ ), BLT [Bi (La, Ti) O ₃ ], PLZT It is formed using a ferroelectric such as [Pb (La, Zr) TiO ₃ ] or BST [Bi (Sr, Ti) O ₃ ]. According to another embodiment of the present invention, the ferroelectric layer 135 is PZT, SBT, BLT, PLZT or BST doped with a metal such as calcium (Ca), lanthanum (La), manganese (Mn) to bismuth (Bi), or the like. It can be formed using a ferroelectric. For example, the ferroelectric layer 135 may be formed by depositing PZT on the second lower electrode layer by an organic metal chemical vapor deposition (MOCVD) process.

강유전체층(135) 상에 상부 전극층(140)을 형성한다. 상부 전극층(140)은 강유전체층(135) 상에 금속 산화물 또는 금속을 스퍼터링 공정, 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정 또는 펄스 레이저(PLD) 증착 공정으로 증착하여 형성된다. 예를 들면, 상부 전극층(140)은 이리듐(Ir), 백금(Pt), 루테늄(Rb), 팔라듐(Pd), 금(Au), 백금-망간(Pt-Mn) 합금, 이리듐-루테늄(Ir-Ru) 합금, 이리듐 산화물(IrO), 스트론튬 루테늄 산화물(SrRuO₃: SRO), 스트론튬 티타늄 산화물(STO), 란탄 니켈 산화물(LaNiO₃; LNO) 또는 칼슘 루테늄 산화물(CaRuO₃: CRO) 등을 사용하여 형성될 수 있다. The upper electrode layer 140 is formed on the ferroelectric layer 135. The upper electrode layer 140 is formed by depositing a metal oxide or metal on the ferroelectric layer 135 by a sputtering process, a chemical vapor deposition (CVD) process, an atomic layer deposition (ALD) process, or a pulsed laser (PLD) deposition process. For example, the upper electrode layer 140 is iridium (Ir), platinum (Pt), ruthenium (Rb), palladium (Pd), gold (Au), platinum-manganese (Pt-Mn) alloy, iridium-ruthenium (Ir) -Ru alloy, iridium oxide (IrO), strontium ruthenium oxide (SrRuO ₃ : SRO), strontium titanium oxide (STO), lanthanum nickel oxide (LaNiO ₃ ; LNO) or calcium ruthenium oxide (CaRuO ₃ : CRO) Can be formed.

도 4를 참조하면, 하부 전극층(130), 강유전체층(135) 및 상부 전극층(140)을 식각하여 강유전체 캐패시터를 형성한다. Referring to FIG. 4, the lower electrode layer 130, the ferroelectric layer 135, and the upper electrode layer 140 are etched to form a ferroelectric capacitor.

강유전체 캐패시터의 형성에 있어서, 상부 전극층(140)상에 마스크(도시하지 않음)를 형성한 후, 상기 마스크를 식각 마스크로 이용하여 상부 전극층(140), 강 유전체층(135), 제1 하부 전극층(120) 및 제2 하부 전극층(125)을 식각하여 상부 전극(140a), 강유전체 패턴(135a) 및 제1 하부 전극 패턴(120a)과 제2 하부 전극 패턴(125a)을 포함하는 하부 전극(130a)을 형성함으로써, 절연 구조물(110) 상의 패드(115)와 전기적으로 연결되는 강유전체 캐패시터를 형성한다. In the formation of the ferroelectric capacitor, after forming a mask (not shown) on the upper electrode layer 140, using the mask as an etching mask, the upper electrode layer 140, the steel dielectric layer 135, the first lower electrode layer ( The lower electrode 130a including the upper electrode 140a, the ferroelectric pattern 135a, the first lower electrode pattern 120a, and the second lower electrode pattern 125a by etching the 120 and the second lower electrode layer 125. By forming a, a ferroelectric capacitor electrically connected to the pad 115 on the insulating structure 110 is formed.

도 5를 참조하면, 절연 구조물(110) 상에 상기 강유전체 캐패시터를 덮는 제1 층간 절연막(150)을 형성한 후, 제1 층간 절연막(150)을 부분적으로 식각하여 상기 강유전체 캐패시터의 상부를 노출시키는 콘택 홀(155)을 형성한다. Referring to FIG. 5, after forming the first interlayer insulating layer 150 covering the ferroelectric capacitor on the insulating structure 110, the first interlayer insulating layer 150 is partially etched to expose the upper portion of the ferroelectric capacitor. The contact hole 155 is formed.

절연 구조물(115) 상에 제1 층간 절연막(150)을 형성한다. 제1 층간 절연막(150)은 화학 기상 증착(Chemical Vapor Deposition; CVD) 공정, 플라즈마 증대 화학 기상 증착 공정(Plasma Enhanced Chemical Vapor Deposition; PECVD) 공정, 원자층 적층(Atomic Layer Deposition; ALD) 공정 또는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정을 이용하여 형성될 수 있다. The first interlayer insulating layer 150 is formed on the insulating structure 115. The first interlayer insulating layer 150 may be formed by a chemical vapor deposition (CVD) process, a plasma enhanced chemical vapor deposition (PECVD) process, an atomic layer deposition (ALD) process, or a high density. It may be formed using a plasma chemical vapor deposition (HDP-CVD) process.

본 발명의 실시예들에 따르면, 제1 층간 절연막(150)은 산화물, 질화물 및/또는 산질화물을 사용하여 형성될 수 있다. 예를 들면, 층간 절연막(150)은 BPSG, PSG, USG, SOG, FOX, PE-TEOS, HDP-CVD 산화물, 실리콘 질화물 또는 실리콘 산질화물 등을 사용하여 형성될 수 있다.In example embodiments, the first interlayer insulating layer 150 may be formed using an oxide, a nitride, and / or an oxynitride. For example, the interlayer insulating layer 150 may be formed using BPSG, PSG, USG, SOG, FOX, PE-TEOS, HDP-CVD oxide, silicon nitride or silicon oxynitride.

제1 층간 절연막(15) 상에 포토레지스트 패턴(도시되지 않음) 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 하여 제1 층간 절연막(150)을 식각함으로써, 상부 전극(140a)의 상부를 노출시키는 콘택 홀(155)을 형성할 수 있다. After forming a photoresist pattern (not shown) on the first interlayer insulating layer 15, the first interlayer insulating layer 150 is etched using the photoresist pattern as an etching mask, thereby exposing an upper portion of the upper electrode 140a. The contact hole 155 may be formed.

도 6을 참조하면, 콘택 홀(155)을 포함하는 제1 층간 절연막(150)상에 부가 상부 전극층(160)을 형성한다. 부가 상부 전극층(160)은 콘택 홀(155) 및 층간 절연막(150) 상에 형성되는 제1 부가 상부 전극층(162) 및 제2 부가 상부 전극층(164)을 포함한다. 부가 상부 전극층(160)은 후속 공정에 의해 부가 상부 전극(160a, 도7 참조)으로 패턴닝 된다.Referring to FIG. 6, an additional upper electrode layer 160 is formed on the first interlayer insulating layer 150 including the contact hole 155. The additional upper electrode layer 160 includes a first additional upper electrode layer 162 and a second additional upper electrode layer 164 formed on the contact hole 155 and the interlayer insulating layer 150. The additional upper electrode layer 160 is patterned into the additional upper electrode 160a (see FIG. 7) by a subsequent process.

콘택 홀(155)을 포함하는 제1 층간 절연막(150) 상에 제1 부가 상부 전극층(162)을 형성한다. 제1 부가 상부 전극층(162)은 하부의 상기 강유전체 캐패시터 및 제1 층간 절연막(150)과 부가 상부 전극층(160)을 패터닝하여 형성되는 부가 상부 전극(160a)을 접착시키는 역할을 수행할 수 있다. The first additional upper electrode layer 162 is formed on the first interlayer insulating layer 150 including the contact hole 155. The first additional upper electrode layer 162 may serve to bond the ferroelectric capacitor, the first interlayer insulating layer 150, and the additional upper electrode 160a formed by patterning the additional upper electrode layer 160.

제1 부가 상부 전극층(162)은 콘택 홀(155)의 폭의 절반 이하의 두께를 가질 수 있다. 따라서, 제1 층간 절연막(150) 상에 제1 부가 상부 전극층(162)을 형성하여도 콘택 홀(155)은 완전하게 매립되지 않는다. 즉, 제1 부가 상부 전극층(162)은 제1 층간 절연막(150)의 프로파일을 따라 형성된다. 본 발명의 실시예들에 따르면, 제1 부가 상부 전극층(162)은 금속 산화물을 사용하여 형성될 수 있다. 예를 들면, 제1 부가 상부 전극층(162)은 이리듐 산화물(IrO)일 수 있다. The first additional upper electrode layer 162 may have a thickness less than half the width of the contact hole 155. Therefore, even when the first additional upper electrode layer 162 is formed on the first interlayer insulating layer 150, the contact hole 155 is not completely filled. That is, the first additional upper electrode layer 162 is formed along the profile of the first interlayer insulating layer 150. According to embodiments of the present invention, the first additional upper electrode layer 162 may be formed using a metal oxide. For example, the first additional upper electrode layer 162 may be iridium oxide (IrO).

제1 부가 상부 전극층(162) 상에 제2 부가 상부 전극층(164)을 형성할 수 있다. 제2 부가 상부 전극층(164)은 제2 부가 상부 전극층(164) 상부에 형성될 도전성 배선(190, 도 8참조)과 제1 부가 상부 전극(162a, 도7 참조)을 전기적으로 연결시키는 역할을 수행할 수 있다. The second additional upper electrode layer 164 may be formed on the first additional upper electrode layer 162. The second additional upper electrode layer 164 electrically connects the conductive wiring 190 (refer to FIG. 8) and the first additional upper electrode 162a (refer to FIG. 7) to be formed on the second additional upper electrode layer 164. Can be done.

제2 부가 상부 전극층(164)은 콘택 홀(155)을 완전히 매립하면서 제1 부가 상부 전극층(162) 상에 형성된다. 제2 부가 상부 전극층(164)은 상기 강유전체 캐 패시터와 도전성 배선(190)을 전기적으로 연결하는 역할을 수행하므로, 금속 또는 폴리실리콘과 같은 도전성 물질을 포함할 수 있다. 예를 들면 상기 금속은 이리듐(Ir)일 수 있다. The second additional upper electrode layer 164 is formed on the first additional upper electrode layer 162 while completely filling the contact hole 155. Since the second additional upper electrode layer 164 serves to electrically connect the ferroelectric capacitor and the conductive wiring 190, the second additional upper electrode layer 164 may include a conductive material such as metal or polysilicon. For example, the metal may be iridium (Ir).

도 7을 참조하면, 상부 전극층(160) 상에 하드 마스크(170)를 형성한다. Referring to FIG. 7, a hard mask 170 is formed on the upper electrode layer 160.

제2 부가 상부 전극층(164)에 하드 마스크층을 형성한다. 상기 하드 마스크층은 제2 부가 상부 전극층(164)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성될 수 있다. 본 발명의 실시예들에 따르면, 상기 하드 마스크층은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 니켈 산화물(NiO), 스트론튬 티타늄 산화물(STO) 또는 란탄 니켈 산화물(LaNiO₃; LNO)을 포함할 수 있다. 예를 들면, 상기 하드 마스크층은 티타늄 질화물일 수 있다. 상기 하드 마스크층은 스퍼터링 공정, 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정 또는 펄스 레이저 증착(ALD) 공정을 이용하여 형성될 수 있다.A hard mask layer is formed on the second additional upper electrode layer 164. The hard mask layer may be formed using a material having an etch selectivity with respect to the second additional upper electrode layer 164. In an embodiment, the hard mask layer includes titanium nitride (TiN), tantalum nitride (TaN), nickel oxide (NiO), strontium titanium oxide (STO), or lanthanum nickel oxide (LaNiO ₃ ; LNO). can do. For example, the hard mask layer may be titanium nitride. The hard mask layer may be formed using a sputtering process, a chemical vapor deposition (CVD) process, an atomic layer deposition (ALD) process, or a pulsed laser deposition (ALD) process.

상기 하드 마스크층 상에 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 하드 마스크층을 부분적으로 식각함으로써 제2 부가 상부 전극층(164) 상에 하드 마스크(170)를 형성한다. 상기 포토레지스트 패턴은 애싱(ashing) 공정 및/또는 스트리핑(stripping) 공정을 이용하여 제거할 수 있다.After forming a photoresist pattern (not shown) on the hard mask layer, the hard mask layer is partially etched using the photoresist pattern as an etching mask, thereby hard masking on the second additional upper electrode layer 164. Form 170. The photoresist pattern may be removed using an ashing process and / or a stripping process.

다시 도 7을 참조하면, 하드 마스크(170)를 식각 마스크로 이용하여 제1 부가 상부 전극층(162) 및 제2 부가 상부 전극층(164)을 포함하는 상부 전극층(160) 을 부분적으로 식각함으로써 제1 부가 상부 전극 패턴(162a) 및 제2 부가 상부 전극 패턴(164a)을 포함하는 부가 상부 전극(160a)을 형성한다. Referring to FIG. 7 again, by using the hard mask 170 as an etching mask, the first electrode may be partially etched by partially etching the upper electrode layer 160 including the first additional upper electrode layer 162 and the second additional upper electrode layer 164. An additional upper electrode 160a including the additional upper electrode pattern 162a and the second additional upper electrode pattern 164a is formed.

부가 상부 전극(160a)은 부가 상부 전극(160a) 상부에 형성되는 도전성 배선(190)과 하부의 상기 강유전체 캐패시터를 전기적으로 연결하는 역할을 수행할 뿐만 아니라, 상기 강유전체 캐패시터를 보호하는 역할을 수행한다. 도전성 배선(190)을 강유전체 캐패시터 상에 직접적으로 형성하는 경우, 플라즈마, 수소 또는 열 등이 상기 강유전체 캐패시터와 직접적으로 접촉하게 되고 그 결과 강유전체 캐패시터가 열화될 수 있다. 그러나 상기 강유전체 캐패시터에 부가 상부 전극(160a)을 형성하면, 도전성 배선(190) 형성 동안 상기 강유전체 캐패시터가 열화되는 것을 방지할 수 있다.The additional upper electrode 160a not only serves to electrically connect the conductive wire 190 formed on the additional upper electrode 160a and the ferroelectric capacitor below, but also protects the ferroelectric capacitor. . When the conductive wiring 190 is directly formed on the ferroelectric capacitor, plasma, hydrogen, or heat may directly contact the ferroelectric capacitor, and as a result, the ferroelectric capacitor may deteriorate. However, if the additional upper electrode 160a is formed in the ferroelectric capacitor, it is possible to prevent the ferroelectric capacitor from deteriorating during the formation of the conductive wiring 190.

도 8을 참조하면, 하드 마스크(170)를 부가 상부 전극(160a)으로부터 제거한다.Referring to FIG. 8, the hard mask 170 is removed from the additional upper electrode 160a.

본 발명의 실시예들에 따르면, 하드 마스크(170)는 부가 상부 전극(160a)으로부터 건식 식각 공정에 의해 제거될 수 있다. 예를 들면, 하드 마스크(170)는 염소 또는 불소 가스로부터 발생된 플라즈마를 사용하여 제거될 수 있다. According to embodiments of the present invention, the hard mask 170 may be removed from the additional upper electrode 160a by a dry etching process. For example, the hard mask 170 may be removed using a plasma generated from chlorine or fluorine gas.

하드 마스크(170)는 후속 공정인 도전성 배선(190) 형성 공정 동안, 하부의 강유전체 캐패시터를 보호하는 역할을 수행할 수도 있으나, 부가 상부 전극(160a)만으로 상기 강유전체 캐패시터를 충분하게 보호된다. 그러나, 하드 마스크(170)를 부가 상부 전극(160a)으로부터 제거하지 않으면, 전자가 하드 마스크(170)와 제1 부가 상부 전극 패턴(162a) 사이를 이동하면서, 하드 마스크(170)에 포함된 금속 을 산화시키고 제1 부가 상부 전극 패턴(162a)에 포함된 금속 산화물을 금속으로 환원시킬 수 있다. 그 결과, 제2 부가 상부 전극 패턴(164a)과 제1 부가 상부 전극 패턴(162a) 사이에 들뜸 현상(lifting)이 발생하게 된다. 하드 마스크(170)를 형성하는데 사용할 수 있는 물질인 티타늄 질화물, 탄탈륨 질화물, 니켈 산화물, 스트론튬 티타늄 산화물 또는 란탄 니켈 산화물들은 제1 부가 상부 전극 패턴(162a)을 형성하는데 사용되는 물질인 이리듐 산화물에 포함된 이리듐보다 전자친화도가 작은 금속들은 포함하고 있다. 따라서, 하드 마스크(170)에 포함된 금속들의 전자들이 제2 부가 상부 전극 패턴(164a)을 통해 제1 부가 상부 전극 패턴(162a)에 전달되어 이리듐 산화물이 이리듐으로 환원되면서 들뜸 현상이 발생하게 된다. 또한 하드 마스크(170)를 제거하지 않고 도전성 배선(190)등을 형성하는 경우, 도전성 배선(190)과 부가 상부 전극(160a)을 전기적으로 연결하는 비어 콘택(185)과 하드 마스크(170)의 접점에 큰 압력이 가해지면서 도전성 배선(190)의 형성에 의해 제2 하부 전극 패턴(164a)의 들뜸 현상이 더욱 심화될 수 있다.The hard mask 170 may serve to protect the lower ferroelectric capacitor during the subsequent process of forming the conductive wiring 190. However, the hard mask 170 may be sufficiently protected by the additional upper electrode 160a. However, if the hard mask 170 is not removed from the additional upper electrode 160a, electrons move between the hard mask 170 and the first additional upper electrode pattern 162a, while the metal included in the hard mask 170 is included. May be oxidized and the metal oxide included in the first additional upper electrode pattern 162a may be reduced to metal. As a result, lifting occurs between the second additional upper electrode pattern 164a and the first additional upper electrode pattern 162a. Titanium nitride, tantalum nitride, nickel oxide, strontium titanium oxide, or lanthanum nickel oxide, which may be used to form the hard mask 170, are included in iridium oxide, which is a material used to form the first additional upper electrode pattern 162a. It contains metals with a lower electron affinity than iridium. Therefore, electrons of the metals included in the hard mask 170 are transferred to the first additional upper electrode pattern 162a through the second additional upper electrode pattern 164a, thereby causing the iridium oxide to be reduced to iridium, thereby causing a lifting phenomenon. . In addition, when the conductive wiring 190 is formed without removing the hard mask 170, the via contact 185 and the hard mask 170 that electrically connect the conductive wiring 190 and the additional upper electrode 160a to each other. As a large pressure is applied to the contact, the lifting phenomenon of the second lower electrode pattern 164a may be further intensified by the formation of the conductive wiring 190.

도 9a 및 도 9b는 제1 부가 상부 전극 패턴(162a)을 이리듐 산화물로 형성하고 하드 마스크(170)를 티타늄 질화물로 형성한 강유전체 메모리 소자의 주사 현미경 사진(SEM)으로, 도 9a는 티타늄 질화물을 포함하는 하드 마스크(170)가 제거되지 않은 경우의 주사 현미경 사진(SEM)이고, 도 9b는 티타늄 질화물을 포함하는 하드 마스크(170)가 제거된 경우의 주사 현미경 사진(SEM)이다. 도 9a를 참조하면, 티타늄 질화물을 포함하는 하드 마스크(170)를 부가 상부 전극(160a)으로부터 제거하지 않으면, 제1 부가 상부 전극 패턴(162a)과 제2 부가 상부 전극 패턴(164a) 사 이에 들뜸 현상이 발생하는 것을 알 수 있다. 도 9b를 참조하면, 티타늄 질화물을 포함하는 하드 마스크(170)를 부가 상부 전극(160a)으로부터 제거하면, 제1 부가 상부 전극 패턴(162a)과 제2 부가 상부 전극 패턴(164a)이 들뜨지 않고 접착되어 있는 것을 알 수 있다. 따라서, 부가 상부 전극(160a)이 도전성 배선(190)을 형성하는 동안 상기 강유전체 캐패시터를 열화 또는 수소 와 같은 불순물로부터 안정하게 보호할 수 있게 되며, 그 결과 메모리 소자의 성능을 향상시킬 수 있다. 9A and 9B are scanning micrographs (SEM) of a ferroelectric memory device in which the first additional upper electrode pattern 162a is formed of iridium oxide and the hard mask 170 is formed of titanium nitride, and FIG. 9A is a titanium nitride. FIG. 9B is a scanning micrograph (SEM) when the hard mask 170 including the titanium nitride is removed. FIG. 9B is a scanning micrograph (SEM) when the hard mask 170 including titanium nitride is removed. 9A, unless the hard mask 170 including titanium nitride is removed from the additional upper electrode 160a, the first additional upper electrode pattern 162a and the second additional upper electrode pattern 164a are lifted from each other. It can be seen that the phenomenon occurs. Referring to FIG. 9B, when the hard mask 170 including titanium nitride is removed from the additional upper electrode 160a, the first additional upper electrode pattern 162a and the second additional upper electrode pattern 164a do not lift and adhere. It can be seen that. Accordingly, while the additional upper electrode 160a forms the conductive wiring 190, the ferroelectric capacitor can be stably protected from deterioration or impurities such as hydrogen, thereby improving performance of the memory device.

다시 도 8을 참조하면, 부가 상부 전극(160a) 및 제1 층간 절연막(150) 상에 제2 층간 절연막(180)을 형성한 후, 도전막들을 형성함으로써 비어 콘택(185) 및 도전성 배선(190)을 형성한다. Referring back to FIG. 8, after forming the second interlayer insulating layer 180 on the additional upper electrode 160a and the first interlayer insulating layer 150, the via contact 185 and the conductive wiring 190 may be formed by forming the conductive layers. ).

부가 상부 전극(160a) 및 제1 층간 절연막(150)상에 제2 층간 절연막(180)을 형성한 후, 포토리소그래피 공정을 수행하여 비어 콘택 홀(도시되지 않음)을 형성한다. 상기 비어 콘택 홀을 포함하는 제2 층간 절연막(180) 상에 제2 도전막을 형성하여 상기 비어 콘택 홀을 매립한다. 제2 층간 절연막(180)이 노출 될 때까지 제2 도전막을 식각하여 비어 콘택(185)을 형성한다. 비어 콘택(185) 및 제2 층간 절연막(180) 상에 제3 도전막을 형성하고 이를 식각하여 도전성 배선(190)을 형성한다.After forming the second interlayer insulating layer 180 on the additional upper electrode 160a and the first interlayer insulating layer 150, a photolithography process is performed to form a via contact hole (not shown). A second conductive film is formed on the second interlayer insulating layer 180 including the via contact hole to fill the via contact hole. The via contact 185 is formed by etching the second conductive layer until the second interlayer insulating layer 180 is exposed. A third conductive layer is formed on the via contact 185 and the second interlayer insulating layer 180 and then etched to form the conductive line 190.

본 발명의 실시예들에 따른 강유전체 메모리 소자의 형성 방법에 의하면, 강유전체 캐패시터 상에 부가 상부 전극을 형성함으로써, 도전성 배선 형성 동안 강유전체 캐패시터에 열이 가해지거나 불순물이 첨가되는 것을 막아 상기 강유전체 캐패시터의 열화 현상을 방지할 수 있다. 또한 상기 부가 상부 전극을 패터닝하는 식각 마스크로 사용되는 하드 마스크를 상기 도전성 배선 형성 전에 제거함으로써, 상기 부가 상부 전극의 이리듐 산화물이 이리듐으로 환원되는 것을 방지할 수 있다. 따라서 상기 부가 상부 전극의 들뜸 현상을 막을 수 있으며,그 결과 상기 강유전체 캐패시터를 보다 안전하게 보호할 수 있다. According to the method of forming a ferroelectric memory device according to embodiments of the present invention, by forming an additional upper electrode on a ferroelectric capacitor, deterioration of the ferroelectric capacitor by preventing heat or fermentation to be added to the ferroelectric capacitor during conductive wiring formation The phenomenon can be prevented. In addition, by removing the hard mask used as an etching mask for patterning the additional upper electrode before forming the conductive wiring, it is possible to prevent the iridium oxide of the additional upper electrode from being reduced to iridium. Therefore, the lifting phenomenon of the additional upper electrode can be prevented, and as a result, the ferroelectric capacitor can be more safely protected.

전술한 바와 같이, 본 발명의 실시예들에 따른 강유전체 메모리 소자의 형성 방법에 의하면, 강유전체 캐패시터를 보호하기 위한 부가 상부 전극에서 들뜸 현상이 발생하는 것을 방지하여 강유전체 메모리 소자의 신뢰성을 향상시킬 수 있다. As described above, according to the method of forming the ferroelectric memory device according to the embodiments of the present invention, it is possible to improve the reliability of the ferroelectric memory device by preventing the floating phenomenon occurs in the additional upper electrode for protecting the ferroelectric capacitor. .

이상, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above with reference to the preferred embodiment of the present invention, those skilled in the art without departing from the spirit and scope of the present invention described in the claims below various modifications and It will be appreciated that it can be changed.

도 1은 내지 도 8은 본 발명의 실시예들에 따른 강유전체 메모리 소자의 제조 방법을 나타내는 단면도들이다. 1 to 8 are cross-sectional views illustrating a method of manufacturing a ferroelectric memory device according to embodiments of the present invention.

도 9a는 하드 마스크가 제거되지 않은 강유전체 메모리 소자의 들뜸 현상을 설명하기 위한 주사 현미경 사진(SEM)이다. FIG. 9A is a scanning micrograph SEM illustrating a floating phenomenon of a ferroelectric memory device in which a hard mask is not removed.

도 9b는 본 발명의 실시예들에 따른 강유전체 메모리 소자를 나타내는 주사 현미경 사진(SEM)이다. 9B is a scanning micrograph (SEM) showing a ferroelectric memory device in accordance with embodiments of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100: 기판 105: 하부 구조물100: substrate 105: lower structure

110: 절연 구조물 115: 패드110: insulation structure 115: pad

120: 제1 하부 전극층 120a: 제1 하부 전극 패턴 120: first lower electrode layer 120a: first lower electrode pattern

125: 제2 하부 전극층 125a: 제2 하부 전극 패턴125: second lower electrode layer 125a: second lower electrode pattern

130: 하부 전극층 130a: 하부 전극130: lower electrode layer 130a: lower electrode

135: 강유전체층 135a: 강유전체 패턴 135: ferroelectric layer 135a: ferroelectric pattern

140: 상부 전극층 140a: 상부 전극 패턴140: upper electrode layer 140a: upper electrode pattern

150: 제1 층간 절연막 155: 콘택 홀150: first interlayer insulating film 155: contact hole

160: 부가 상부 전극층 160a: 부가 상부 전극160: additional upper electrode layer 160a: additional upper electrode

162: 제1 부가 상부 전극층 162a: 제1 부가 상부 전극 162: first additional upper electrode layer 162a: first additional upper electrode

164: 제2 부가 상부 전극층 164a: 제2 부가 상부 전극 164: second additional upper electrode layer 164a: second additional upper electrode

170: 하드 마스크 180: 제2 층간 절연막170: hard mask 180: second interlayer insulating film

185: 비어 콘택 190: 도전성 배선185: via contact 190: conductive wiring

Claims

Forming a ferroelectric capacitor on the semiconductor substrate;

Forming a first interlayer insulating film covering the ferroelectric capacitor;

Etching the first interlayer insulating layer to form a contact hole exposing an upper portion of the ferroelectric capacitor;

Forming an additional upper electrode layer to fill the contact hole;

Forming a hard mask on the additional upper electrode layer;

Forming an additional upper electrode by etching the additional upper electrode layer using the hard mask as an etching mask; And

Removing the hard mask on the additional upper electrode.

The hard mask of claim 1, wherein the hard mask is at least selected from the group consisting of titanium nitride (TiN), tantalum nitride (TaN), nickel oxide (NiO), strontium titanium oxide (STO), and lanthanum nickel oxide (LaNiO ₃ ; LNO). Method for manufacturing a ferroelectric memory device, characterized in that formed using one.

The method of claim 1, wherein the hard mask is removed by a dry etching process.

The method of claim 1, wherein the forming of the additional upper electrode layer comprises:

Forming a first additional upper electrode layer on the first interlayer insulating layer and the contact hole; And

And forming a second additional upper electrode layer on the first additional upper electrode layer.

The method of claim 4, wherein the thickness of the first additional upper electrode layer is less than half the width of the contact hole.

The method of claim 4, wherein the first additional upper electrode layer is formed using iridium oxide (IrO).

The method of claim 4, wherein the second additional upper electrode layer is formed using metal or polysilicon.

The method of claim 1,

Forming a second interlayer insulating film on the additional upper electrode; And

And etching the second interlayer insulating film to form a conductive line electrically connected to the additional upper electrode.

The method of claim 1, wherein the forming of the ferroelectric capacitor,

Forming a lower electrode layer on the semiconductor substrate;

Forming a ferroelectric layer on the lower electrode layer;

Forming an upper electrode layer on the ferroelectric layer;

Forming a mask on the upper electrode layer; And

And etching the lower electrode layer, the ferroelectric layer, and the upper electrode layer using the mask as an etch mask.

The method of claim 9, wherein the forming of the lower electrode layer,

Forming a first lower electrode layer on the semiconductor substrate; And

And forming a second lower electrode layer on the first lower electrode layer.

The method of claim 10, wherein the first lower electrode layer comprises titanium nitride (TiN), titanium aluminum nitride (TiAlN), aluminum nitride (AlN), titanium silicon nitride (TiSiN), tantalum nitride (TaN), and tantalum silicon nitride (TaSiN). It is formed using any one selected from the group consisting of, the second lower electrode layer is an alloy of iridium (Ir), platinum (Pt), ruthenium (Rb), palladium (Pd), platinum-manganese (Pt-Mn), A method of manufacturing a ferroelectric memory device, characterized in that it is formed using any one selected from the group consisting of an alloy of iridium-ruthenium (Ir-Rb), iridium oxide (IrO), and strontium ruthenium oxide (SrRuO ₃ : SRO).

The ferroelectric layer of claim 10, wherein the ferroelectric layer is formed of PZT [Pb (Zr, Ti) O ₃ ], SBT (SrBi ₂ Ti ₂ O ₉ ), BLT [Bi (La, Ti) O ₃ ], PLZT [Pb (La, Zr) TiO ₃ ] and BST [Bi (Sr, Ti) O ₃ ] or any one selected from the group consisting of PZT, SBT doped with calcium (Ca), lanthanum (Ln), manganese (Mn) or bismuth (Bi) , BLT, PLZT, and BST is formed using any one selected from the group consisting of a ferroelectric memory device manufacturing method.

The method of claim 10, wherein the upper electrode layer is iridium (Ir), platinum (Pt), ruthenium (Rb), platinum (Pt)-manganese (Mn) alloy, iridium (Ir)-ruthenium (Rb) alloy, iridium oxide ( IrO), strontium ruthenium oxide (SrRuO ₃ : SRO), strontium titanium oxide (STO), lanthanum nickel oxide (LaNiO ₃ ; LNO) and calcium ruthenium oxide (CaRuO ₃ : CRO) Ferroelectric memory device manufacturing method characterized in that.