KR20100006277A - Stacked package structure and method of manufacturing a stacked package structure - Google Patents

Stacked package structure and method of manufacturing a stacked package structure Download PDF

Info

Publication number
KR20100006277A
KR20100006277A KR1020080066444A KR20080066444A KR20100006277A KR 20100006277 A KR20100006277 A KR 20100006277A KR 1020080066444 A KR1020080066444 A KR 1020080066444A KR 20080066444 A KR20080066444 A KR 20080066444A KR 20100006277 A KR20100006277 A KR 20100006277A
Authority
KR
South Korea
Prior art keywords
wiring board
package
chip
sealing member
electrically connected
Prior art date
Application number
KR1020080066444A
Other languages
Korean (ko)
Inventor
임충빈
조태제
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020080066444A priority Critical patent/KR20100006277A/en
Publication of KR20100006277A publication Critical patent/KR20100006277A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Combinations Of Printed Boards (AREA)

Abstract

PURPOSE: A laminated package structure and a laminated package structure manufacturing method are provided to reduce the fabrication time of a laminated package structure by simultaneously forming a first sealing member and a second sealing member after laminating the first package and the second package. CONSTITUTION: A laminated package structure comprises a first wiring substrate(110), a first package, and a second package. A trench is formed on the upper side of the first wiring substrate. The first package comprises a first chip and a first connection member which electrically connects the first wiring substrate and the first chip. The second package comprises a second chip and a second connecting member which electrically connects the second chip and the second wiring substrate. The second package is laminated on the first package in order to electrically connect the first wiring substrate and the second wiring substrate.

Description

적층 패키지 구조물 및 적층 패키지 구조물 제조 방법{Stacked package structure and method of manufacturing a stacked package structure}Stacked package structure and method of manufacturing a stacked package structure}

본 발명은 적층 패키지 구조물 및 적층 패키지 구조물 제조 방법에 관한 것으로, 패키지 상에 다른 패키지가 적층되는 적층 패키지 구조물 및 적층 패키지 구조물 제조 방법에 관한 것이다.The present invention relates to a laminated package structure and a method for manufacturing the laminated package structure, and relates to a laminated package structure and a method for manufacturing the laminated package structure in which another package is laminated on the package.

반도체 칩들은 기판에 실장되어 하나의 단위 반도체 칩 패키지를 형성한다. 상기 반도체 칩들을 적층하여 상기 기판에 실장함으로써 상기 반도체 칩 패키지의 집적도를 높일 수 있다.The semiconductor chips are mounted on a substrate to form one unit semiconductor chip package. The integration degree of the semiconductor chip package may be increased by stacking the semiconductor chips on the substrate.

최근, 상기 패키지의 집적도를 보다 향상시키기 위해 패키지 상에 다른 패키지를 적층하는 적층 패키지 구조물을 사용한다. 상기 패키지들을 단순히 적층하여 사용하면, 상기 적층 패키지 구조물의 두께가 두꺼워지고 사이즈가 커지는 문제점이 있다. Recently, in order to further improve the degree of integration of the package, a laminated package structure is used in which another package is laminated on the package. If the packages are simply stacked and used, there is a problem in that the thickness of the stacked package structure is increased and the size is increased.

본 발명의 실시예들은 두께가 얇고 사이즈가 작은 적층 패키지 구조물을 제 공한다. Embodiments of the present invention provide a thin package and a small size laminated package structure.

본 발명의 실시예들은 상기 적층 패키지 구조물의 제조 방법을 제공한다.Embodiments of the present invention provide a method of manufacturing the laminated package structure.

본 발명에 따른 적층 패키지 구조물은 상면에 트렌치를 갖는 제1 배선 기판, 상기 트렌치에 삽입되는 제1 칩 및 상기 제1 배선 기판과 상기 제1 칩을 전기적으로 연결하는 제1 연결 부재를 포함하는 제1 패키지 및 제2 배선 기판, 상기 제2 배선 기판 상에 구비되는 제2 칩 및 상기 제2 배선 기판과 상기 제2 칩을 전기적으로 연결하는 제2 연결 부재를 포함하며, 상기 제1 배선 기판과 상기 제2 배선 기판이 전기적으로 연결되도록 상기 제1 패키지 상에 적층되는 제2 패키지를 포함할 수 있다. The stack package structure according to the present invention includes a first wiring board having a trench on an upper surface thereof, a first chip inserted into the trench, and a first connection member electrically connecting the first wiring board and the first chip. A first package and a second wiring board, a second chip provided on the second wiring board, and a second connection member electrically connecting the second wiring board and the second chip, The second wiring board may include a second package stacked on the first package to be electrically connected to the second wiring board.

본 발명의 일 실시예에 따르면, 상기 제1 연결 부재는 상기 제1 배선 기판과 상기 제1 칩 사이에 구비되는 제1 도전성 범프들이며, 상기 제2 연결 부재는 상기 제2 배선 기판과 상기 제2 칩 사이에 구비되는 제2 도전성 범프들일 수 있다.According to an embodiment of the present invention, the first connection member is first conductive bumps provided between the first wiring board and the first chip, and the second connection member is the second wiring board and the second chip. The second conductive bumps may be provided between the chips.

상기 제1 패키지는 상기 제1 도전성 범프들을 감싸도록 상기 제1 배선 기판과 상기 제1 칩 사이에 개재되는 제1 언더 필링층을 더 포함하며, 상기 제2 패키지는 상기 제2 도전성 범프들을 감싸도록 상기 제2 배선 기판과 상기 제2 칩 사이에 개재되는 제2 언더 필링층을 더 포함할 수 있다.The first package further includes a first underfill layer interposed between the first wiring board and the first chip to surround the first conductive bumps, and the second package to surround the second conductive bumps. The display device may further include a second underfill layer interposed between the second wiring board and the second chip.

본 발명의 다른 실시예에 따르면, 상기 제1 패키지는 상기 제1 칩 및 상기 제1 연결 부재를 감싸며, 상기 트렌치에 채우도록 구비되는 제1 밀봉 부재를 더 포함하며, 상기 제2 패키지는 상기 제2 칩 및 상기 제2 연결 부재를 감싸며, 상기 제 2 배선 기판 상에 구비되는 제2 밀봉 부재를 더 포함할 수 있다.According to another embodiment of the present invention, the first package further includes a first sealing member surrounding the first chip and the first connection member and provided to fill the trench, wherein the second package includes the first package. The semiconductor device may further include a second sealing member surrounding the second chip and the second connection member and provided on the second wiring board.

본 발명의 또 다른 실시예에 따르면, 상기 트렌치의 깊이는 상기 제1 칩의 두께보다 깊을 수 있다.According to another embodiment of the present invention, the depth of the trench may be deeper than the thickness of the first chip.

본 발명의 또 다른 실시예에 따르면, 상기 제1 패키지는 상기 제1 배선 기판 하면에 상기 제1 배선 기판과 전기적으로 연결되도록 구비되는 솔더볼들을 더 포함할 수 있다.According to another embodiment of the present invention, the first package may further include solder balls provided on the lower surface of the first wiring board to be electrically connected to the first wiring board.

본 발명의 또 다른 실시예에 따르면, 상기 적층 패키지 구조물은 제3 배선 기판, 상기 제3 배선 기판 상면에 구비되는 제3 칩, 상기 제3 칩과 상기 제3 배선 기판을 전기적으로 연결하는 제3 연결 부재 및 상기 제3 배선 기판 하면에 상기 제3 배선 기판과 전기적으로 연결되도록 구비되는 솔더볼들을 포함하며, 상기 솔더볼들과 상기 제2 배선 기판이 전기적으로 연결되도록 상기 제2 패키지 상에 적층되는 제3 패키지를 더 포함할 수 있다.According to another embodiment of the present invention, the laminated package structure is a third wiring board, a third chip provided on the upper surface of the third wiring board, a third that electrically connects the third chip and the third wiring board And a solder ball disposed on a lower surface of the third member and a connection member, the solder balls being electrically connected to the third wiring board, and stacked on the second package to electrically connect the solder balls and the second wiring board. 3 may further include a package.

상기 제3 연결 부재는 도전성 범프들 또는 본딩 와이어들 중 어느 하나일 수 있다.The third connection member may be one of conductive bumps or bonding wires.

본 발명에 따른 적층 패키지 구조물 제조 방법은 상면에 트렌치를 갖는 제1 배선 기판, 상기 트렌치에 삽입되는 제1 칩 및 상기 제1 배선 기판과 상기 제1 칩을 전기적으로 연결하는 제1 연결 부재를 포함하는 제1 패키지를 마련하는 단계 및 제2 배선 기판, 상기 제2 배선 기판 상에 구비되는 제2 칩 및 상기 제2 배선 기판과 상기 제2 칩을 전기적으로 연결하는 제2 연결 부재를 포함하는 제2 패키지를 상기 제1 배선 기판과 상기 제2 배선 기판이 전기적으로 연결되도록 상기 제1 패키지 상에 적층하는 단계를 포함할 수 있다.A method of manufacturing a laminated package structure according to the present invention includes a first wiring board having a trench on an upper surface thereof, a first chip inserted into the trench, and a first connecting member electrically connecting the first wiring board and the first chip. And a second wiring board, a second chip provided on the second wiring board, and a second connection member electrically connecting the second wiring board and the second chip. And stacking the two packages on the first package such that the first wiring board and the second wiring board are electrically connected to each other.

본 발명의 일 실시예에 따르면, 상기 제1 연결 부재는 제1 도전성 범프들로 이루어지며, 상기 제2 연결 부재는 제2 도전성 범프들로 이루어질 수 있다.According to an embodiment of the present invention, the first connection member may be formed of first conductive bumps, and the second connection member may be formed of second conductive bumps.

상기 제2 패키지를 상기 제1 패키지 상에 적층하는 단계 이전에 상기 제1 도전성 범프들을 감싸도록 상기 제1 배선 기판과 상기 제1 칩 사이에 제1 언더 필링층을 형성하는 단계 및 상기 제2 도전성 범프들을 감싸도록 상기 제2 배선 기판과 상기 제2 칩 사이에 제2 언더 필링층을 형성하는 단계를 더 포함할 수 있다.Forming a first underfill layer between the first wiring substrate and the first chip to enclose the first conductive bumps before the stacking of the second package onto the first package and the second conductive The method may further include forming a second underfill layer between the second wiring substrate and the second chip to surround the bumps.

본 발명의 다른 실시예에 따르면, 상기 제1 칩 및 상기 제1 연결 부재를 감싸며, 상기 트렌치에 채우도록 제1 밀봉 부재를 형성하는 단계 및 상기 제2 칩 및 상기 제2 연결 부재를 감싸도록 상기 제2 배선 기판 상에 제2 밀봉 부재를 형성하는 단계를 더 포함할 수 있다.According to another embodiment of the present invention, forming a first sealing member to surround the first chip and the first connection member, and to fill the trench and to surround the second chip and the second connection member The method may further include forming a second sealing member on the second wiring board.

상기 제1 밀봉 부재를 형성과 상기 제2 밀봉 부재를 형성은 동시에 이루어질 수 있다. The first sealing member and the second sealing member may be simultaneously formed.

본 발명의 또 다른 실시예에 따르면, 상기 트렌치의 깊이는 상기 제1 칩의 두께보다 깊을 수 있다.According to another embodiment of the present invention, the depth of the trench may be deeper than the thickness of the first chip.

본 발명의 또 다른 실시예에 따르면, 상기 적층 패키지 구조물은 상기 제1 배선 기판 하면에 상기 제1 배선 기판과 전기적으로 연결되도록 솔더볼들을 형성하는 단계를 더 포함할 수 있다.According to another embodiment of the present invention, the multilayer package structure may further include forming solder balls on the lower surface of the first wiring board to be electrically connected to the first wiring board.

본 발명의 또 다른 실시예에 따르면, 상기 적층 패키지 구조물은 제3 배선 기판, 상기 제3 배선 기판 상면에 구비되는 제3 칩, 상기 제3 칩과 상기 제3 배선 기판을 전기적으로 연결하는 제3 연결 부재 및 상기 제3 배선 기판 하면에 상기 제3 배선 기판과 전기적으로 연결되도록 구비되는 솔더볼들을 포함하는 제3 패키지를 상기 솔더볼들과 상기 제2 배선 기판이 전기적으로 연결되도록 상기 제2 패키지 상에 적층하는 단계를 더 포함할 수 있다.According to another embodiment of the present invention, the laminated package structure is a third wiring board, a third chip provided on the upper surface of the third wiring board, a third that electrically connects the third chip and the third wiring board A third package including a connecting member and solder balls provided on the lower surface of the third wiring board to be electrically connected to the third wiring board on the second package such that the solder balls and the second wiring board are electrically connected. The method may further include laminating.

상기 제3 연결 부재는 도전성 범프들 및 본딩 와이어들 중 어느 하나로 이루어질 수 있다.The third connection member may be made of any one of conductive bumps and bonding wires.

상술한 바와 같이, 본 발명의 실시예들에 따르면, 제1 패키지와 제2 패키지는 플립칩 본딩 구조를 가지며, 상기 제1 패키지는 제1 배선 기판의 트렌치 내부에 제1 칩이 삽입된다. 그러므로, 상기 제1 패키지와 상기 제2 패키지의 두께와 크기를 줄일 수 있다. 상기 제2 패키지의 두께가 감소되면, 상기 제3 패키지의 제2 솔더볼들의 높이도 낮출 수 있다. 따라서, 상기 제1 패키지, 제2 패키지 및 제3 패키지가 적층된 적층 패키지 구조물의 두께와 크기도 줄일 수 있다. As described above, according to embodiments of the present invention, the first package and the second package have a flip chip bonding structure, and the first package is inserted into the trench of the first wiring board. Therefore, the thickness and size of the first package and the second package can be reduced. When the thickness of the second package is reduced, the height of the second solder balls of the third package may also be lowered. Therefore, the thickness and size of the laminated package structure in which the first package, the second package, and the third package are stacked may be reduced.

상기 제1 패키지와 상기 제2 패키지를 적층한 후, 제1 밀봉 부재와 상기 제2 밀봉 부재를 동시에 형성한다. 따라서, 상기 적층 패키지 구조물의 제조 공정 시간을 단축할 수 있다.After stacking the first package and the second package, a first sealing member and the second sealing member are simultaneously formed. Therefore, the manufacturing process time of the laminated package structure can be shortened.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 적층 패키지 구조물 및 그 제조 방법에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세 하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. Hereinafter, with reference to the accompanying drawings will be described in detail the laminated package structure and its manufacturing method according to an embodiment of the present invention. As the inventive concept allows for various changes and numerous embodiments, particular embodiments will be illustrated in the drawings and described in detail in the text. However, this is not intended to limit the present invention to the specific disclosed form, it should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention. In describing the drawings, similar reference numerals are used for similar elements. In the accompanying drawings, the dimensions of the structures are shown in an enlarged scale than actual for clarity of the invention.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. Terms such as first and second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as the second component, and similarly, the second component may also be referred to as the first component.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "have" are intended to indicate that there is a feature, number, step, action, component, part, or combination thereof described in the specification, and one or more other features. It is to be understood that the present invention does not exclude the possibility of the presence or the addition of numbers, steps, operations, components, parts, or combinations thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms such as those defined in the commonly used dictionaries should be construed as having meanings consistent with the meanings in the context of the related art and shall not be construed in ideal or excessively formal meanings unless expressly defined in this application. Do not.

도 1은 본 발명의 일 실시예에 따른 적층 패키지 구조물을 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a laminated package structure according to an embodiment of the present invention.

도 1을 참조하면, 상기 적층 패키지 구조물(100)은 제1 패키지(110), 제2 패키지(120) 및 제3 패키지(130)를 포함한다.Referring to FIG. 1, the stack package structure 100 includes a first package 110, a second package 120, and a third package 130.

상기 제1 패키지(110)는 제1 배선 기판(111), 제1 칩(112), 제1 도전성 범프들(113), 제1 언더 필링층(114), 제1 밀봉 부재(115) 및 제1 솔더볼들(116)을 포함한다.The first package 110 includes a first wiring board 111, a first chip 112, first conductive bumps 113, a first underfill layer 114, a first sealing member 115, and a first sealing substrate 115. 1 solder balls 116.

상기 제1 배선 기판(111)은 다수의 배선을 포함하는 제1 배선 패턴(미도시)을 갖는다. 상기 제1 배선 기판(111)은 트렌치(111a)를 갖는다. 상기 트렌치(111a)는 일 방향을 따라 상기 제1 배선 기판(111)의 상면을 가로지른다. The first wiring board 111 has a first wiring pattern (not shown) including a plurality of wirings. The first wiring board 111 has a trench 111a. The trench 111a crosses the upper surface of the first wiring board 111 in one direction.

상기 제1 칩(112)은 하나가 구비되거나, 다수개가 적층되어 구비될 수 있다. 또한, 상기 제1 칩(112)의 예로는 메모리 칩, 로직 칩, RF 칩 등을 들 수 있다. 상기 제1 칩(112)은 상기 트렌치(111a)에 삽입된다. 이때, 상기 트렌치(111a)의 깊이는 상기 제1 칩(112)의 두께 보다 깊다. 따라서, 상기 제1 칩(112)이 상기 제1 배선 기판(111)의 상면으로부터 돌출되지 않는다. One first chip 112 may be provided or a plurality of first chips 112 may be stacked. In addition, examples of the first chip 112 may include a memory chip, a logic chip, an RF chip, and the like. The first chip 112 is inserted into the trench 111a. At this time, the depth of the trench 111a is deeper than the thickness of the first chip 112. Therefore, the first chip 112 does not protrude from the top surface of the first wiring board 111.

상기 제1 도전성 범프들(113)은 상기 제1 칩(112)의 하부면과 상기 제1 배선 기판(111)의 트렌치(111a)의 저면 사이에 구비되며, 상기 제1 칩(112)의 패드들(미 도시)과 상기 제1 배선 기판(111)의 제1 배선 패턴을 전기적으로 연결한다.The first conductive bumps 113 are provided between a bottom surface of the first chip 112 and a bottom surface of the trench 111a of the first wiring board 111 and pads of the first chip 112. (Not shown) and the first wiring pattern of the first wiring board 111 are electrically connected to each other.

상기 제1 언더필링층(114)은 상기 제1 칩(112)의 하부면과 상기 제1 배선 기판(111)의 트렌치(111a)의 저면 사이에 구비되며, 외력 또는 온도 변화에 따른 응력으로부터 상기 제1 도전성 범프들(113)을 보호한다. The first underfill layer 114 is provided between the bottom surface of the first chip 112 and the bottom surface of the trench 111a of the first wiring board 111. The first conductive bumps 113 are protected.

상기 제1 언더필링층(114)은 각각 에폭시(epoxy), 열가소성 물질(thermoplastic material), 열경화성 물질(thermoset material), 폴리이미드(polyimide), 폴리우레탄(polyurethane), 중합성 물질(polymeric material) 중 어느 하나로 이루어질 수 있다. The first underfill layer 114 may be formed of epoxy, thermoplastic, thermoset, polyimide, polyurethane, or polymeric material, respectively. It can be made of either.

상기 제1 밀봉 부재(115)는 상기 트렌치(111a)를 채우도록 구비된다. 상기 제1 밀봉 부재(115)는 제1 칩(112) 및 제1 언더 필링층(114)을 감싼다. 상기 제1 밀봉 부재(115)는 외부의 충격으로부터 상기 제1 칩(112) 및 상기 제1 언더 필링층(115)을 보호한다. 상기 제1 밀봉 부재(115)의 재질로는 에폭시 수지를 들 수 있다.The first sealing member 115 is provided to fill the trench 111a. The first sealing member 115 surrounds the first chip 112 and the first underfill layer 114. The first sealing member 115 protects the first chip 112 and the first underfill layer 115 from an external impact. Epoxy resin is mentioned as a material of the said 1st sealing member 115.

상기 제1 솔더볼들(116)은 상기 제1 배선 기판(111)의 하면에 구비되며, 상기 제1 배선 패턴과 전기적으로 연결된다. The first solder balls 116 are provided on a lower surface of the first wiring board 111 and are electrically connected to the first wiring pattern.

상기 제2 패키지(120)는 제2 배선 기판(121), 제2 칩(122), 제2 도전성 범프들(123), 제2 언더 필링층(124) 및 제2 밀봉 부재(125)를 포함한다.The second package 120 includes a second wiring board 121, a second chip 122, second conductive bumps 123, a second underfill layer 124, and a second sealing member 125. do.

상기 제2 배선 기판(121)은 다수의 배선을 포함하는 제2 배선 패턴(미도시)을 갖는다. 상기 제2 배선 기판(121)은 상기 제1 배선 기판(111) 상에 구비되며, 상기 제1 배선 패턴과 상기 제2 배선 패턴이 전기적으로 연결된다. 상기 제1 배선 패턴과 상기 제2 배선 패턴은 직접 연결되거나, 도전성 부재를 통해 연결될 수 있다.The second wiring board 121 has a second wiring pattern (not shown) including a plurality of wirings. The second wiring board 121 is provided on the first wiring board 111, and the first wiring pattern and the second wiring pattern are electrically connected to each other. The first wiring pattern and the second wiring pattern may be directly connected or connected through a conductive member.

상기 제2 칩(122)은 상기 제2 배선 기판(121)의 상면에 구비된다. 상기 제2 칩(122)은 하나가 구비되거나, 다수개가 적층되어 구비될 수 있다. 또한, 상기 제2 칩(122)의 예로는 메모리 칩, 로직 칩, RF 칩 등을 들 수 있다.The second chip 122 is provided on an upper surface of the second wiring board 121. One second chip 122 may be provided or a plurality of second chips 122 may be stacked. In addition, examples of the second chip 122 may include a memory chip, a logic chip, an RF chip, and the like.

상기 제2 도전성 범프들(123)은 상기 제2 칩(122)의 하부면과 상기 제2 배선 기판(121)의 상면 사이에 구비되며, 상기 제2 칩(122)의 패드들(미도시)과 상기 제2 배선 기판(121)의 제2 배선 패턴을 전기적으로 연결한다.The second conductive bumps 123 are provided between the bottom surface of the second chip 122 and the top surface of the second wiring board 121, and pads (not shown) of the second chip 122 are provided. And the second wiring pattern of the second wiring board 121 are electrically connected to each other.

상기 제2 언더필링층(124)은 상기 제2 칩(122)의 하부면과 상기 제2 배선 기판(121)의 트렌치(121a)의 저면 사이에 구비되며, 외력 또는 온도 변화에 따른 응력으로부터 상기 제2 도전성 범프들(123)을 보호한다. The second underfill layer 124 is provided between the bottom surface of the second chip 122 and the bottom surface of the trench 121a of the second wiring board 121. The second conductive bumps 123 are protected.

상기 제2 언더필링층(124)은 각각 에폭시, 열가소성 물질, 열경화성 물질, 폴리이미드, 폴리우레탄, 중합성 물질 중 어느 하나로 이루어질 수 있다. The second underfill layer 124 may be formed of any one of an epoxy, a thermoplastic, a thermosetting material, a polyimide, a polyurethane, and a polymerizable material.

상기 제2 밀봉 부재(125)는 상기 제2 배선 기판(121) 상에 구비되며, 상기 제2 칩(122) 및 제2 언더 필링층(124)을 감싼다. 상기 제2 밀봉 부재(125)는 상기 제2 배선 기판(121) 상에서 상기 제2 칩(122) 및 제2 언더 필링층(124)의 주위에만 구비되며, 상기 제2 배선 기판(121)의 나머지 부위에는 구비되지 않는다. 상기 제2 밀봉 부재(125)는 외부의 충격으로부터 상기 제2 칩(122) 및 상기 제2 언더 필링층(125)을 보호한다. 상기 제2 밀봉 부재(125)의 재질로는 에폭시 수지를 들 수 있다.The second sealing member 125 is provided on the second wiring board 121 and surrounds the second chip 122 and the second underfill layer 124. The second sealing member 125 is provided only around the second chip 122 and the second underfill layer 124 on the second wiring board 121, and the rest of the second wiring board 121. It is not provided in the site. The second sealing member 125 protects the second chip 122 and the second underfill layer 125 from an external impact. An epoxy resin is mentioned as a material of the said 2nd sealing member 125. FIG.

상기 제3 패키지(130)는 제3 배선 기판(131), 제3 칩(132), 본딩 와이어들(133), 제3 밀봉 부재(134) 및 제2 솔더볼들(135)을 포함한다.The third package 130 includes a third wiring board 131, a third chip 132, bonding wires 133, a third sealing member 134, and second solder balls 135.

상기 제3 배선 기판(131)은 다수의 배선을 포함하는 제3 배선 패턴(미도시)을 갖는다. 상기 제3 배선 기판(131)은 상기 제2 밀봉 부재(125) 상에 구비되거나, 상기 제2 밀봉 부재(125)와 이격되어 구비될 수 있다. The third wiring board 131 has a third wiring pattern (not shown) including a plurality of wirings. The third wiring board 131 may be provided on the second sealing member 125 or spaced apart from the second sealing member 125.

상기 제3 칩(132)은 상기 제3 배선 기판(131) 상에 구비된다. 상기 제3 칩(132)은 하나가 구비되거나, 다수개가 적층되어 구비될 수 있다. 또한, 상기 제3 칩(132)의 예로는 메모리 칩, 로직 칩, RF 칩 등을 들 수 있다. The third chip 132 is provided on the third wiring board 131. One third chip 132 may be provided or a plurality of third chips 132 may be stacked. In addition, examples of the third chip 132 may include a memory chip, a logic chip, an RF chip, and the like.

상기 본딩 와이어들(133)은 상기 제3 칩(132)의 패드들(미도시)과 상기 제3 배선 기판(131)의 제3 배선 패턴을 전기적으로 연결한다. 상기 본딩 와이어들(133)의 재질로는 골드, 알루미늄 등을 들 수 있다.The bonding wires 133 electrically connect pads (not shown) of the third chip 132 and a third wiring pattern of the third wiring board 131. The bonding wires 133 may be made of gold, aluminum, or the like.

상기 제3 밀봉 부재(134)는 상기 제3 배선 기판(131) 상에 구비되어 상기 제3 칩(132) 및 상기 본딩 와이어들(133)을 감싼다. 상기 제3 밀봉 부재(135)는 외부의 충격으로부터 상기 제3 칩(132) 및 상기 본딩 와이어들(133)을 보호한다. 상기 제3 밀봉 부재(135)의 재질로는 에폭시 수지를 들 수 있다.The third sealing member 134 is provided on the third wiring board 131 to surround the third chip 132 and the bonding wires 133. The third sealing member 135 protects the third chip 132 and the bonding wires 133 from an external impact. An epoxy resin is mentioned as a material of the said 3rd sealing member 135. FIG.

상기 제2 솔더볼들(135)은 상기 제3 배선 기판(131)의 하면에 구비되며, 상기 제3 배선 패턴과 전기적으로 연결된다. 또한, 상기 제2 솔더볼들(135)은 상기 제2 배선 기판(121)의 제2 배선 패턴과 전기적으로 연결된다. 상기 제2 솔더볼들(135)의 높이는 상기 제2 밀봉 부재(125)의 높이와 같거나 상기 제2 밀봉 부재(125)의 높이보다 더 높다.The second solder balls 135 are provided on the bottom surface of the third wiring board 131 and electrically connected to the third wiring patterns. In addition, the second solder balls 135 are electrically connected to a second wiring pattern of the second wiring board 121. The height of the second solder balls 135 is equal to the height of the second sealing member 125 or higher than the height of the second sealing member 125.

상기에서 상기 제3 패키지(130)는 상기 본딩 와이어들(133)을 통해 상기 제3 칩(132)과 상기 제3 배선 패턴이 전기적으로 연결되는 와이어 본딩 구조를 갖는 것으로 설명되었지만, 상기 제3 패키지(130)는 도전성 범프들을 통해 상기 제3 칩(132)과 상기 제3 배선 패턴이 전기적으로 연결되는 플립칩 본딩 구조를 가질 수도 있다.Although the third package 130 has been described as having a wire bonding structure in which the third chip 132 and the third wiring pattern are electrically connected to each other through the bonding wires 133, the third package 130 has been described. 130 may have a flip chip bonding structure in which the third chip 132 and the third wiring pattern are electrically connected to each other through conductive bumps.

상기 제1 패키지(110), 제2 패키지(120) 및 제3 패키지(130)는 순차적으로 적층되며, 서로 전기적으로 연결된다. 상기 제1 패키지(110)에서 상기 제1 칩(112)이 상기 제1 배선 기판(111)의 트렌치(111a)에 삽입되며, 상기 제1 칩(112)이 상기 제1 도전선 범프들(113)을 통해 상기 제1 칩(112)과 상기 제1 배선 패턴이 전기적으로 연결되는 플립칩 본딩 구조를 갖는다. 또한, 상기 제2 패키지(120)에서 상기 제2 도전선 범프들(123)을 통해 상기 제2 칩(122)과 상기 제2 배선 패턴이 전기적으로 연결되는 플립칩 본딩 구조를 갖는다. 그러므로, 상기 제1 패키지(110)와 상기 제2 패키지(120)의 두께와 크기를 줄일 수 있다. 상기 제2 패키지(120)의 두께가 감소되면, 상기 제3 패키지(130)의 제2 솔더볼들(135)의 높이도 낮출 수 있다. 따라서, 상기 제1 패키지(110), 제2 패키지(120) 및 제3 패키지(130)가 적층된 적층 패키지 구조물(100)의 두께와 크기도 줄일 수 있다. The first package 110, the second package 120, and the third package 130 are sequentially stacked and electrically connected to each other. In the first package 110, the first chip 112 is inserted into the trench 111a of the first wiring board 111, and the first chip 112 is connected to the first conductive line bumps 113. ) Has a flip chip bonding structure in which the first chip 112 and the first wiring pattern are electrically connected to each other. In addition, the second package 120 has a flip chip bonding structure in which the second chip 122 and the second wiring pattern are electrically connected to each other through the second conductive line bumps 123. Therefore, the thickness and size of the first package 110 and the second package 120 can be reduced. When the thickness of the second package 120 is reduced, the heights of the second solder balls 135 of the third package 130 may also be lowered. Accordingly, the thickness and size of the stacked package structure 100 in which the first package 110, the second package 120, and the third package 130 are stacked may be reduced.

도 2a 내지 도 2c는 도 1에 도시된 적층 패키지 구조물(100)의 제조 방법을 설명하기 위한 단면도들이다.2A through 2C are cross-sectional views illustrating a method of manufacturing the multilayer package structure 100 shown in FIG. 1.

도 2a를 참조하면, 상면에 트렌치(111a)를 갖는 제1 배선 기판(111), 상기 트렌치(111a)에 삽입되는 제1 칩(112), 상기 제1 배선 기판(111)과 상기 제1 칩(112)을 전기적으로 연결하는 제1 도전성 범프들(113), 상기 제1 도전성 범프들(113)을 감싸도록 상기 제1 배선 기판(111)과 상기 제1 칩(112) 사이에 구비되는 제1 언더 필링층(114) 및 상기 제1 배선 기판(111)과 전기적으로 연결되도록 상기 제1 배선 기판(111)의 하면에 구비되는 제1 솔더볼들(116)을 포함하는 제1 패키지(110)를 마련한다. 이때, 상기 트렌치(111a)는 상기 제1 칩(112)의 두께보다 깊도록 형성된다. Referring to FIG. 2A, a first wiring board 111 having a trench 111a on an upper surface thereof, a first chip 112 inserted into the trench 111a, the first wiring board 111 and the first chip are formed. First conductive bumps 113 electrically connecting the 112 to each other, and a first interposed between the first wiring substrate 111 and the first chip 112 to surround the first conductive bumps 113. The first package 110 including the first underfill layer 114 and the first solder balls 116 provided on the bottom surface of the first wiring board 111 to be electrically connected to the first wiring board 111. To prepare. In this case, the trench 111a is formed to be deeper than the thickness of the first chip 112.

본 발명의 실시예에 따르면, 상기 제1 솔더볼들(116)은 제2 패키지(120) 및 제3 패키지(130)의 적층 이전에 형성되는 것으로 설명되었지만, 상기 제1 솔더볼들(116)은 제2 패키지(120) 및 제3 패키지(130)의 적층이 완료된 후 상기 제1 배선 기판(111)에 형성될 수 있다.According to the exemplary embodiment of the present invention, the first solder balls 116 are described as being formed before the second package 120 and the third package 130 are stacked. After the stacking of the second package 120 and the third package 130 is completed, the second package 120 and the third package 130 may be formed on the first wiring board 111.

이후, 제2 배선 기판(121), 상기 제2 배선 기판(121) 상에 구비되는 제2 칩(122), 상기 제2 배선 기판(121)과 상기 제2 칩(122)을 전기적으로 연결하는 제2 도전성 범프들(123) 및 상기 제2 도전성 범프들(123)을 감싸도록 상기 제2 배선 기판(121)과 상기 제2 칩(122) 사이에 구비되는 제2 언더 필링층(124)을 포함하는 제2 패키지(120)를 마련한다.Thereafter, the second wiring board 121, the second chip 122 provided on the second wiring board 121, and the second wiring board 121 are electrically connected to the second chip 122. The second underfill layer 124 provided between the second wiring substrate 121 and the second chip 122 to surround the second conductive bumps 123 and the second conductive bumps 123. A second package 120 is provided.

상기 제1 배선 기판(111)의 제1 배선 패턴과 상기 제2 배선 기판(121)의 제2 배선 패턴이 전기적으로 연결되도록 상기 제1 패키지(110) 상에 상기 제2 패키지(120)를 적층한다. 상기 제1 배선 패턴과 상기 제2 배선 패턴은 직접 연결되거나, 도전성 부재를 통해 연결될 수 있다.The second package 120 is stacked on the first package 110 such that the first wiring pattern of the first wiring board 111 and the second wiring pattern of the second wiring board 121 are electrically connected to each other. do. The first wiring pattern and the second wiring pattern may be directly connected or connected through a conductive member.

제1 밀봉 부재(115) 및 제2 밀봉 부재(125)를 형성하기 위한 금형(미도시)을 설치한다. 상기 금형의 내부 공간으로 절연 물질을 제공한다. 상기 절연 물질로는 에폭시 수지를 들 수 있다. 상기 금형 내부로 제공된 절연 물질이 경화되면 상기 금형을 제거하여 상기 제1 밀봉 부재(115) 및 제2 밀봉 부재(125)를 형성한다. 즉, 하나의 금형을 이용하여 상기 제1 밀봉 부재(115) 및 제2 밀봉 부재(125)를 동시에 형성한다. 따라서, 상기 제1 밀봉 부재(115) 및 제2 밀봉 부재(125)를 형성에 소요되는 시간을 단축할 수 있다. A mold (not shown) for forming the first sealing member 115 and the second sealing member 125 is provided. An insulating material is provided to the inner space of the mold. An epoxy resin is mentioned as said insulating material. When the insulating material provided in the mold is cured, the mold is removed to form the first sealing member 115 and the second sealing member 125. That is, the first sealing member 115 and the second sealing member 125 are simultaneously formed using one mold. Therefore, the time required for forming the first sealing member 115 and the second sealing member 125 can be shortened.

한편, 상기 제1 밀봉 부재(115) 및 제2 밀봉 부재(125)는 각각 순차적으로 형성될 수도 있다.Meanwhile, the first sealing member 115 and the second sealing member 125 may be sequentially formed, respectively.

제3 배선 기판(131), 상기 제3 배선 기판(131) 상면에 구비되는 제3 칩(132), 상기 제3 칩(132)과 상기 제3 배선 기판(131)을 전기적으로 연결하는 본딩 와이어들(133), 상기 제3 칩(132)과 상기 본딩 와이어들(133)을 감싸도록 상기 제3 배선 기판(131) 상에 구비되는 제3 밀봉 부재(134) 및 상기 제3 배선 기판(131)과 전기적으로 연결되도록 상기 제3 배선 기판(131) 하면에 구비되는 제2 솔더볼들(135)을 포함하는 제3 패키지(130)를 마련한다.Bonding wires electrically connecting the third wiring board 131, the third chip 132 provided on the third wiring board 131, and the third chip 132 and the third wiring board 131. Field 133, the third sealing member 134 and the third wiring board 131 provided on the third wiring board 131 to surround the third chip 132 and the bonding wires 133. The third package 130 including the second solder balls 135 provided on the bottom surface of the third wiring board 131 is electrically connected to the third wiring board 131.

상기에서 상기 제3 패키지(130)는 상기 본딩 와이어들(133)을 통해 상기 제3 칩(132)과 상기 제3 배선 패턴이 전기적으로 연결되는 와이어 본딩 구조를 갖는 것으로 설명되었지만, 상기 제3 패키지(130)는 도전성 범프들을 통해 상기 제3 칩(132)과 상기 제3 배선 패턴이 전기적으로 연결되는 플립칩 본딩 구조를 가질 수도 있다.Although the third package 130 has been described as having a wire bonding structure in which the third chip 132 and the third wiring pattern are electrically connected to each other through the bonding wires 133, the third package 130 has been described. 130 may have a flip chip bonding structure in which the third chip 132 and the third wiring pattern are electrically connected to each other through conductive bumps.

상기 제2 밀봉 부재(115)가 형성되지 않은 상기 제2 배선 기판(121) 상의 제2 배선 패턴에 상기 제2 솔더볼들(135)을 안착시킨다. 이후, 고온의 퍼니스(Furnace) 등에 적층 패키지 구조물(100)을 투입하여 상기 제2 솔더볼들(135)을 상기 배선 기판(121)에 단단하게 고정한다. 따라서, 상기 제2 배선 기판(121)과 상기 제3 배선 기판(131)이 전기적으로 연결된다. The second solder balls 135 are seated on a second wiring pattern on the second wiring board 121 on which the second sealing member 115 is not formed. Thereafter, the stack package structure 100 is injected into a high temperature furnace to fix the second solder balls 135 to the wiring board 121. Therefore, the second wiring board 121 and the third wiring board 131 are electrically connected to each other.

따라서, 상기 제1 패키지(110), 제2 패키지(120) 및 제3 패키지(130)는 순차적으로 적층되며, 서로 전기적으로 연결되는 적층 패키지 구조물(100)을 형성한다. Accordingly, the first package 110, the second package 120, and the third package 130 are sequentially stacked and form a stacked package structure 100 electrically connected to each other.

상기 제1 패키지(110)와 상기 제2 패키지(120)를 적층한 후, 상기 제1 밀봉 부재(115)와 상기 제2 밀봉 부재(125)를 동시에 형성한다. 따라서, 상기 적층 패키지 구조물(100)의 제조 공정 시간을 단축할 수 있다.After stacking the first package 110 and the second package 120, the first sealing member 115 and the second sealing member 125 are simultaneously formed. Therefore, the manufacturing process time of the multilayer package structure 100 may be shortened.

상술한 바와 같이, 본 발명의 실시예들에 따르면 제1 패키지와 제2 패키지는 플립칩 본딩 구조를 가지며, 상기 제1 패키지는 제1 배선 기판의 트렌치 내부에 제1 칩이 삽입된다. 그러므로, 상기 제1 패키지와 상기 제2 패키지의 두께와 크기를 줄일 수 있다. 상기 제2 패키지의 두께가 감소되면, 상기 제3 패키지의 제2 솔더볼들의 높이도 낮출 수 있다. 따라서, 상기 제1 패키지, 제2 패키지 및 제3 패키지가 적층된 적층 패키지 구조물의 두께와 크기도 줄일 수 있다. As described above, according to the embodiments of the present invention, the first package and the second package have a flip chip bonding structure, and the first package is inserted into the trench of the first wiring board. Therefore, the thickness and size of the first package and the second package can be reduced. When the thickness of the second package is reduced, the height of the second solder balls of the third package may also be lowered. Therefore, the thickness and size of the laminated package structure in which the first package, the second package, and the third package are stacked may be reduced.

상기 제1 패키지와 상기 제2 패키지를 적층한 후, 제1 밀봉 부재와 상기 제2 밀봉 부재를 동시에 형성한다. 따라서, 상기 적층 패키지 구조물의 제조 공정 시간을 단축할 수 있다.After stacking the first package and the second package, a first sealing member and the second sealing member are simultaneously formed. Therefore, the manufacturing process time of the laminated package structure can be shortened.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.While the foregoing has been described with reference to preferred embodiments of the present invention, those skilled in the art will be able to variously modify and change the present invention without departing from the spirit and scope of the invention as set forth in the claims below. It will be appreciated.

도 1은 본 발명의 일 실시예에 따른 적층 패키지 구조물을 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a laminated package structure according to an embodiment of the present invention.

도 2a 내지 도 2c는 도 1에 도시된 적층 패키지 구조물의 제조 방법을 설명하기 위한 단면도들이다.2A through 2C are cross-sectional views illustrating a method of manufacturing the laminated package structure shown in FIG. 1.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100 : 적층 패키지 구조물 102 : 제1 패키지100: laminated package structure 102: first package

104 : 제2 패키지 106 : 제3 패키지104: second package 106: third package

110 : 제1 배선 기판 110a : 트렌치110: first wiring board 110a: trench

111 : 제1 칩 112 : 제1 도전성 범프111: first chip 112: first conductive bump

113 : 제1 언더필링층 114 : 제1 밀봉 부재113: first underfill layer 114: first sealing member

115 : 제1 솔더볼 120 : 제2 배선 기판115: first solder ball 120: second wiring board

121 : 제2 칩 122 : 제2 도전성 범프121: second chip 122: second conductive bump

123 : 제2 언더필링층 124 : 제1 밀봉 부재123: second underfill layer 124: first sealing member

130 : 제3 배선 기판 131 : 제3 칩130: third wiring board 131: third chip

132 : 본딩 와이어 133 : 제3 밀봉 부재132: bonding wire 133: third sealing member

134 : 제2 솔더볼134: second solder ball

Claims (17)

상면에 트렌치를 갖는 제1 배선 기판, 상기 트렌치에 삽입되는 제1 칩 및 상기 제1 배선 기판과 상기 제1 칩을 전기적으로 연결하는 제1 연결 부재를 포함하는 제1 패키지; 및A first package including a first wiring board having a trench on an upper surface thereof, a first chip inserted into the trench, and a first connecting member electrically connecting the first wiring board and the first chip; And 제2 배선 기판, 상기 제2 배선 기판 상에 구비되는 제2 칩 및 상기 제2 배선 기판과 상기 제2 칩을 전기적으로 연결하는 제2 연결 부재를 포함하며, 상기 제1 배선 기판과 상기 제2 배선 기판이 전기적으로 연결되도록 상기 제1 패키지 상에 적층되는 제2 패키지를 포함하는 것을 특징으로 하는 적층 패키지 구조물.A second wiring board, a second chip provided on the second wiring board, and a second connection member electrically connecting the second wiring board and the second chip, wherein the first wiring board and the second wiring board are electrically connected. And a second package stacked on the first package such that a wiring board is electrically connected to the wiring board. 제1항에 있어서, 상기 제1 연결 부재는 상기 제1 배선 기판과 상기 제1 칩 사이에 구비되는 제1 도전성 범프들이며, The method of claim 1, wherein the first connection member is first conductive bumps provided between the first wiring board and the first chip. 상기 제2 연결 부재는 상기 제2 배선 기판과 상기 제2 칩 사이에 구비되는 제2 도전성 범프들인 것을 특징으로 하는 적층 패키지 구조물.The second connection member is a laminated package structure, characterized in that the second conductive bumps provided between the second wiring board and the second chip. 제2항에 있어서, 상기 제1 패키지는 상기 제1 도전성 범프들을 감싸도록 상기 제1 배선 기판과 상기 제1 칩 사이에 개재되는 제1 언더 필링층을 더 포함하며,The semiconductor package of claim 2, wherein the first package further comprises a first underfill layer interposed between the first wiring board and the first chip to surround the first conductive bumps. 상기 제2 패키지는 상기 제2 도전성 범프들을 감싸도록 상기 제2 배선 기판과 상기 제2 칩 사이에 개재되는 제2 언더 필링층을 더 포함하는 것을 특징으로 하는 적층 패키지 구조물.And the second package further comprises a second underfill layer interposed between the second wiring substrate and the second chip to surround the second conductive bumps. 제1항에 있어서, 상기 제1 패키지는 상기 제1 칩 및 상기 제1 연결 부재를 감싸며, 상기 트렌치에 채우도록 구비되는 제1 밀봉 부재를 더 포함하며,The method of claim 1, wherein the first package further includes a first sealing member surrounding the first chip and the first connection member and provided to fill the trench. 상기 제2 패키지는 상기 제2 칩 및 상기 제2 연결 부재를 감싸며, 상기 제2 배선 기판 상에 구비되는 제2 밀봉 부재를 더 포함하는 것을 특징으로 하는 적층 패키지 구조물.The second package further includes a second sealing member surrounding the second chip and the second connection member and provided on the second wiring board. 제1항에 있어서, 상기 트렌치의 깊이는 상기 제1 칩의 두께보다 깊은 것을 특징으로 하는 적층 패키지 구조물.The stack package structure of claim 1, wherein a depth of the trench is deeper than a thickness of the first chip. 제1항에 있어서, 상기 제1 패키지는 상기 제1 배선 기판 하면에 상기 제1 배선 기판과 전기적으로 연결되도록 구비되는 솔더볼들을 더 포함하는 것을 특징으로 하는 적층 패키지 구조물.The stack package structure of claim 1, wherein the first package further comprises solder balls disposed on a lower surface of the first wiring board to be electrically connected to the first wiring board. 제1항에 있어서, 제3 배선 기판, 상기 제3 배선 기판 상면에 구비되는 제3 칩, 상기 제3 칩과 상기 제3 배선 기판을 전기적으로 연결하는 제3 연결 부재 및 상기 제3 배선 기판 하면에 상기 제3 배선 기판과 전기적으로 연결되도록 구비되는 솔더볼들을 포함하며, 상기 솔더볼들과 상기 제2 배선 기판이 전기적으로 연결되도록 상기 제2 패키지 상에 적층되는 제3 패키지를 더 포함하는 것을 특징으로 하는 적층 패키지 구조물.The semiconductor device of claim 1, further comprising a third wiring board, a third chip provided on an upper surface of the third wiring board, a third connection member electrically connecting the third chip and the third wiring board, and a lower surface of the third wiring board. And solder balls provided to be electrically connected to the third wiring board, and further comprising a third package stacked on the second package such that the solder balls and the second wiring board are electrically connected to each other. Laminated package structures. 제7항에 있어서, 상기 제3 연결 부재는 도전성 범프들 또는 본딩 와이어들 중 어느 하나인 것을 특징으로 하는 적층 패키지 구조물.The laminate package structure of claim 7, wherein the third connecting member is one of conductive bumps or bonding wires. 상면에 트렌치를 갖는 제1 배선 기판, 상기 트렌치에 삽입되는 제1 칩 및 상기 제1 배선 기판과 상기 제1 칩을 전기적으로 연결하는 제1 연결 부재를 포함하는 제1 패키지를 마련하는 단계; 및 Providing a first package including a first wiring board having a trench on an upper surface thereof, a first chip inserted into the trench, and a first connecting member electrically connecting the first wiring board and the first chip; And 제2 배선 기판, 상기 제2 배선 기판 상에 구비되는 제2 칩 및 상기 제2 배선 기판과 상기 제2 칩을 전기적으로 연결하는 제2 연결 부재를 포함하는 제2 패키지를 상기 제1 배선 기판과 상기 제2 배선 기판이 전기적으로 연결되도록 상기 제1 패키지 상에 적층하는 단계를 포함하는 것을 특징으로 하는 적층 패키지 구조물 제조 방법.And a second package including a second wiring board, a second chip provided on the second wiring board, and a second connecting member electrically connecting the second wiring board and the second chip. Stacking on the first package such that the second wiring board is electrically connected. 제9항에 있어서, 상기 제1 연결 부재는 제1 도전성 범프들로 이루어지며, The method of claim 9, wherein the first connection member is made of first conductive bumps, 상기 제2 연결 부재는 제2 도전성 범프들로 이루어지는 것을 특징으로 하는 적층 패키지 구조물 제조 방법.And said second connecting member comprises second conductive bumps. 제10항에 있어서, 상기 제2 패키지를 상기 제1 패키지 상에 적층하는 단계 이전에,The method of claim 10, wherein prior to the step of stacking the second package on the first package, 상기 제1 도전성 범프들을 감싸도록 상기 제1 배선 기판과 상기 제1 칩 사이 에 제1 언더 필링층을 형성하는 단계; 및Forming a first underfill layer between the first wiring substrate and the first chip to surround the first conductive bumps; And 상기 제2 도전성 범프들을 감싸도록 상기 제2 배선 기판과 상기 제2 칩 사이에 제2 언더 필링층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 적층 패키지 구조물 제조 방법.And forming a second underfill layer between the second wiring substrate and the second chip to enclose the second conductive bumps. 제9항에 있어서, 상기 제1 칩 및 상기 제1 연결 부재를 감싸며, 상기 트렌치에 채우도록 제1 밀봉 부재를 형성하는 단계; 및 The method of claim 9, further comprising: forming a first sealing member surrounding the first chip and the first connecting member and filling the trench; And 상기 제2 칩 및 상기 제2 연결 부재를 감싸도록 상기 제2 배선 기판 상에 제2 밀봉 부재를 형성하는 단계를 더 포함하는 것을 특징으로 하는 적층 패키지 구조물 제조 방법.And forming a second sealing member on the second wiring board to surround the second chip and the second connecting member. 제12항에 있어서, 상기 제1 밀봉 부재를 형성하는 단계 및 상기 제2 밀봉 부재를 형성하는 단계는 동시에 수행되는 것을 특징으로 하는 적층 패키지 구조물 제조 방법.13. The method of claim 12, wherein the forming of the first sealing member and the forming of the second sealing member are performed simultaneously. 제9항에 있어서, 상기 트렌치의 깊이는 상기 제1 칩의 두께보다 깊은 것을 특징으로 하는 적층 패키지 구조물 제조 방법.10. The method of claim 9, wherein the depth of the trench is deeper than the thickness of the first chip. 제9항에 있어서, 상기 제1 배선 기판 하면에 상기 제1 배선 기판과 전기적으로 연결되도록 솔더볼들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 적층 패키지 구조물 제조 방법.The method of claim 9, further comprising forming solder balls on a lower surface of the first wiring board to be electrically connected to the first wiring board. 제9항에 있어서, 제3 배선 기판, 상기 제3 배선 기판 상면에 구비되는 제3 칩, 상기 제3 칩과 상기 제3 배선 기판을 전기적으로 연결하는 제3 연결 부재 및 상기 제3 배선 기판 하면에 상기 제3 배선 기판과 전기적으로 연결되도록 구비되는 솔더볼들을 포함하는 제3 패키지를 상기 솔더볼들과 상기 제2 배선 기판이 전기적으로 연결되도록 상기 제2 패키지 상에 적층하는 단계를 더 포함하는 것을 특징으로 하는 적층 패키지 구조물 제조 방법.10. The semiconductor device of claim 9, further comprising a third wiring board, a third chip provided on an upper surface of the third wiring board, a third connecting member electrically connecting the third chip and the third wiring board, and a lower surface of the third wiring board. Stacking a third package including solder balls electrically connected to the third wiring board on the second package such that the solder balls and the second wiring board are electrically connected to each other. Laminated package structure manufacturing method. 제16항에 있어서, 상기 제3 연결 부재는 도전성 범프들 및 본딩 와이어들 중 어느 하나로 이루어지는 것을 특징으로 하는 적층 패키지 구조물 제조 방법.The method of claim 16, wherein the third connection member is made of any one of conductive bumps and bonding wires.
KR1020080066444A 2008-07-09 2008-07-09 Stacked package structure and method of manufacturing a stacked package structure KR20100006277A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080066444A KR20100006277A (en) 2008-07-09 2008-07-09 Stacked package structure and method of manufacturing a stacked package structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080066444A KR20100006277A (en) 2008-07-09 2008-07-09 Stacked package structure and method of manufacturing a stacked package structure

Publications (1)

Publication Number Publication Date
KR20100006277A true KR20100006277A (en) 2010-01-19

Family

ID=41815469

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080066444A KR20100006277A (en) 2008-07-09 2008-07-09 Stacked package structure and method of manufacturing a stacked package structure

Country Status (1)

Country Link
KR (1) KR20100006277A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150073472A (en) * 2013-12-23 2015-07-01 에스케이하이닉스 주식회사 Embedded package with suppressing cracks on connecting joints

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150073472A (en) * 2013-12-23 2015-07-01 에스케이하이닉스 주식회사 Embedded package with suppressing cracks on connecting joints

Similar Documents

Publication Publication Date Title
US10541213B2 (en) Backside redistribution layer (RDL) structure
US9929022B2 (en) Semiconductor chip package and method of manufacturing the same
US8823156B2 (en) Semiconductor device packages having stacking functionality and including interposer
KR101366455B1 (en) Semiconductor devices, packaging methods and structures
US20110115085A1 (en) Semiconductor device and method of fabricating the same
US9899307B2 (en) Fan-out chip package with dummy pattern and its fabricating method
CN111952274B (en) Electronic package and manufacturing method thereof
US10354974B2 (en) Structure and formation method of chip package structure
KR20090027573A (en) Semiconductor device
JP2012109437A (en) Semiconductor device and method of manufacturing the same
KR101059629B1 (en) Semiconductor Package Manufacturing Method
US10032652B2 (en) Semiconductor package having improved package-on-package interconnection
US7652361B1 (en) Land patterns for a semiconductor stacking structure and method therefor
US10896877B1 (en) System in package with double side mounted board
KR20120088365A (en) Stack semiconductor package and method of manufacturing the same
US20130256915A1 (en) Packaging substrate, semiconductor package and fabrication method thereof
WO2011021364A1 (en) Semiconductor device and manufacturing method therefor
TWI555101B (en) Package structure and method of manufacture
US11705408B2 (en) Semiconductor package
KR20100006277A (en) Stacked package structure and method of manufacturing a stacked package structure
KR20120033006A (en) Stacked semiconductor package and manufacturing method thereof
KR20120036407A (en) Stack semiconductor package and method of manufacturing the same
US8680663B2 (en) Methods and apparatus for package on package devices with reduced strain
US8105877B2 (en) Method of fabricating a stacked type chip package structure
JP4339032B2 (en) Semiconductor device

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid