KR20100003915A

KR20100003915A - 표시 장치 및 그 제조 방법

Info

Publication number: KR20100003915A
Application number: KR1020080063972A
Authority: KR
Inventors: 김동규
Original assignee: 삼성전자주식회사
Priority date: 2008-07-02
Filing date: 2008-07-02
Publication date: 2010-01-12
Also published as: US20100181569A1

Abstract

본 발명은 데이터 라인과 화소 전극이 잘못 정렬되는 것을 방지하기 위한 표시 장치 및 그 제조 방법에 관한 것이다. 본 발명에 따른 표시 장치는 절연 기판, 상기 절연 기판 상에 형성된 라인 배선, 상기 라인 배선 중 한 부분의 상면과 측면들은 덮는 유기 절연 패턴, 상기 유기 절연 패턴과 상기 절연 기판 상에 형성된 제1 절연막 그리고 상기 제1 절연막 상에 형성된 투명 도전 패턴들을 포함하되, 상기 투명 도전 패턴들의 경계들이 상기 유기 절연 패턴에 대응하는 부분 중 제1 절연막의 경사면들 상에 위치하는 것을 특징으로 한다.

유기 절연 패턴, 기생 용량, 고속구동, 컬럼반전구동

Description

표시 장치 및 그 제조 방법{DISPLAY AND MANUFACTURING METHOD OF THE SAME}

본 발명은 데이터 라인과 화소 전극이 잘못 정렬되는 것을 방지하기 위한 표시 장치 및 그 제조 방법에 관한 것이다.

일반적인 액정 표시 장치는 화소 전극들을 갖는 하측 기판과 공통 전극을 갖는 상측 기판, 그리고 두 기판 사이에 개재되며 유전율 이방성을 갖는 액정층을 포함한다. 화소 전극들은 행렬 형태(매트릭스 형태)로 배열되며 각각 TFT(thin film transistor)와 같은 스위치 소자와 연결되어 데이터 전압을 인가 받는다. 공통 전극은 상측 기판의 전면에 형성되며 공통 전극을 인가 받는다. 화소 전극, 공통 전극 및 액정층은 액정 커패시터를 형성한다. 액정 커패시터와 이에 연결된 스위치 소자는 화소의 기본 단위이다.

이러한 액정 표시 장치에서, 액정층에 전기장을 형성하기 위해 두 전극들에 전압을 인가하고, 원하는 이미지를 위해 상기 전기장의 크기를 제어함으로써 액정층을 통과하는 빛의 투과율을 제어할 수 있다.

오랜 시간 동안 액정층에 전기장이 한 방향으로 인가되어 발생되는 액정 열화를 방지하기 위해, 공통 전극에 대한 데이터 전압의 극성이 각 프레임 별로 변화 하게 된다.

그리고 이러한 액정 표시 장치의 동적 영상 특징을 개선하기 위한 다양한 방법이 시도되고 있다. 한 예로, 초당 120 프레임의 속도로 구동되는 고속 구동 방법이 개발 중에 있다. 이런 고속 구동 방법에서 사용되는 고속 프레임의 결과로 큰 소비 전력이 요구되기 때문에, 데이터 전압의 극성에 관련된 반전 구동 방법 중에서 컬럼 반전 구동을 적용하여 소비 전력을 줄이려는 시도가 있다.

컬럼 반전은 한 프레임 동안 동일한 데이터 라인에 동일한 극성을 갖는 데이터 전압이 인가되고 각 프레임마다 데이터 전압의 극성이 바뀌는 구동 방법이다. 이러한 컬럼 반전은 동일한 데이터 라인에 전압 극성이 한 프레임 동안 동일하기 때문에 소비 전력 특성을 실질적으로 향상시킬 수 있다.

그러나 컬럼 반전 구동에는 몇 가지 문제들이 있다. 그 중 하나는 동일한 영상을 위해 정극성 또는 부극성의 전압들이 한 프레임 동안 각 화소 전극에 인가될 때, 화소 전극들과 데이터 라인들의 정렬 관계에 따라 생기는 서로 다른 기생 용량으로 인해 줄무늬 결함이 발생하는 것이다.

본 발명은 데이터 라인과 화소 전극들이 잘못 정렬되는 것을 막기 위한 표시 장치 및 그 제조 방법에 관한 것이다.

본 발명의 일 실시예에 따른 표시 장치는 절연 기판, 상기 절연 기판 상에 형성된 라인 배선, 상기 라인 배선 중 한 부분의 상면과 측면들은 덮는 유기 절연 패턴, 상기 유기 절연 패턴과 상기 절연 기판 상에 형성된 제1 절연막 그리고 상기 제1 절연막 상에 형성된 투명 도전 패턴들을 포함하되, 상기 투명 도전 패턴들의 경계들이 상기 유기 절연 패턴에 대응하는 부분 중 제1 절연막의 경사면들 상에 위치하는 것을 특징으로 한다.

본 발명의 다른 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 형성된 게이트 라인, 상기 게이트 라인 및 기판 상에 형성된 게이트 절연막, 게이트 절연막 상에 형성된 데이터 라인, 데이터 라인과 게이트 절연막 상에 형성되며 상기 데이터 라인 중 한 부분의 상면과 측면들을 덮는 유기 절연 패턴, 상기 유기 절연 패턴과 상기 게이트 절연막 상에 형성된 보호막 그리고 상기 보호막 상에 형성된 투명 도전 패턴들을 포함하되, 상기 투명 도전 패턴들의 경계들이 상기 유기 절연 패턴에 대응하는 부분 중 상기 보호막의 경사면들 상에 위치하는 것을 특징으로 한다.

상기 유기 절연 패턴은 유기 절연 패턴의 중심선에 대해여 대칭인 형태를 가질 수 있으며, 투명 도전 패턴들의 경계들은 상기 중심선에 대해여 대칭적으로 배치될 수 있다.

상기 제1 절연막 또는 상기 보호막은 유기 절연 패턴 상에 경사면들과 그 경사면들 사이의 중간면으로 이루어질 수 있다. 이때, 상기 투명 도전 패턴들의 경계들은 제1 절연막 또는 보호막 각각의 경사면들 상에 위치한다. 상기 경사면들은 선형 경사면들 또는/및 곡선 경사면들을 포함한다.

상기 표시 장치는 스토리지 커패시터 라인, 상기 스토리지 커패시터 라인과 중첩하며, 상기 투명 도전 패턴들 중 어느 하나에 전기적으로 연결된 스토리지 커패시터 패턴, 그리고 상기 데이터 라인을 따라 연장하며 상기 스토리지 커패시터 라인에 전기적으로 연결된 스토리지 커패시터 연장라인을 포함하되, 상기 투명 도전 패턴들 중 어느 하나는 상기 스토리지 커패시터 패턴 상에 위치하는 개구부를 포함하는 것을 특징으로 한다.

상기 표시 장치는 상기 투명 도전 패턴들 중 어느 하나의 내부에 게이트 절연막 상에 형성된 도메인 형성 반도체 패턴 및 상기 도메인 형성 반도체 패턴 상에 형성된 도메인 형성 도전성 패턴, 그리고 상기 도메인 형성 도전성 패턴 상에 형성된 또 다른 유기 절연 패턴을 포함하되, 상기 투명 도전 패턴들 중 어느 하나는 상기 도메인 형성 도전성 패턴상에 위치하는 개구부를 포함하고 상기 도메인 형성 반도체 패턴과 상기 도메인 형성 도전성 패턴을 상기 데이터 라인에 대하여 기울어져 연장하는 것을 특징으로 한다.

본 발명의 다른 일 실시예에 따라 표시 장치의 제조 방법은 기판 상에 게이트 라인을 형성하는 단계, 상기 게이트 라인 및 기판 상에 게이트 절연막을 형성하는 단계, 게이트 절연막 상에 데이터 라인을 형성하는 단계, 데이터 라인과 게이트 절연막 상에 유기 절연 패턴을 형성하되, 상기 유기 절연 패턴은 리플로어 공정에 의해 데이터 라인 중 한 부분의 상면과 측면들을 덮는 단계, 상기 유기 절연 패턴과 상기 게이트 절연막 상에 보호막을 형성하는 단계 그리고 상기 보호막 상에 투명 도전 패턴들을 형성하는 단계를 포함하되, 상기 투명 도전 패턴들의 경계들이 상기 유기 절연 패턴에 대응하는 부분 중 상기 보호막의 경사면들 상에 위치하는 것을 특징으로 한다.

본 발명의 예시적 실시예에 따라, 하부 기판은 인접 화소 전극들과 데이터 라인 사이에 실질적으로 동일한 기생 커패시터들을 가지기 때문에, 기생 커패시터의 차이 때문에 발생하는 줄무늬 불량이 감소될 수 있다.

본 발명은 다양한 실시예들 및 그것들의 결합으로 인식될 수 있으며, 발명의 원리들은 특정 실시예들로 제한되지 않는다.

이하에서 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 설명한다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께 및 크기를 확대하여 나타내었다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.

도 1은 본 발명의 일 실시예에 따른 LCD의 하측 기판의 평면도이고 도 2 내지 도 8은 도 1의 II-II' 또는 VIII-VIII' 절단선에 따른 단면도이다.

도 1 내지 도 8에 나타난 구조에서, 하부 기판(1000)은 다수의 게이트 라인들(30) 과 데이터 라인들(10) 그리고 스위치 소자(90)을 경유해서 데이터 라인들(10)에 전기적으로 연결된 다수의 투명 도전 패턴들, 즉 화소 전극들(50)을 포함한다. 상부 기판(2000)은 블랙 매트릭스(210), 다수의 컬러필터들(220) 그리고 공 통 전극(240)을 포함한다.

액정 커패시터(Clc)는 두 개의 전극들은 갖는데, 하나는 하부 기판(1000)의 화소 전극(50)이고 다른 하나는 상부 기판(2000)의 공통 전극(240)이다. 액정층(3000)은 상기 두 개의 전극들(50, 240) 사이에 개재된다. 상기 화소 전극(50)은 스위치 소자(90)에 연결되고, 상기 공통 전극(240)은 상부 기판(2000)의 표면에 공통으로 형성될 수 있다. 공통 전압(Vcom)은 공통 전극(240)에 인가된다.

액정 커패시터(Cld)를 보충하는 스토리지 커패시터(Cst)는 또한 두 개의 전극들은 갖는데, 하나는 스토리지 커패시터 라인(40)과 화소 전극(50)에 전기적으로 연결된 스토리지 커패시터 패턴(42)이다. 게이트 절연막(120)은 두 개의 전극들 (40, 42) 사이에 개재된다. 공통 전압(Vcom)과 같은 고정된 전압이 스토리지 라인(40)에 인가된다. 이와는 달리, 상기 스토리지 커패시터(Cst)는 스토리지 커패시터 패턴(42) 없이 상기 화소 전극 (50a)와 상기 스토리지 커패시터 라인(40)에 의해 또는 화소 전극(50a)과 상기 화소 전극(50a)과 중첩하는 이전 게이트 라인(30)에 의해 형성될 수 있다. 그리고 상기 스토리지 커패시터 패턴(42)는 또한 상기 스위칭 소자(90)의 소스 전극(10S)와 통합적으로 형성될수도 있다.

도 1을 참조하면, 게이트 라인들(30)은 게이트 신호들을 전송하고 데이터 라인들(10)은 데이터 신호들을 전송한다. 게이트 라인들(30)은 서로에게 실질적으로 평행하게 가로 방항으로 뻗어 있고 데이터 라인들(10)은 서로에게 실질적으로 평행하게 세로 방향으로 뻗어 있다.

하부 기판(1000)에 제공된 스위치 소자(90)는 박막 트랜지스터(90)와 같은 3 단자 소자이다. 스위치 소자(90)의 게이트 전극(30G)는 게이트 라인(30)에, 드레인 전극(10D)는 데이터 라인(10)에 그리고 소스 전극(10S)는 화소 전극(50)에 연결된다.

게이트 패드(30P)는 게이트 라인(30)에 전기적으로 연결되고 데이터 패드(10P)은 데이터 라인(30)에 전기적으로 연결된다. 게이트 패드(30P)와 데이터 패드(10P)는 제1 기판(100) 상의 게이트 라인(30)과 동일한 물질로 형성된다. 데이터 패드(10P)는 컨택홀들(64, 62)를 경유하여 브리지 도전성 패턴(60)을 통해 데이터 라인(10)에 연결된다. 데이터 패드(10P)는 열 압착에 의해 외부 회로와 결합하기 때문에, 유기 절연 패턴(20)에 의해 덮여 있는 데이터 라인(10)을 데이터 패드(10P)로 사용하는 것은 어렵기 때문이다.

보조 게이트 패드(70)는 게이트 패드(30P)에 전기적으로 연결되고 보조 데이터 패드(80)는 데이터 패드(10P)에 전기적으로 연결된다. 보조 게이트 패드(70)과 보조 데이터 패드(80)은 화소 전극(50)과 동일한 물질로 형성되고 게이트 절연막(120)을 통하는 컨택홀들(72, 82)를 통해 게이트 패드(30P)와 데이터 패드(10P)에 연결된다.

도 2를 참조하면, 데이터 라인(10)은 게이트 절연막(120)을 구비한 제1 기판(100)상에 형성된다. 또한, 1회 사진식각 공정을 통해 데이터 라인(10)이 반도체 패턴(130)과 함께 연속적으로 형성되는 경우에, 반도체 패턴(130)은 데이터 라인(10) 아래, 게이트 절연막(120)상에 형성될 수 있다.

유기 절연 패턴(20)은 표시영역에서 데이터 라인(10)의 상부 표면과 측면들 을 덮으며 포토레지스트와 같은 광 감성 물질로 형성된다. 유기 절연 패턴(20)은 약 6~7 um의 폭을 갖는다.

상기와 같이 측면들을 덮기 위해, 유기 절연 패턴(20)은 대칭형상으로 데이터 라인(10) 또는 데이터 라인(10)과 반도체 패턴(130)을 덮는다. 보호막(140)은 유기 절연 패턴(20)의 중심선에 대하여 대칭 형상으로 유기 절연 패턴(20) 상에 형성된다. 그래서, 인접한 투명 도전 패턴들, 즉 화소 전극들(50, 50')의 경계들이 유기 절연 패턴(20)의 중심선에서부터 대칭적으로 떨어져, 보호막(140) 상에 형성된다. 화소 전극들(50, 50')의 경계들은 보호막(140)의 경사면들 상에 각각 위치된다. 특별히, 화소 전극들(50, 50')의 경계들은 경사면들과 그 경사면들 사이에 위치하는 중간 면의 경계들을 따라 형성될 수 있다.

보호막(140)과 화소 전극(50, 50')의 경계들을 이와 같이 대칭으로 형성함으로써, 화소 전극들(50, 50')와 데이터 라인(10) 사이에 형성된 기생 커패시턴스들은 실질적으로 동일해 진다.

제2 기판(200) 상에 형성된 블랙 매트릭스(210)은 만약 유기 절연 패턴(20)이 광차단성 물질로 형성되었다면 생략될 수 있다. 게다가, 블랙 매트릭스(210)은 유기 절연 패턴(20)과 동일한 물질로 형성될 수 있다.

컬러 필터(220)은 제2 기판(200)상에 형성되거나 블랙 매트릭스(210) 상에 형성된다. 공통 전극(240)은 컬러필터(220)상에 형성된다. 공통 전극(240)은 블랙 매트릭스(210)에 직접 연결될 수 있다.

도 3에는 컨택홀(44)이 도시되어 있다. 컨택홀(44)은 스위치 소자(90)이 턴- 온 되었을 때 데이터 라인(10)에 전기적으로 연결되는 소스 전극(10S)으로 화소 전극(50)을 연결하기 위해서이다.

컨택홀(44)은 보호막(140)과 유기 절연 패턴(20S)을 통과하여 소스 전극(10S)과 게이트 절연막(120), 경우에 따라 제1 기판(100)을 노출한다. 소스 전극(10S)는 도 1과 같이 스토리지 커패시터 패턴(42)와 통합적으로 형성된다. 이와는 달리, 소스 전극(10S)은 스토리지 커패시터 패턴(42)로부터 떨어질 수 있다.

화소 전극(50)은 소스 전극(10S)에 연결되고 유기 절연 패턴(20S)상에 개구부를 갖는다. 블랙 매트릭스(210)은 컨택홀(44)에 대응하는 부분에서 제2 기판 상에 형성된다. 이는 컨택홀(44) 상에 있는 액정층의 분자들이 잘 제어되지 않기 때문이다.

1회 사진식각 공정에 의해, 소스 전극(10S) 또는/및 스토리지 커패시터 패턴(42)이 반도체 패턴(130T)과 연속적으로 형성된다면, 반도체 패턴(130T)은 소스 전극(10S) 또는/및 스토리지 커패시터 패턴(42) 하부 및 게이트 절연막 상에 형성될 수 있다.

도 4를 참조하면, 화소 전극(50)의 개구부는 스토리지 커패시터 패턴(42)상에 형성된다. 블랙 매트릭스(210)은 게이트 라인(30)과 스토리지 커패시터 패턴(42)에 대응하는 부분에 제2 기판(200)상에 형성된다. 만약 유기 절연 패턴(20)이 광차단성 물질로 형성된다면, 스토리지 커패시터 패턴(42)에 대응하는 블랙 매트릭스(210)는 생략될 수 있다.

화소 전극(50")는 화소 전극(50)과 전기적으로 절연되어 있다. 경우에 따라, 화소 전극(50")는 보조 스토리지 커패시터 또는 수리를 위해 이전 게이트 라인(30)과 부분적으로 중첩될 수 있다.

도 5내지 6을 참조하면, 컨택홀들(62, 64)이 개시되고 있다. 컨택홀들(62, 64)는 브리지 도전성 패턴(60)을 경유하여 데이터 라인(10)을 데이터 패드(10P)에 연결된 연장라인(10E)에 연결하기 위해서이다.

컨택홀(62)의 구조는 실질적으로 도 3의 컨택홀(44)과 동일하다 컨택홀(64)는 보호막(14)과 게이트 절연막(120)을 통과하여 연장라인(10E)을 노출한다.

브리지 도전성 패턴(60)은 화소 전극(50)과 동일한 물질로 형성되며 도 6과 같이 유기 절연 패턴(20)의 중심선에 대하여 대칭 형상으로 보호막(140) 상에 형성된다.

도 7내지 8을 참조하면, 게이트 패드(30P)와 데이터 패드(10P)에 대응하는 패드 구조들이 도면들과 같이 치환적으로 사용될 수 있다.

도 7에서, 컨택홀(82) 또는 컨택홀(72)는 보호막(140)과 게이트 절연막(120)을 통과하여 데이터 패드(10P) 또는 게이트 패드(30P)를 노출한다. 도 8에서, 컨택홀(82) 또는 컨택홀(72)는 보조 패턴(10A 또는/및130A)과 게이트 절연막(120)을 통과하여 데이터 패드(10P) 또는 게이트 패드(30P)를 노출한다.

보조 패드(80, 70)는 컨택홀 (82, 72)를 통하여 데이터 패드(10P) 또는 게이트 패드(30P)에 연결된다. 보조 패턴(10A, 130A)은 게이트 절연막을 통과하는 컨택홀(82, 72) 주변에 형성될 수 있다.

경우에 따라, 게이트 절연막(120)은 보조패턴(10A, 130A)이 존재하는 않는 패드 영역 주변에서 제거될 수 있다. 그리고 보호막(140)은 보조패턴(10A, 130A) 상 또는 전체 패드영역에서 제거될 수 있다.

보조 패드(80, 70)은 화소 전극(50)과 동일한 물질로 형성된다. 보조 패턴(10A)는 데이터 라인(10)과 동일한 물질로 형성된다. 또 다른 보조 패턴(130A)는 반도체 패턴(130)과 동일한 물질로 형성된다.

도 9는 본 발명의 다른 일 실시예에 따른 LCD의 하측 기판의 평면도이고 도 10은 도9의 X-X' 절단선에 따른 단면도이다.

도 9내지 도 10을 참조하면, 본 실시예는 도 1과 비교해서, 데이터 라인(10)을 따라 인접하여 연장하는 스토리지커패시터 연장 라인을 더 포함한다.

스토리지 커패시터 연장라인이 보조 스토리지 커패시턴스를 제공하기 때문에, 도 11의 스토리지 커패시터 패턴(42)는 도 1의 스토리지 커패시터 패턴(42)보다 작은 크기로 형성될 수 있다.

스토리지 커패시터 연장 라인(44)은 게 1 기판(100) 상에 게이트 라인(30)과 동일한 물질로 형성된다. 인접한 스토리지 커패시터 연장 라인들(44)는 데이터 라인(10)상에 형성된 유기 절연 패턴(20)의 중심선에 대하여 대칭적으로 배열된다.

스토리지 커패시터 연장 라인(44) 이외에 다른 구조들은 도 1 내지 도 8에서 구조들과 실질적으로 동일하다.

도 11은 본 발명의 또 다른 일 실시예에 따른 LCD의 하측 기판의 평면도이고 도 12는 도 11의 XII-XII' 절단선에 따른 단면도이다.

도 11내지 12를 참조하면, 본 실시예는 도 1과 비교해서, 유기 절연 패 턴(20d)과 제1 도메인 형성 소자들(310)을 더 포함한다. 제1 도메인 형성 소자들(310)은 도메인 형성 반도체 패턴들(130D) 또는/및 도메인 형성 도전성 패턴들(11D)을 포함한다.

제1 도메인 형성 소자들(310)은 데이터 라인(10)에 대하여 비스듬히 연장한다. 화소 전극(50)에서, 제1 도메인 형성 소자들(310)은 세브론(Chevron)의 형태로 배열되고, 게이트 선에 평행한, 화소 전극(50)의 중심선에 대하여 대칭적으로 배치된다.

경우에 따라, 본 실시예는 제1 도메인 형성 소자들(310) 상에 형성된 개구부들을 더 포함한다.

개구부 또는 제1 도메인 형성 소자(310)은 전계가 화소 전극(50)과 공통 전극(240) 사이에 인가되었을 때, 액정분자들의 배향을 제어하기 위해 작용한다.

1회 사진식각 공정을 통해 도메인 형성 도전성 패턴(11D)이 도메인 형성 반도체 패턴(130D)과 함께 연속적으로 형성되는 경우에, 도메인 형성 반도체 패턴(130D)은 도메인 형성 도전성 패턴(11D) 하부 및 게이트 절연막(120) 상부에 형성될 수 있다.

도메인 형성 도전성 패턴(11D)는 데이터 라인(10)과 동일한 물질로 형성되고, 도메인 형성 반도체 패턴(130D)는 반도체 패턴(130)과 동일한 물질로 형성된다.

제1 도메인 형성 소자들(310) 이외에 다른 구조들은 도 1 내지 도 8에서 나타난 구조와 실질적으로 동일하다. 또한, 도 11에서 공개된 본 실시예는 어려움 없 이 도 9에 공개된 실시예와 결합될 수 있다.

도 13은 도 11의 LCD에서 다중 도메인을 형성하기 위한 LCD의 단면도이다.

도 13을 참조하면, 효율적으로 다중 도메인들을 형성하기 위해, 제2 도메인 형성 소자들(300)이 제1 도메인 소자들(310) 또는 제1 도메인 소자들(310) 상에 형성된 개구부들과 교대로 배치된다.

제2 도메인 형성 소자(300)는 공통 전극(240)의 개구부일 수 있다. 치환적으로, 제2 도메인 형성 소자(300)는 개구부 없이 공통 전극(240) 상의 돌기(미도시)일 수 있다. 돌기(미도시)는 추가적인 공정에 의해, 공통 전극(240) 상에 유전물질로 형성된다.

도 14A 내지 14M은 표시 장치 제조 공정을 설명하기 위해, 도 1의 XIV-XIV' 절단선에 따른 LCD의 하측 기판의 단면도들이다.

도 14A 내지 도 14M의 단면도들은 TFT 영역(이후, 'T'영역), 데이터 라인 영역(이후, 'D'영역) 그리고 패드 영역(이후, 'P'영역 )에 관련된다.

도 14A를 참조하면, Cr, Mo, Ti, Al 또는 이들의 합금막이나조합막들이 스퍼터와 같은 증착 방법으로 제1 기판(100) 상에 형성된다. 그리고 나서 사진식각 공정으로 통해 식각되어, 'T'영역에서 게이트 라인(30)에 연결된 게이트 전극(30G)과 'P'영역에서 데이터 패드(10P)를 형성한다. 예를 들어, 게이트 라인(30), 게이트 전극(30G) 및 데이터 패드(10P)는 Ti/Al/Ti, Mo/Al/Mo의 3중막 또는 밑에서부터 Al/Ti, Al/Mo 의 2중막으로 형성될 수 있다.

그 후, 게이트 절연막(120), 반도체막(130L) 그리고 데이터 금속막(10L)은 PECVD와 같은 증착방법으로, 제1 기판(100), 게이트 전극(30G) 그리고 데이터 패드(10P) 상에 연속적으로 형성된다. 포토 레지스터 패턴(400)은 데이터 금속막(10L)상에 형성된다. 포토 레지스터 패턴(400)은 구덩이 부분(410)을 갖는데, 이러한 구덩이 부분(410)은 반투과 필름이나 슬릿 패턴을 갖는 마스크를 사용하는 포토 공정에 의해 형성된다.

본 발명의 실시예에 따라, 게이트 절연막(120)은 질화 실리콘막으로 형성될 수 있다. 반도체막(130L)은 비정질 실리콘막과 불순물이 첨가된 비정질 실리콘막을포함한다.

또한, 데이터 금속막(10L)은 게이트 라인(30)과 같이 Cr, Mo, Ti, Al 또는 이들의 합금막 이나 조합막들일 수 있다.

도 14B를 참조하면, 반도체막(130L)과 데이터 금속막(10L)은 포토레지스터 패턴(400)을 통해 식각 되어 게이트 절연막 상의'T'영역에서 반도체 패턴(130T)와 데이터 금속 패턴(10T)을 그리고 'D'영역에서 반도체 패턴(130)과 데이터 라인(10)을 형성한다.

도 14C를 참조하면, 포토 레지스터 패턴(400)의 두께는 식각공정에 의해 감소되고, 데이터 금속 패턴(10T)의 한 부분이 구덩이 부분(410)에 대응하는 부분(410')에서 노출된다.

도 14D를 참조하면, 노출된 데이터 금속 패턴(10T)는 'T'영역에서 드레인 전극(10D)와 소스 전극(10S)를 형성하기 위해 식각 된다. 그리고 마스크로써 드레인 전극(10D)와 소스 전극(10S)를 사용하여, 반도체 패턴(130T)의 상부를 식각 하여 비정질 실리콘 패턴 상에 오믹 컨택 패턴들을 형성한다.

도 14E를 참조하면, 포토 레지스터 패턴(400)의 잔막이 열 공정에 의해 리플로어되어, 'D'영역에서 그리고 'T'영역에서 각각 유기 절연 패턴(20)들을 형성한다. 유기 절연 패턴들(20, 20S)는 데이터 라인(10), 소스 전극(10S)과 드레인 전극(10D))의 상부면과 측면들을 덮는다. 또한, 유기전연패턴들(20, 20S)은 반도체 패턴들(130, 130T)의 측면들은 덮는다.

유기 절연 패턴(20)은 그것의 중심선에 대하여 대칭인 형상을 갖는다.

본 발명의 한 실시예에 따라, 유기 절연 패턴(20)은 광차단성 물질로 형성될 수 있다.

도 14F를 참조하면, 보호막(140)은 유기 절연 패턴(20, 20S) 및 게이트 절연막(120) 상에 형성된다. 그 후, 'T'영역과 'P'영역에 컨택홀들을 형성하기 위해 보호막의 일 부분들을 노출하는 포토레지스터 패턴(420)을 형성한다.

본 발명의 한 실시예에 따라, 보호막(140)은 실리콘 질화막, 실리콘 산화막 또는 SiOC 나 SiOF와 같은 저유전물질 일 수 있다.

도 14G를 참조하면, 보호막(140)과 게이트 절연막(120)는 마스크인 포토레지스터패턴(420)을 사용하여 식각된다. 보호막(140)과 게이트 절연막(120)은 연속적으로 또는 분리되어 식각 될 수 있다. 본 식각과정에 의해, 'T'영역과 'P'영역에서 컨택홀을 형성하기 위해 데이터 패드(10P)와 유기 절연 패턴(20S)이 노출된다.

도 14H를 참조하면, 노출된 유기 절연 패턴(20S)을 식각하여 소스 전극(10S)를 노출시킨다. 그 후, 포토레지스터 패턴(420)을 제거한다. 그리고, 투면 도전 막(52)이 보호막(140), 소스 전극(10S) 그리고 데이터 패드(10P) 상에 형성된다.

도 14I를 참조하면, 포토레지스터 패턴(440)을 다시 형성하면서, 게이트 라인(30)의 연장 방향을 따라 'T'영역에서 그리고 보조 패드(80)을 형성하기 위한 부분 이외의 'P'영역에서 보호막(140) 상에 형성된 투면 도전막(52) 부분들을 노출시킨다.

본 과정 동안, 데이터 라인(10)을 따라 'D'영역에서 보호막(140) 상에 형성된 투명 도전막(52)는 노출되지 않는다.

도 14J를 참조하면, 노출된 투명 도전막(52) 부분은 식각되어, 'P'영역에서 보조패드(80)와 'T'와 'D'영역에서 제1 투명 도전패턴(52')을 형성한다.

도 14K를 참조하면, 포토레지스터 패턴(440)의 두께는 식각 공정을 통해 감소되고, 제1 투명 도전패턴(52') 부분들이드러난다. 드러난 제1 투명 도전패턴(52') 부분들은 유기 절연 패턴(20, 20S)에 의해 돌출된 보호막(140) 부분들 주위이다.

도 14L을 참조하면, 드러난 제1 투명 도전패턴(52')는 식각 되어, 'T'영역 및 'D'영역에서 투명도전 패턴들(50, 50')를 형성한다. 투명 도전패턴들(50, 50')의 경계들은 각각 보호막의 경사면들 상에 위치하고 유기 절연 패턴(20)의 중심선에서부터 대칭적으로 떨어져 형성된다.

본 과정에 의해, 'D'영역에서 화소 전극들(50, 50')과 데이터 라인(10) 사이에 형성되는 기생 커패시턴스들은 실질적으로 동일하게 된다.

도 14M을 참조하면, 포토레지스터 패턴(440)의 잔류물이 제거된다.

본 발명이 예시적 실시예를 참조하여 보여지고 설명되었지만, 첨부된 청구항들에 의해 정의되는 발명의 사상과 범위에서 벗어나지 않는 다양한 형태로 변화될 수 있다.

도 1은 본 발명의 일 실시예에 따른 LCD의 하측 기판의 평면도이다.

도 2 내지 8은 도 1의 II-II' 또는 VIII-VIII' 절단선에 따른 단면도이다.

도 9는 본 발명의 다른 일 실시예에 따른 LCD의 하측 기판의 평면도이다.

도 10은 도9의 X-X' 절단선에 따른 단면도이다.

도 11은 본 발명의 또 다른 일 실시예에 따른 LCD의 하측 기판의 평면도이다.

도 12는 도 11의 XII-XII' 절단선에 따른 단면도이다.

<도면 부호의 설명>

10: 데이터 라인 20: 유기 절연 패턴

50: 화소 전극 130: 반도체 패턴

1000: 하측 기판 2000: 상측 기판

Claims

절연 기판,

상기 절연 기판 상에 형성된 라인 배선,

상기 라인 배선 중 한 부분의 상면과 측면들을 덮는 유기 절연 패턴,

상기 유기 절연 패턴과 상기 절연 기판 상에 형성된 제1 절연막, 그리고

상기 제1 절연막 상에 형성된 투명 도전 패턴들을 포함하되,

상기 투명 도전 패턴들의 경계들이 상기 유기 절연 패턴에 대응하는 부분 중 제1 절연막의 경사면들 상에 위치하는 것을 특징으로 하는 표시 장치.
제1항에 있어서, 상기 라인 배선과 상기 절연 기판 사이에 형성된 반도체 패턴을 더 포함하는 표시 장치.
제1항에 있어서, 상기 유기 절연 패턴은 상기 유기 절연 패턴의 중심선에 대해 대칭인 형태를 가지며, 상기 투명 도전 패턴들의 경계들은 상기 중심선에 대해 대칭으로 배치되는 것을 특징으로 하는 표시 장치.
제3항에 있어서, 상기 유기 절연 패턴은 광차단성 물질인 것을 특징으로 하는 표시 장치.
기판,

상기 기판 상에 형성된 게이트 라인,

상기 게이트 라인 및 상기 기판 상에 형성된 게이트 절연막,

상기 게이트 절연막 상에 형성된 데이터 라인,

상기 데이터 라인과 게이트 절연막 상에 형성되며 상기 데이터 라인 중 한 부분의 상면과 측면들을 덮는 제1 유기 절연 패턴,

상기 제1 유기 절연 패턴과 상기 게이트 절연막 상에 형성된 보호막 그리고

상기 보호막 상에 형성된 투명 도전 패턴들을 포함하되,

상기 투명 도전 패턴들의 경계들이 상기 제1 유기 절연 패턴에 대응하는 부분 중 상기 보호막의 경사면들상에 위치하는 것을 특징으로 하는 표시 장치.
제5항에 있어서, 상기 데이터 라인과 상기 게이트 절연막의 사이에 형성된 반도체 패턴을 더 포함하되, 상기 제1 유기절연 패턴은 상기 반도체 패턴의 측면들을 덮는 것을 특징으로 하는 표시 장치.
제5항에 있어서, 상기 제1 유기 절연 패턴은 상기 제1 유기 절연 패턴의 중심선에 대해 대칭인 형태를 가지며, 상기 투명 도전 패턴들의 경계들은 상기 중심선에 대해 대칭으로 배치되는것을 특징으로 하는 표시 장치.
제5항에 있어서, 상기 제1 유기 절연 패턴은 광차단성 물질인 것을 특징으로 하는 표시 장치.
제5항에 있어서,

스토리지 커패시터 라인,

상기 스토리지 커패시터 라인을 중첩하며, 상기 투명 도전패턴들 중 하나에 전기적으로 연결된 스토리지 커패시터패턴 그리고

상기 스토리지 커패시터 패턴 상에 형성된 제2 유기 절연 패턴을 더 포함하는 것을 특징으로 하는 표시 장치.
제9항에 있어서, 상기 스토리지 커패시터 라인에 전기적으로 연결되며, 상기 데이터 라인에 따라 연장하는 스토리지 커패시터 연장라인을 더 포함하는 것을 특징으로 하는 표시 장치.
제5항에 있어서,

스토리지 커패시터 라인,

상기 스토리지 커패시터 라인을 중첩하며, 상기 투명 도전패턴들 중 하나에 전기적으로 연결된 스토리지 커패시터패턴을 포함하되,

상기 투명 도전패턴들 중 하나는 상기 스토리지 커패시터 패턴 상에 형성된 개구부를 포함하는 것을 특징으로 하는 표시 장치.
제5항에 있어서, 상기 투명 도전패턴들 중 하나의 내부에 상기 게이트 절연막 상에 형성되며, 상기 데이터 라인에 대하여 기울어져 연장하는 도메인 형성 반도체 패턴을 더 포함하는 표시 장치.
제12항에 있어서, 상기 투명 도전패턴들 중 하나는 상기 도메인 형성 반도체 패턴 상에 위치하는 개구부를 포함하는 것을 특징으로 하는 표시 장치.
제5항에 있어서, 상기 투명 도전패턴들 중 하나의 내부에 상기 게이트 절연막 상에 형성되며, 상기 데이터 라인에 대하여 기울어져 연장하는 도메인 형성 도전성 패턴을 더 포함하는 표시 장치.
제14항에 있어서, 상기 투명 도전패턴들 중 하나는 상기 도메인 형성 도전성 패턴 상에 위치하는 개구부를 포함하는 것을 특징으로 하는 표시 장치.
제5항에 있어서,

상기 투명 도전패턴들 중 하나의 내부에 상기 게이트 절연막 상에 형성되는 도메인 형성 반도체 패턴,

상기 도메인 형성 반도체 패턴 상에 형성되는 도메인 형성 도전성 패턴 그리고

상기 도메인 형성 도전성 패턴 상에 형성된 제2 유기 절연 패턴을 포함하되,

상기 도메인 형성 반도체 패턴과 상기 도메인 형성 도전성 패턴은 상기 데이터 라인에 대하여 기울어져 연장하는 것을 특징으로 하는 표시 장치.
제5항에 있어서,

상기 게이트 라인에 전기적으로 연결된 게이트 패드 그리고

상기 데이터 라인에 전기적으로 연결된 데이터 패드를 포함하되,

상기 데이터 패드는 상기 게이트 패드와 동일한 물질로 형성되는 것을 특징으로 하는 표시 장치.
제18항에 있어서, 상기 보호막과 상기 게이트 절연막을 통해, 상기 데이터 라인과 상기 데이터 패드를 전기적으로 연결하는 브리지 도전성 패턴을 더 포함하되,

상기 브리지 도전성 패턴은 상기 투명도전성패턴들과 동일한 물질로 형성되는 것을 특징으로 하는 표시 장치.
제18항에 있어서,

제1 컨택홀을 통해 상기 게이트 절연막을 통과하며 상기 게이트 패드에 전기적으로 연결되는 보조 게이트 패드,

제2 컨택홀을 통해 상기 게이트 절연막을 통과하며 상기 데이터 패드에 전기적으로 연결되는 보조 데이터 패드 그리고

제1 컨택홀 또는 제2 컨택홀 주변에 형성된 제2 반도체 패턴을 더 포함하는 표시 장치.
기판 상에 게이트 라인을 형성하는 단계,

상기 게이트 라인 및 상기 기판 상에 게이트 절연막을 형성하는 단계,

상기 게이트 절연막 상에 데이터 라인을 형성하는 단계,

상기 데이터 라인과 상기 게이트 절연막 상에 유기 절연 패턴을 형성하되, 상기 유기 절연 패턴은 상기 데이터 라인 중 한 부분의 상면과 측면들을 덮는 단계,

상기 유기 절연 패턴과 상기 게이트 절연막 상에 보호막을 형성하는 단계 그리고

상기 보호막 상에 투명 도전 패턴들을 형성하는 단계를 포함하되,

상기 투명 도전 패턴들의 경계들이 상기 유기 절연 패턴에 대응하는 부분 중 상기 보호막의 경사면들 상에 위치하는 것을 특징으로 하는 표시 장치 제조 방법.
제20항에 있어서,

상기 데이터 라인 및 상기 유기 절연 패턴을 형성하는 단계는

상기 게이트 절연막 상에 데이터 금속막을 형성하는 단계

상기 데이터 금속막 상에 유기절연막을 형성하는단계,

상기 유기절연 마스크를 형성하기위해 상기 유기절연막을 패터닝하는 단계,

상기 유기절연 마스크를 사용하여상기 데이터 금속막을 패터닝하여 상기 데이터 라인을 형성하는 단계 그리고

상기 유기절연 마스크를 리플로우하여 상기 유기 절연 패턴을 형성하는 단계를 포함하는 표시 장치 제조 방법.
제22항에 있어서,

상기 투명 도전 패턴들을 형성하는 단계는

보호막 상에 투명 도전막을 형성하는 단계,

상기 투명 도전막 상에 포토레지스터막을 형성하는 단계,

상기 포토레지스터막을 패터닝하여, 상기 게이트 라인의 연장 방향을 따라, 상기 투명 도전막을 노출시키는 단계,

상기 노출된 투명 도전막을 패터닝하여 제1 투명 도전 패턴들을 형성하는 단계,

상기 패터닝된 포토레지스터막의 두께를 감소시켜, 상기 데이터 라인의 연장 방향을 따라, 상기 제1 투명 도전 패턴들을 노출시키는 단계.

상기 노출된 제1 투명 도전 패턴들을 패터닝하여 상기 투명 도전 패턴들을 형성하는 단계 그리고

상기 두께가 감소된 포토레지스터막을 제거하는 단계를 포함하는 표시 장치 제조 방법.