KR20090132304A - Method for fabricating non volatile memory device for suppressing read disturb - Google Patents

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Abstract

PURPOSE: A manufacturing method of a nonvolatile memory device is provided to prevent read disturb by distinguishing a state of a memory cell transistor through an MOS transistor. CONSTITUTION: A trench is formed inside a substrate(100). A control gate region(101) is formed to a top surface of the substrate and an inner wall of the trench by an ion injection process. A shielding layer(130), a charge trap layer(140), and a tunneling layer(150) are successively formed to the inner wall of the trench. A tunneling layer pattern, a charge trap layer pattern, and a shielding layer pattern are formed by selectively etching the tunneling layer, the charge trap layer, and the shielding layer. An insulation layer is filled between the tunneling layer pattern, the charge trap layer pattern, and the shielding layer pattern. A semiconductor layer(180) is formed on the tunneling layer pattern and the insulation layer. An insulation film pattern and a conductive film pattern are formed on the semiconductor layer.

Description

리드 디스터브를 억제하는 불휘발성 메모리 소자의 제조 방법{Method for fabricating non volatile memory device for suppressing read disturb}Method for fabricating non volatile memory device for suppressing read disturb}

본 발명은 불휘발성 메모리 소자의 제조 방법에 관한 것으로, 보다 구체적으로 리드 디스터브를 억제하는 불휘발성 메모리 소자의 제조 방법에 관한 것이다. The present invention relates to a method of manufacturing a nonvolatile memory device, and more particularly, to a method of manufacturing a nonvolatile memory device that suppresses read disturb.

불휘발성 메모리소자(non-volatile memory device)는 전기적으로 프로그램(program) 및 소거(erase)가 가능한 메모리 소자로서, 전원이 차단되었을 때도 정보 유지가 되는 전자부품에서 폭 넓게 이용되고 있다. 이러한 불휘발성 메모리 소자는 플로팅 게이트(FG;Floating Gate) 소자와, 전하 트랩 소자(CTD;Charge Trap Device)로 구분될 수 있다. 특히, 전하 트랩 소자는 플로팅 게이트 소자에 비해 상호 간섭(interference)와 전하 보유(retention) 특성이 우수하여 불휘발성 메모리 소자 분야에서 주요한 위치에 자리잡고 있다Non-volatile memory devices are electrically programmable and erased, and are widely used in electronic components that maintain information even when power is cut off. The nonvolatile memory device may be classified into a floating gate device (FG) and a charge trap device (CTD). In particular, the charge trap device is positioned in a major position in the field of nonvolatile memory devices due to its superior interference and charge retention characteristics compared to the floating gate device.

전하 트랩 소자의 단위 셀(cell)은, 컨트롤 게이트(control gate)와, 전하트랩층으로 이루어지며, 전하트랩층 내의 전하 유무에 따라 정보의 기록 및 소거 기능을 수행한다. 이러한 단위 셀은, 문턱전압에 따라 프로그램(pro gram)되거나 소거(erase)된다. 프로그램된 단위 셀은 상대적으로 높은 전압 예컨대, OV 보다 높은 문턱전압을 갖는 반면에, 소거된 단위 셀은 상대적으로 낮은 문턱 전압 예컨대, OV보다 낮은 문턱전압을 갖는다. The unit cell of the charge trap element includes a control gate and a charge trap layer, and performs a function of writing and erasing information depending on whether or not there is a charge in the charge trap layer. This unit cell is programmed or erased according to a threshold voltage. The programmed unit cell has a relatively high voltage, eg, a threshold voltage higher than OV, whereas the erased unit cell has a relatively low threshold voltage, eg, a threshold voltage lower than OV.

한편, 단위 셀의 상태를 판별하는 리드(read) 동작은, 선택된 단위 셀의 워드라인에 리드전압 예컨대, 0V를 인가하여, 선택된 셀 트랜지스터가 턴온(turn on) 되는 지 턴오프(turn off) 되는지를 판별함으로써 이루어진다. 예컨대, 선택된 단위 셀이 턴 온 되는 경우, 문턱전압이 리드전압보다 낮으므로 선택된 단위 셀은 소거 상태가 된다. 반면에, 선택된 단위 셀이 턴 오프되는 경우, 문턱전압이 리드전압보다 높으므로 선택된 단위 셀은 프로그램 상태가 된다. On the other hand, the read operation for determining the state of the unit cell, whether the selected cell transistor is turned on or turned off by applying a read voltage, for example, 0V to the word line of the selected unit cell. By determining For example, when the selected unit cell is turned on, since the threshold voltage is lower than the read voltage, the selected unit cell is in an erased state. On the other hand, when the selected unit cell is turned off, the selected unit cell is in a program state because the threshold voltage is higher than the read voltage.

그런데, 이와 같은 리드동작이 반복적으로 이루어짐에 따라, 리드 디스터브(read disturb)가 발생되고 있다. 예컨대, 전하트랩층 내에 전하가 비정상적으로 이동하여, 소거된 단위 셀을 소거 상태가 아닌 프로그램된 상태로 리드되거나, 프로그램된 단위 셀을 프로그램 상태가 아닌 소거 상태로 리드되고 있다. 이러한 리드 디스터브는 소자의 문턱전압을 변화시켜 반도체소자의 신뢰성 및 수율을 저하시킬 수 있다. However, as the read operation is repeatedly performed, read disturb occurs. For example, charges are abnormally moved in the charge trap layer, so that the erased unit cell is read in the programmed state instead of the erase state, or the programmed unit cell is read in the erase state rather than the program state. The read disturb may change the threshold voltage of the device to reduce the reliability and yield of the semiconductor device.

본 발명의 따른 리드 디스터브를 억제하는 불휘발성 메모리 소자의 제조 방법은, 기판 내에 트렌치를 형성하는 단계; 상기 트렌치가 형성된 기판에 이온 주입 공정을 수행하여 소정 두께의 컨트롤 게이트 영역을 형성하는 단계; 상기 컨트롤 게이트 영역이 형성된 트렌치 내벽에 차폐층, 전하트랩층 및 터널링층을 순차적으로 형성하는 단계; 상기 터널링층, 전하트랩층 및 차폐층을 선택적으로 식각하여 프로그램 동작 및 소거 동작을 수행하는 터널링층 패턴, 전하트랩층 패턴 및 차폐층 패턴을 형성하는 단계; 상기 터널링층 패턴, 전하트랩층 패턴 및 차폐층 패턴 사이를 매립하는 절연층을 형성하는 단계; 상기 터널링층 패턴 및 절연층 상에 반도체층을 형성하는 단계; 및 상기 반도체층 상에 리드 동작을 수행하는 절연막 패턴 및 도전막 패턴을 형성하는 단계를 포함한다. A method of manufacturing a nonvolatile memory device for suppressing read disturbance according to the present invention includes forming a trench in a substrate; Performing an ion implantation process on the trenched substrate to form a control gate region having a predetermined thickness; Sequentially forming a shielding layer, a charge trap layer, and a tunneling layer on an inner wall of the trench in which the control gate region is formed; Selectively etching the tunneling layer, the charge trap layer, and the shielding layer to form a tunneling layer pattern, a charge trap layer pattern, and a shielding layer pattern for performing a program operation and an erase operation; Forming an insulating layer filling the tunneling layer pattern, the charge trap layer pattern, and the shielding layer pattern; Forming a semiconductor layer on the tunneling layer pattern and the insulating layer; And forming an insulating film pattern and a conductive film pattern for performing a read operation on the semiconductor layer.

상기 트렌치는 상기 기판의 y축 방향의 라인 타입으로 일정 간격 이격되게 배치되는 것이 바람직하다. Preferably, the trenches are spaced apart from each other by a line type in the y-axis direction of the substrate.

상기 터널링층 패턴, 전하트랩층 패턴 및 차폐층 패턴은, 상기 트렌치가 형성되는 방향과 직교하는 방향으로 형성하는 것이 바람직하다. The tunneling layer pattern, the charge trap layer pattern, and the shielding layer pattern may be formed in a direction orthogonal to the direction in which the trench is formed.

상기 반도체층은 폴리실리콘층으로 형성하는 것이 바람직하다. The semiconductor layer is preferably formed of a polysilicon layer.

상기 반도체층을 형성하는 단계 이후에, 상기 반도체층, 터널링층 패턴, 전하트랩층 패턴, 및 차폐층 패턴에 대한 평탄화 공정을 수행하여 컨트롤 게이트 영역이 형성된 기판의 상부 표면을 노출시키는 단계를 더 포함할 수 있다. After the forming of the semiconductor layer, the method may further include planarizing the semiconductor layer, the tunneling layer pattern, the charge trap layer pattern, and the shielding layer pattern to expose an upper surface of the substrate on which the control gate region is formed. can do.

상기 절연막 패턴 및 도전막 패턴은, 상기 트렌치가 형성되는 방향과 직교하 는 방향으로 형성하는 것이 바람직하다. The insulating film pattern and the conductive film pattern are preferably formed in a direction orthogonal to the direction in which the trench is formed.

상기 절연막 패턴 및 도전막 패턴을 형성하는 단계 이후에, 상기 반도체층 내에 선택적으로 불순물 이온을 주입하여 상기 터널링층과 전기적으로 접속되는 불순물 영역을 형성하는 단계를 더 포함할 수 있다. After forming the insulating film pattern and the conductive film pattern, the method may further include forming an impurity region electrically connected to the tunneling layer by selectively implanting impurity ions into the semiconductor layer.

(실시예)(Example)

도 1a 및 도 1b를 참조하면, 반도체기판(100) 상에 반도체기판(100)을 선택적으로 노출시키는 패드산화막 패턴(111) 및 패드질화막 패턴(110)을 형성한다. 여기서, 도 1b는 도 1a의 'P' 지점을 y축 방향으로 절단하여 나타내 보인 단면도이며, 이하, 도 2b 내지 도 8b은 도 1b와 동일한 방향의 단면도들이다. 1A and 1B, a pad oxide film pattern 111 and a pad nitride film pattern 110 are formed on the semiconductor substrate 100 to selectively expose the semiconductor substrate 100. FIG. 1B is a cross-sectional view of the 'P' point of FIG. 1A taken along the y-axis direction, and FIGS. 2B to 8B are cross-sectional views in the same direction as FIG. 1B.

구체적으로, 반도체기판(100) 상에 패드산화막 및 패드질화막을 형성한 후, 포토리소그라피(photolithography) 공정을 수행하여 반도체기판(100)의 소정영역을 노출시키는 레지스트막 패턴(도시되지 않음)을 형성하고, 레지스트막 패턴을 식각마스크로 한 식각공정을 수행하여 패드산화막 패턴(111) 및 패드질화막 패턴(110)을 형성한다. 여기서, 패드산화막 패턴(111)은, 패드질화막 패턴(110)의 인력에 의해 반도체기판이 받는 스트레스(stress)를 완화시켜 주는 역할을 한다. 패드질화막 패턴(110)은, 후속 트렌치를 형성하기 위한 식각 공정 시 하드마스크(hardmask) 역할을 한다. Specifically, after forming a pad oxide film and a pad nitride film on the semiconductor substrate 100, a photolithography process is performed to form a resist film pattern (not shown) that exposes a predetermined region of the semiconductor substrate 100. In addition, an etching process using the resist film pattern as an etching mask is performed to form the pad oxide film pattern 111 and the pad nitride film pattern 110. Here, the pad oxide film pattern 111 serves to relieve stress that the semiconductor substrate receives due to the attraction of the pad nitride film pattern 110. The pad nitride layer pattern 110 may serve as a hard mask during an etching process for forming subsequent trenches.

도 2a 및 도 2b를 참조하면, 패드산화막 패턴(111) 및 패드질화막 패턴(110)에 의해 노출된 반도체기판(100) 부분을 소정 깊이로 식각하여 트렌치(120)를 형성 한다. 이때, 트렌치(120)는, 반도체기판의 일 방향 예컨대, y축 방향의 라인 타입(line type)으로 소정 간격 이격되게 형성될 수 있다. 2A and 2B, the trench 120 is formed by etching a portion of the semiconductor substrate 100 exposed by the pad oxide layer pattern 111 and the pad nitride layer pattern 110 to a predetermined depth. In this case, the trenches 120 may be formed to be spaced apart from each other in a line type in one direction of the semiconductor substrate, for example, in the y-axis direction.

도 3a 및 도 3b를 참조하면, 패드질화막 패턴 및 패드산화막 패턴을 선택적으로 제거한 후, 트렌치(120)가 형성된 반도체기판(100)에 이온 주입 공정을 수행한다. 그러면, 트렌치(120) 바닥면 및 측면, 반도체기판(120) 상부면에 소정 두께의 컨트롤 게이트 영역(101)이 형성된다. 이때, 컨트롤 게이트 영역(101)은, 이온주입 공정에 의해 반도체기판(100) 상부표면에서 일정 두께 정도 도전성을 갖게 되므로 워드라인(wordlien) 예컨대, 컨트롤 게이트전극으로 이용될 수 있다. 3A and 3B, after selectively removing the pad nitride layer pattern and the pad oxide layer pattern, an ion implantation process is performed on the semiconductor substrate 100 on which the trench 120 is formed. Then, the control gate region 101 having a predetermined thickness is formed on the bottom and side surfaces of the trench 120 and the upper surface of the semiconductor substrate 120. In this case, the control gate region 101 is electrically conductive on the upper surface of the semiconductor substrate 100 by an ion implantation process, so that the control gate region 101 may be used as a word line, for example, a control gate electrode.

따라서, 컨트롤 게이트 영역(101)은, 전하들이 후속 형성될 전하트랩층 내의 트랩 사이트(trap site)로 포획되도록 일정 크기의 바이어스(bais)를 인가하기 위한 영역이며, 컨트롤 게이트 영역(101)에 인가되는 바이어스에 따라, 불휘발성 메모리 소자의 프로그램 및 소거 동작을 수행할 수 있다. Thus, the control gate region 101 is a region for applying a bias of a predetermined size so that charges are trapped in a trap site in a charge trap layer to be subsequently formed, and applied to the control gate region 101. According to the bias, the program and erase operations of the nonvolatile memory device can be performed.

도 4a 및 도 4b를 참조하면, 컨트롤 게이트 영역(101)이 형성된 반도체기판(100) 상에 차폐층(130), 전하트랩층(140) 및 터널링층(150)을 순차적으로 형성한다. 4A and 4B, the shielding layer 130, the charge trap layer 140, and the tunneling layer 150 are sequentially formed on the semiconductor substrate 100 on which the control gate region 101 is formed.

차폐층(130)은, 알루미나와 같은 고유전막 또는 실리콘옥사이드막과 같은 절연물질을 포함하여 형성할 수 있다. 차폐층(130)은, 전하트랩층(140)에 저장된 전하가 컨트롤 게이트 전극 역할을 하는 컨트롤 게이트 영역(101)으로 이동하는 것을 방지하는 역할을 한다. The shielding layer 130 may include an insulating material such as a high dielectric film such as alumina or a silicon oxide film. The shielding layer 130 prevents the charge stored in the charge trap layer 140 from moving to the control gate region 101 serving as the control gate electrode.

전하트랩층(140)은, Si3N4 또는 SixNy의 화학식을 갖는 실리콘나이트라이드막을 포함하여 형성할 수 있다. 전하트랩층(140)은, 후속 형성될 채널 영역으로부터 터널링층(150)을 관통한 전하를 포획하기 위한 트랩사이트(trap site)를 포함한다. 여기서, 전하트랩층(140) 내에 저장된 전하는 전하트랩층(140) 내의 트랩 사이트에 의해 포획되어 이동이 불가능하다. The charge trap layer 140 may include a silicon nitride film having a chemical formula of Si 3 N 4 or Si x N y . The charge trap layer 140 includes a trap site for trapping charges passing through the tunneling layer 150 from the channel region to be subsequently formed. Here, the charge stored in the charge trap layer 140 is trapped by the trap site in the charge trap layer 140 and cannot be moved.

터널링층(150)은 실리콘옥사이드와 같은 절연물질을 포함하여 형성할 수 있다. 터널링층(150)은, 반복되는 전하들의 터널링에 의해 터널링층(150)이 열화되는 것을 방지할 수 있을 정도의 두께로 형성할 수 있다. The tunneling layer 150 may include an insulating material such as silicon oxide. The tunneling layer 150 may be formed to a thickness sufficient to prevent the tunneling layer 150 from being degraded by repeated tunneling of charges.

도 5a 및 도 5b를 참조하면, 터널링층(150), 전하트랩층(140) 및 차폐층(130) 상에 제1 마스크막패턴(160)을 형성한다. 제1 마스크막패턴(160)은, 반도체기판(100)의 x축 방향 예컨대, 트렌치(120)가 형성되는 방향과 직교하는 방향으로 배치된다. 5A and 5B, a first mask layer pattern 160 is formed on the tunneling layer 150, the charge trap layer 140, and the shielding layer 130. The first mask layer pattern 160 is disposed in an x-axis direction of the semiconductor substrate 100, for example, a direction perpendicular to a direction in which the trench 120 is formed.

제1 마스크막패턴(160)을 식각마스크로, 터널링층(150), 전하트랩층(140) 및 차폐층(130) 반도체기판의 x축 방향으로 패터닝한다. 그러면, 반도체기판(100) 상에 차폐층(130) 패턴, 전하트랩층(140) 패턴 및 터널링층(150) 패턴이 형성된다. The first mask layer pattern 160 is etched and patterned in the x-axis direction of the tunneling layer 150, the charge trap layer 140, and the shielding layer 130. Then, the shielding layer 130 pattern, the charge trap layer 140 pattern, and the tunneling layer 150 pattern are formed on the semiconductor substrate 100.

도 6a 및 도 6b를 참조하면, 제1 마스크막패턴을 스트립(strip) 공정을 수행하여 제거한 후, 차폐층(130) 패턴, 전하트랩층(140) 패턴 및 터널링층(150) 패턴 사이를 매립하는 절연층(170)을 형성한다. 6A and 6B, after removing the first mask layer pattern by performing a strip process, the gap between the shielding layer 130 pattern, the charge trap layer 140 pattern, and the tunneling layer 150 pattern is buried. The insulating layer 170 is formed.

구체적으로, 차폐층(130) 패턴, 전하트랩층(140) 패턴 및 터널링층(150) 패 턴이 형성된 반도체기판(100) 상에 절연층(170)을 형성한 후, 평탄화 예컨대, 화학기계연마(CMP;Chemical Mechanical Polishing) 공정을 수행하여 터널링층(150) 패턴의 상부 표면을 노출시켜, 차폐층(130) 패턴, 전하트랩층(140) 패턴 및 터널링층(150) 패턴을 전기적으로 노드분리한다. Specifically, after the insulating layer 170 is formed on the semiconductor substrate 100 on which the shielding layer 130 pattern, the charge trap layer 140 pattern, and the tunneling layer 150 pattern are formed, planarization, for example, chemical mechanical polishing (CMP; Chemical Mechanical Polishing) process to expose the upper surface of the tunneling layer 150 pattern, electrically separating the shielding layer 130 pattern, the charge trap layer 140 pattern and the tunneling layer 150 pattern do.

다음에, 절연층(170)에 의해 노드분리된 터널링층(150) 패턴, 전하트랩층(140) 패턴, 및 차폐층(130) 패턴 상에 반도체층(180)을 형성한다. 반도체층(180)은, 폴리실리콘(polysilicon)층을 증착한 후, 열처리 공정을 수행하여 형성할 수 있다. 이때, 반도체층은 트렌치 내부가 매립되도록 충분한 두께로 형성할 수 있다. Next, the semiconductor layer 180 is formed on the tunneling layer 150 pattern, the charge trap layer 140 pattern, and the shielding layer 130 pattern separated by the insulating layer 170. The semiconductor layer 180 may be formed by depositing a polysilicon layer and then performing a heat treatment process. In this case, the semiconductor layer may be formed to a sufficient thickness to fill the trench.

반도체층(180)이 형성됨에 따라, 반도체층(180) 하지에, 터널링층(150), 전하트랩층(140), 차폐층(130), 컨트롤 게이트 영역(101)을 포함하는 메모리 셀 예컨대, 전하 트랩 소자(CTD:Charge Trap Device)가 형성된다. 이러한 전하 트랩 소자는 컨트롤 게이트 영역(101)에 인가되는 전압 차이에 의한 터널링을 이용하여 전하트랩층(140) 내에 전하를 주입하거나 방출시킴으로써 프로그램 및 소거 동작하는 데 이용된다. As the semiconductor layer 180 is formed, a memory cell including a tunneling layer 150, a charge trap layer 140, a shielding layer 130, and a control gate region 101 under the semiconductor layer 180, for example, A charge trap device (CTD) is formed. Such a charge trap element is used for program and erase operations by injecting or releasing charge into the charge trap layer 140 using tunneling due to a voltage difference applied to the control gate region 101.

도 7a 및 도 7b를 참조하면, 반도체층(180), 터널링층(150) 패턴, 전하트랩층(140) 패턴, 및 차폐층(130) 패턴에 대한 평탄화 예컨대, 화학기계연마(CMP) 공정을 수행하여 컨트롤 게이트 영역(101)이 형성된 반도체기판(100) 상부 표면을 노출시킨다. 7A and 7B, planarization, for example, chemical mechanical polishing (CMP) processes for the semiconductor layer 180, the tunneling layer 150 pattern, the charge trap layer 140 pattern, and the shielding layer 130 pattern may be performed. The upper surface of the semiconductor substrate 100 on which the control gate region 101 is formed is exposed.

다음에, 평탄화 공정이 수행된 반도체기판(100) 상에 절연막(190), 도전 막(191) 및 제2 마스크막 패턴(161)을 순차적으로 형성한다. 절연막(190)은 실리콘옥사이드막을 포함하여 형성할 수 있다. 도전막(191)은 폴리실리콘막 또는 금속막을 포함하여 형성할 수 있다. 제2 마스크막 패턴(161)은, 반도체기판(100)의 x축 방향으로 도전막을 선택적으로 노출되게 배치된다. Next, the insulating film 190, the conductive film 191, and the second mask film pattern 161 are sequentially formed on the semiconductor substrate 100 on which the planarization process is performed. The insulating film 190 may include a silicon oxide film. The conductive film 191 may be formed to include a polysilicon film or a metal film. The second mask layer pattern 161 is disposed to selectively expose the conductive layer in the x-axis direction of the semiconductor substrate 100.

여기서, 절연막(190) 및 도전막(191)은 하부에 형성된 전하 트랩 소자를 선택하기 위한 선택트랜지스터(select transistor)의 절연막 및 도전막으로 이용될 수 있다. 따라서, 절연막(190) 및 도전막(191)을 패터닝하면서, 동시에 선택트랜지스터를 형성할 수도 있다. Here, the insulating film 190 and the conductive film 191 may be used as an insulating film and a conductive film of a select transistor for selecting a charge trap element formed below. Accordingly, the selection transistor may be formed at the same time while patterning the insulating film 190 and the conductive film 191.

도 8a 및 도 8b를 참조하면, 제2 마스크막 패턴(161)에 의해 노출된 도전막(190) 및 절연막(191)을 패터닝하여, 절연막(190) 패턴 및 도전막(191) 패턴을 형성하고, 제2 마스크막 패턴을 선택적으로 제거한다. 8A and 8B, the conductive layer 190 and the insulating layer 191 exposed by the second mask layer pattern 161 are patterned to form the insulating layer 190 pattern and the conductive layer 191 pattern. The second mask film pattern is selectively removed.

다음에, 반도체층(180) 내에 선택적으로 채널 형성을 위한 제2 이온주입 공정을 수행하여 불순물 영역 예컨대, 소스/드레인 영역을 형성한다. 이때, 불순물 영역은 반도체층(180)을 관통하여 하지의 터널링층(150) 패턴과 접촉되는 것이 바람직하다. Next, a second ion implantation process for selectively forming a channel is performed in the semiconductor layer 180 to form an impurity region, for example, a source / drain region. In this case, the impurity region penetrates the semiconductor layer 180 and preferably contacts the underlying tunneling layer 150 pattern.

본 발명에 따른 불휘발성 메모리 소자는, 반도체층 하부에는, 프로그램 동작 및 소거 동작을 수행하는 메모리 셀 트랜지스터를 형성하고, 반도체층 상부에는 리드 동작을 수행하는 모스(MOS) 트랜지스터를 형성한다. 이때, 하부의 메모리 셀 트랜지스터는, 전하트랩층에 의해 프로그램 동작 및 소거 동작을 수행하며, 상부의 모스 트랜지스터는 리드 동작을 수행하게 된다. In the nonvolatile memory device according to the present invention, a memory cell transistor for performing a program operation and an erase operation is formed under a semiconductor layer, and a MOS transistor for performing a read operation is formed over the semiconductor layer. In this case, the lower memory cell transistor performs a program operation and an erase operation by the charge trap layer, and the upper MOS transistor performs a read operation.

구체적으로, 메모리 셀 트랜지스터의 동작은, 컨트롤 게이트 영역에 바이어스를 인가하여 문턱전압에 따라 프로그램(pro gram)되거나 소거(erase)된다. 이때, 프로그램된 하부의 메모리 셀 트랜지스터는, 상대적으로 높은 전압 예컨대, OV 보다 높은 문턱전압을 갖으며, 데이터 '0'으로 인식된다. 반면에, 소거된 메모리 셀 트랜지스터는 상대적으로 낮은 문턱 전압 예컨대, OV보다 낮은 문턱전압을 갖으며, 데이터 '1'로 인식된다. 이로 인해, 메모리 셀 트랜지스터의 프로그램된 상태 또는 소거된 상태에 따라, 반도체층의 공핍(depletion)영역의 깊이가 달라지게 된다. Specifically, the operation of the memory cell transistor is programmed or erased according to a threshold voltage by applying a bias to the control gate region. In this case, the programmed lower memory cell transistor has a relatively high voltage, for example, a threshold voltage higher than OV, and is recognized as data '0'. On the other hand, the erased memory cell transistor has a relatively low threshold voltage, for example, a threshold voltage lower than OV, and is recognized as data '1'. As a result, the depth of the depletion region of the semiconductor layer varies according to the programmed state or the erased state of the memory cell transistor.

예컨대, 전하트랩층 내로 전하가 주입되어 프로그램 상태인 경우에는, 반도체층의 공핍 영역이 증가하며, 전하트랩층 내의 전하가 방출되어 소거 상태인 경우, 반도체층의 공핍 영역이 감소하게 된다. For example, when charge is injected into the charge trap layer and is in a program state, the depletion region of the semiconductor layer increases, and when the charge in the charge trap layer is released and in the erase state, the depletion region of the semiconductor layer decreases.

이때, 메모리 셀 트랜지스터의 상태를 판별하는 리드(read) 동작은, 상부의 모스 트랜지스터에서 수행된다. 즉, 반도체층을 공유하는 모스 트랜지스터에서 반도체층의 공핍 영역의 깊이에 따른 모스 트랜지스터의 게이트 전류를 감지하여 메모리 셀 트랜지스터의 상태를 판별할 수 있다. 예컨대, 모스 트랜지스터의 게이트 전극은 반도체층의 공핍 영역의 깊이에 따라 일정 바이어스에서 턴온 되는지 턴 오프되는지를 판별한다. 즉, 프로그램 된 상태에서 턴온되는 바이어스보다, 소거된 상태에서 턴온되는 바이어스가 상대적으로 높으므로, 이러한 바이어스 차이에 따른 게이트 전류를 감지하여 하부의 메모리 셀 트랜지스터가 프로그램 상태 인지 소거 상태 인지 판별할 수 있다. 즉, 프로그램 동작 및 소거 동작은 하부의 메모리 셀 트랜지스터에서 수행하고, 메모리 셀 트랜지스터의 프로그램 상태 및 소거 상태는 상부의 모스 트랜지스터에서 공핍 영역 깊이에 따른 게이트 전류를 감지하여 리드 동작을 수행한다. In this case, a read operation of determining the state of the memory cell transistor is performed by the upper MOS transistor. That is, in the MOS transistor sharing the semiconductor layer, the state of the memory cell transistor may be determined by sensing the gate current of the MOS transistor according to the depth of the depletion region of the semiconductor layer. For example, the gate electrode of the MOS transistor determines whether the gate electrode is turned on or off at a predetermined bias according to the depth of the depletion region of the semiconductor layer. That is, since the bias turned on in the erased state is relatively higher than the bias turned on in the programmed state, the gate current according to the bias difference may be sensed to determine whether the lower memory cell transistor is in the program state or the erase state. . That is, the program operation and the erase operation are performed in the lower memory cell transistor, and the program state and the erase state of the memory cell transistor perform a read operation by sensing a gate current according to the depletion region depth in the upper MOS transistor.

이에 따라, 메모리 셀 트랜지스터를 직접적으로 감지하여 리드하지 않고, 하부의 모스 트랜지스터를 이용하여 메모리 셀 트랜지스터의 상태를 판별함으로써, 소거된 단위 셀을 소거 상태가 아닌 프로그램된 상태로 리드하거나, 프로그램된 단위 셀을 프로그램 상태가 아닌 소거 상태로 리드하는 리드 디스터브(read disturb)를 방지할 수 있다. 또한, 트렌치가 형성된 기판 내에 터널링층을 형성하고, 반도체층을 형성함으로써, 채널 길이를 보다 확장시킬 수 있다. 이에 따라, 불휘발성 메모리 소자의 신뢰성 및 수율을 향상시킬 수 있다. Accordingly, the memory cell transistor is not directly sensed and read, and the state of the memory cell transistor is determined using the lower MOS transistor, so that the erased unit cell is read in the programmed state instead of the erased state, or the programmed unit Read disturb that leads the cell to the erased state rather than the programmed state can be prevented. In addition, the channel length can be further extended by forming the tunneling layer in the trenched substrate and forming the semiconductor layer. Accordingly, the reliability and yield of the nonvolatile memory device can be improved.

이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다. As mentioned above, although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical spirit of the present invention. Of course.

도 1 내지 도 8은 본 발명에 따른 리드 디스터브를 억제하는 불휘발성 메모리 소자의 제조 방법을 설명하기 위해 나타내 보인 도면들이다. 1 to 8 are diagrams for explaining a method of manufacturing a nonvolatile memory device to suppress the read disturbance according to the present invention.

Claims (7)

기판 내에 트렌치를 형성하는 단계; Forming a trench in the substrate; 상기 트렌치가 형성된 기판에 이온 주입 공정을 수행하여 소정 두께의 컨트롤 게이트 영역을 형성하는 단계; Performing an ion implantation process on the trenched substrate to form a control gate region having a predetermined thickness; 상기 컨트롤 게이트 영역이 형성된 트렌치 내벽에 차폐층, 전하트랩층 및 터널링층을 순차적으로 형성하는 단계; Sequentially forming a shielding layer, a charge trap layer, and a tunneling layer on an inner wall of the trench in which the control gate region is formed; 상기 터널링층, 전하트랩층 및 차폐층을 선택적으로 식각하여 프로그램 동작 및 소거 동작을 수행하는 터널링층 패턴, 전하트랩층 패턴 및 차폐층 패턴을 형성하는 단계; Selectively etching the tunneling layer, the charge trap layer, and the shielding layer to form a tunneling layer pattern, a charge trap layer pattern, and a shielding layer pattern for performing a program operation and an erase operation; 상기 터널링층 패턴, 전하트랩층 패턴 및 차폐층 패턴 사이를 매립하는 절연층을 형성하는 단계; Forming an insulating layer filling the tunneling layer pattern, the charge trap layer pattern, and the shielding layer pattern; 상기 터널링층 패턴 및 절연층 상에 반도체층을 형성하는 단계; 및 Forming a semiconductor layer on the tunneling layer pattern and the insulating layer; And 상기 반도체층 상에 리드 동작을 수행하는 절연막 패턴 및 도전막 패턴을 형성하는 단계를 포함하는 불휘발성 메모리 소자의 제조 방법. And forming an insulating film pattern and a conductive film pattern for performing a read operation on the semiconductor layer. 제1항에 있어서,The method of claim 1, 상기 트렌치는 상기 기판의 y축 방향의 라인 타입으로 일정 간격 이격되게 배치되는 불휘발성 메모리 소자의 제조 방법. The trench is a method of manufacturing a nonvolatile memory device spaced apart at regular intervals in a line type of the y-axis direction of the substrate. 제1항에 있어서,The method of claim 1, 상기 터널링층 패턴, 전하트랩층 패턴 및 차폐층 패턴은, 상기 트렌치가 형성되는 방향과 직교하는 방향으로 형성하는 불휘발성 메모리 소자의 제조 방법. The tunneling layer pattern, the charge trap layer pattern, and the shielding layer pattern may be formed in a direction orthogonal to a direction in which the trench is formed. 제1항에 있어서,The method of claim 1, 상기 반도체층은 폴리실리콘층으로 형성하는 불휘발성 메모리 소자의 제조 방법. And the semiconductor layer is formed of a polysilicon layer. 제1항에 있어서,The method of claim 1, 상기 반도체층을 형성하는 단계 이후에, 상기 반도체층, 터널링층 패턴, 전하트랩층 패턴, 및 차폐층 패턴에 대한 평탄화 공정을 수행하여 컨트롤 게이트 영역이 형성된 기판의 상부 표면을 노출시키는 단계를 더 포함하는 불휘발성 메모리 소자의 제조 방법. After the forming of the semiconductor layer, the method may further include planarizing the semiconductor layer, the tunneling layer pattern, the charge trap layer pattern, and the shielding layer pattern to expose an upper surface of the substrate on which the control gate region is formed. A method of manufacturing a nonvolatile memory device. 제1항에 있어서,The method of claim 1, 상기 절연막 패턴 및 도전막 패턴은, 상기 트렌치가 형성되는 방향과 직교하는 방향으로 형성하는 불휘발성 메모리 소자의 제조 방법. And the insulating film pattern and the conductive film pattern are formed in a direction orthogonal to the direction in which the trench is formed. 제1항에 있어서,The method of claim 1, 상기 절연막 패턴 및 도전막 패턴을 형성하는 단계 이후에, 상기 반도체층 내에 선택적으로 불순물 이온을 주입하여 상기 터널링층과 전기적으로 접속되는 불순물 영역을 형성하는 단계를 더 포함하는 불휘발성 메모리 소자의 제조 방법. After forming the insulating layer pattern and the conductive layer pattern, selectively implanting impurity ions into the semiconductor layer to form an impurity region electrically connected to the tunneling layer. .
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