KR20090132000A - Wafer level chip stack package and method of fabricating the same and apparatus of manufacturing semiconductor package - Google Patents

Wafer level chip stack package and method of fabricating the same and apparatus of manufacturing semiconductor package Download PDF

Info

Publication number
KR20090132000A
KR20090132000A KR1020080058044A KR20080058044A KR20090132000A KR 20090132000 A KR20090132000 A KR 20090132000A KR 1020080058044 A KR1020080058044 A KR 1020080058044A KR 20080058044 A KR20080058044 A KR 20080058044A KR 20090132000 A KR20090132000 A KR 20090132000A
Authority
KR
South Korea
Prior art keywords
wafer
semiconductor
connection pads
packages
package
Prior art date
Application number
KR1020080058044A
Other languages
Korean (ko)
Inventor
유철준
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020080058044A priority Critical patent/KR20090132000A/en
Publication of KR20090132000A publication Critical patent/KR20090132000A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

PURPOSE: A wafer level stack package, a manufacturing method thereof, and a semiconductor manufacturing apparatus are provided to prevent a contact failure by forming a bump and a through electrode inside a via through high pressure injection at the same time. CONSTITUTION: A wafer level stack package includes a plurality of semiconductor packages(110~140). The semiconductor packages are laminated by adhesives. Each semiconductor package includes a wafer(111) and a contact pad(113). The contact pad is arranged to one surface of the wafer. A via penetrates the contact pad and the wafer. A through electrode(160) is formed inside the via. A contact terminal(170) is formed to one of the semiconductor packages.

Description

웨이퍼 레벨 스택 패키지 및 그 제조방법과 반도체 제조장치{Wafer level chip stack package and method of fabricating the same and apparatus of manufacturing semiconductor package}Wafer level stack package and method for manufacturing the same and semiconductor manufacturing apparatus

본 발명은 반도체 패키지에 관한 것으로서, 보다 구체적으로는 일체형 관통 전극과 범프를 구비하는 웨이퍼 레벨 스택 패키지 및 그 제조방법에 관한 것이다. 또한, 본 발명은 웨이퍼 레벨 스택 패키지의 관통 전극과 범프를 일체형으로 제조하는 반도체 제조장치에 관한 것이다.TECHNICAL FIELD The present invention relates to a semiconductor package, and more particularly, to a wafer level stack package having an integrated through electrode and a bump, and a method of manufacturing the same. The present invention also relates to a semiconductor manufacturing apparatus for integrally manufacturing a through electrode and a bump of a wafer level stack package.

휴대용 PC 나 휴대용 전화와 같은 전자제품이 경박단소화되는 추세이며, 이에 따라 상기 휴대용 전자제품에 적용되는 반도체 제품도 점점 작아지고, 다기능화되고 있는 추세이다. 반도체 패키지의 용량을 증대시키고 기능을 확장시키기 위하여 웨이퍼 상태에서의 집적도가 점차 증가하고 있다. 이러한 반도체 패키지로서, 다수의 반도체 칩을 수직으로 적층하고, 적층된 다수의 반도체 칩을 기판에 실장하여 하나의 단위 반도체 칩 패키지로 구현하는 반도체 칩 스택 패키지가 있다. 반도체 칩 스택 패키지는 하나의 반도체 칩이 내장된 단위 반도체 칩 패키지를 다수개를 이용하는 것보다 크기, 무게 및 실장면적 면에서 소형화 및 경량화에 유리하다.Electronic products such as portable PCs and portable telephones are tending to be thin and short, and accordingly, semiconductor products applied to the portable electronic products are becoming smaller and more versatile. In order to increase the capacity and expand the function of the semiconductor package, the degree of integration in the wafer state is gradually increasing. As such a semiconductor package, there is a semiconductor chip stack package in which a plurality of semiconductor chips are vertically stacked, and a plurality of stacked semiconductor chips are mounted on a substrate to implement a single unit semiconductor chip package. The semiconductor chip stack package is advantageous in size and weight in terms of size, weight, and mounting area, rather than using a plurality of unit semiconductor chip packages in which one semiconductor chip is embedded.

종래에는 웨이퍼의 일면을 식각하여 비어를 형성하고, 상기 비어에 도전성 물질을 필링하여 관통 전극을 형성하며, 웨이퍼의 일면에 접착제를 부착시킨 후 웨이퍼의 타면을 일정 두께만큼 연마하여 박막의 웨이퍼를 형성한다. 상기 방법으로 제작된 박막 웨이퍼들을 적층하여 칩 스택 패키지를 제작하였다. Conventionally, one side of a wafer is etched to form a via, a conductive material is filled into the via to form a through electrode, an adhesive is attached to one side of the wafer, and the other side of the wafer is polished by a predetermined thickness to form a thin film wafer. do. The chip stack package was manufactured by stacking the thin film wafers manufactured by the above method.

그러나, 종래의 방법은, 상기 비어에 필링되는 관통 전극용 도전성 물질을 증착법이나 도금법을 이용하여 형성하기 때문에, 상기 도전성 물질로 증착 또는 도금이 가능한 메탈물질로 한정되게 된다. 또한, 도금법을 이용하여 비어내에 관통 전극을 형성하는 경우, 원하는 부위에만 도전성 물질이 도금되어야 하므로, 포토공정 등을 통해 불필요한 부분에 형성된 상기 도전성 물질을 제거하는 공정이 추가되고, 제조단가가 증가하게 된다.  However, in the conventional method, since the conductive material for the penetrating electrode to be filled in the via is formed by using a deposition method or a plating method, it is limited to a metal material that can be deposited or plated with the conductive material. In addition, when the through-electrode is formed in the via using the plating method, the conductive material should be plated only at a desired portion, so that a process of removing the conductive material formed in an unnecessary portion through a photo process or the like is added to increase the manufacturing cost. do.

게다가, 각 웨이퍼별로 비어에 관통 전극을 형성하고 상기 관통 전극이 배열된 박막의 웨이퍼들을 적층하기 때문에 상하방향으로 이웃하는 관통 전극들을 접합시켜 주기 위하여 고온의 본딩공정을 수행하여야 하며, 이는 소자의 성능 저하를 유발하게 된다. 또한, 각 웨이퍼마다 관통 전극에 솔더볼을 배열한 다음 웨이퍼들을 적층하기 때문에, 접촉불량이 발생하게 된다.In addition, since the through electrodes are formed in the via for each wafer and the thin film wafers on which the through electrodes are arranged are stacked, a high temperature bonding process must be performed to bond neighboring through electrodes in the vertical direction. Will cause degradation. In addition, since the solder balls are arranged on the through electrodes for each wafer and then the wafers are stacked, contact failure occurs.

따라서, 본 발명이 이루고자 하는 기술적 과제는 적층된 반도체 패키지들의 관통 전극과 범프가 일체형으로 형성된 웨이퍼 레벨 스택 패키지 및 그 제조방법을 제공하는 것이다.Accordingly, an aspect of the present invention is to provide a wafer level stack package in which a through electrode and a bump of stacked semiconductor packages are integrally formed, and a method of manufacturing the same.

또한, 적층된 패키지들의 관통 전극과 범프를 일체형으로 제작하기 위한 반도체 제조장치를 제공하는 것이다.In addition, the present invention provides a semiconductor manufacturing apparatus for integrally manufacturing the through electrodes and bumps of stacked packages.

상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명은 웨이퍼 레벨 스택 패키지를 제공한다. 다수의 패키지들이 순차 적층된다. 각 패키지들은 다수의 비어들을 구비하는 반도체 웨이퍼 및 상기 반도체 웨이퍼의 일면상에 배열되는 다수의 접속 패드를 구비한다. 상기 패키지들은 상기 접속 패드들이 상측을 향하도록 순차 적층된다. 상기 비어들중 상기 웨이퍼의 상기 일면에 대하여 수직하게 일렬로 배열되는 비어들내에 일체형으로 다수의 관통전극이 배열된다. 상기 관통전극과 일체형으로 상기 다수의 패키지들중 하나에 다수의 접속 단자들이 배열된다.In order to achieve the above technical problem of the present invention, the present invention provides a wafer level stack package. Multiple packages are stacked sequentially. Each package includes a semiconductor wafer having a plurality of vias and a plurality of connection pads arranged on one surface of the semiconductor wafer. The packages are sequentially stacked with the connection pads facing upwards. A plurality of through-electrodes are integrally arranged in the vias of the vias which are arranged in a line perpendicular to the one surface of the wafer. A plurality of connection terminals are arranged in one of the plurality of packages integrally with the through electrode.

상기 접속단자들은 상기 다수의 패키지들중 상기 최하측에 배열되는 반도체 패키지의 상기 웨이퍼의 상기 일면에 대향하는 타면에 배열되거나 또는 상기 접속단자들은 상기 다수의 패키지들중 상기 최상측에 배열되는 반도체 패키지의 상기 웨이퍼의 상기 일면에 배열될 수 있다. 상기 반도체 패키지들의 사이에는 접착층들이 각각 배열되되, 상기 접속 패드들 및 상기 접속 패드들에 인접한 상기 웨이퍼의 일면의 일부분이 노출되도록 배열될 수 있다. 상기 관통 전극들은 상기 노출된 접속 패드 및 상기 웨이퍼의 상기 노출된 일면상에도 배열될 수 있다.The connection terminals may be arranged on the other side of the plurality of packages opposite the one surface of the wafer of the semiconductor package arranged on the lowermost side, or the connection terminals may be arranged on the uppermost side of the plurality of packages. May be arranged on the one side of the wafer. Adhesive layers may be respectively arranged between the semiconductor packages, and the connection pads and a portion of one surface of the wafer adjacent to the connection pads may be exposed. The through electrodes may also be arranged on the exposed connection pad and the exposed one surface of the wafer.

상기 스택 패키지는 상기 비어홀들의 내측벽 및 상기 비어홀들에 인접한 접속 패드의 일부분들상에 배열되는 도전성 코팅막을 더 포함할 수 있다. 접착층들이 상기 반도체 패키지들의 사이에 각각 배열되되, 상기 접속 패드들 및 상기 접속 패드들상의 상기 도전성 코팅막을 덮도록 배열될 수 있다. The stack package may further include a conductive coating layer disposed on inner walls of the via holes and portions of a connection pad adjacent to the via holes. Adhesive layers may be arranged between the semiconductor packages, respectively, to cover the connection pads and the conductive coating layer on the connection pads.

또한, 본 발명은 웨이퍼 레벨 스택 패키지의 제조방법을 제공한다. 다수의 비어들을 구비하는 반도체 웨이퍼; 및 상기 반도체 웨이퍼의 일면상에 배열되는 다수의 접속 패드를 각각 구비하는 다수의 패키지들을 제작한다. 각 패키지들을 제작하는 것은 상기 반도체 웨이퍼의 일면상에 다수의 접속 패드들을 형성하고; 상기 접속 패드들과 상기 반도체 웨이퍼를 일정 두께만큼 식각하여 다수의 홈들을 형성하며; 상기 웨이퍼의 일면상에 접착제를 부착하고; 상기 홈들이 비어홀들이 되도록 상기 웨이퍼의 타면을 연마하는 것을 포함한다. 상기 다수의 패키지들을 상기 비어들이 상기 웨이퍼의 상기 일면에 대하여 수직한 방향으로 일렬 배열되고, 상기 접속 패드들이 상측을 향하도록 순차 적층한다. 고압 인젝션 방식을 통해 상기 비어들중 상기 웨이퍼의 상기 일면에 대하여 수직하게 일렬로 배열되는 상기 비어들내에 다수의 관통전극과 상기 다수의 패키지들중 하나에 배열되는 다수의 접속 단자를 일체형으로 형성한다. The present invention also provides a method of manufacturing a wafer level stack package. A semiconductor wafer having a plurality of vias; And a plurality of packages each having a plurality of connection pads arranged on one surface of the semiconductor wafer. Fabricating each package forms a plurality of connection pads on one surface of the semiconductor wafer; Etching the connection pads and the semiconductor wafer by a predetermined thickness to form a plurality of grooves; Attaching an adhesive on one side of the wafer; Polishing the other side of the wafer such that the grooves are via holes. The plurality of packages are sequentially stacked such that the vias are arranged in a direction perpendicular to the one surface of the wafer and the connection pads face upward. A plurality of through-electrodes and a plurality of connection terminals arranged in one of the plurality of packages are integrally formed in the vias arranged in a line perpendicular to the one surface of the wafer among the vias through a high-pressure injection method. .

또한, 본 발명은 반도체 패키지의 관통전극과 접속단자를 일체형으로 제작할 수 있는 반도체 제조장치를 제공한다. 반도체 제조장치는 도전성 물질을 저장하는 저장고를 포함하는 인젝션 유니트를 포함한다. 상기 인젝션 유니트의 하면에는 상부 다이가 부착되어, 상기 도전성 물질의 이동 통로가 되는 다수의 인젝션 러너들을 구비한다. 반도체 패키지 지지용 하부 다이가 상기 상부 다이의 상기 인젝션 러너들에 대응하여 배열되는 다수의 홀들을 구비하고, 상기 상부 다이에 대응하여 상, 하 이동한다. 상기 하부 다이에 다수의 블록킹 핀들이 배열되어, 상기 홀들의 저면을 막아준다. 블록킹 핀 드라이브 플레이트에 상기 블록킹 핀들이 고정되어, 상기 상부 다이에 대해 상기 블록킹 핀들을 상, 하 이동시켜 준다. 상기 인젝션 유니트의 상부에 플런저가 배열되어, 상기 상부 다이에 대해 상, 하이동하여 저장고 내의 상기 도전성 물질을 상기 상부 다이의 러너들로 제공한다.In addition, the present invention provides a semiconductor manufacturing apparatus capable of integrally manufacturing the through electrode and the connection terminal of the semiconductor package. The semiconductor manufacturing apparatus includes an injection unit including a reservoir for storing a conductive material. An upper die is attached to a lower surface of the injection unit, and includes a plurality of injection runners that serve as a movement path of the conductive material. A lower die for supporting a semiconductor package includes a plurality of holes arranged corresponding to the injection runners of the upper die, and moves up and down corresponding to the upper die. A plurality of blocking pins are arranged in the lower die to block the bottom of the holes. The blocking pins are fixed to a blocking pin drive plate to move the blocking pins up and down with respect to the upper die. A plunger is arranged on top of the injection unit, moving up and down relative to the upper die to provide the conductive material in the reservoir to the runners of the upper die.

본 발명의 웨이퍼 레벨 스택 패키지 및 그 제조방법은 비어가 형성된 반도체 패키지들을 적층한 다음 고압 인젝션 방식 반도체 제조장치를 이용하여 비어내에 관통 전극과 패키징 기판에 실장용 범프를 일체형으로 한번에 형성하여 줄 수 있다. 따라서, 접촉 불량을 방지할 수 있으며, 고온의 본딩공정 배제에 따른 소자의 성능 저하를 방지할 수 있다. 비어내에 도전성 물질을 필링시킬 때 고압의 인젝션 방식을 사용하므로, 관통 전극물질로 다양한 도전성 물질을 사용할 수 있다. 또한, 증착법이나 도금법이 아닌 물리적인 도전성 물질을 필링시켜 줌으로써 공정이 단순해지고, 제조단가를 줄일 수 있다.In the wafer level stack package and a method of manufacturing the same, the semiconductor packages in which the vias are formed may be stacked, and then mounting bumps may be integrally formed on the through electrodes and the packaging substrate in the vias at a time using a high-pressure injection-type semiconductor manufacturing apparatus. . Therefore, a poor contact can be prevented and the performance deterioration of the element by the high temperature bonding process is excluded can be prevented. Since a high pressure injection method is used when filling the conductive material in the via, various conductive materials may be used as the through electrode material. In addition, by filling the physical conductive material other than the deposition method or the plating method, the process is simplified, and the manufacturing cost can be reduced.

이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below. Embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Accordingly, the shape and the like of the elements in the drawings are exaggerated to emphasize a more clear description, and the elements denoted by the same reference numerals in the drawings means the same elements.

도 1a 및 도 1b은 본 발명의 실시예에 따른 웨이퍼 레벨 스택 패키지의 단면도이다. 도 1a 및 도 1b를 참조하면, 웨이퍼 레벨 스택 패키지(100)는 다수의 반도체 패키지들(110 - 140)이 적층된다. 상기 반도체 패키지들(110 - 140)은 접착제들(151, 153, 155)에 접착되어 적층된다. 상기 접착제(151, 153, 155)는 웨이퍼 들(111 - 141)의 표면에 대해 수직한 방향으로 이웃한 반도체 패키지들(110, 120), (120, 130), (130, 140)사이에 배열되되, 상기 접속 패드(113 - 143) 및 상기 접속 패드(113 - 143)에 인접한 상기 웨이퍼(111 - 141)의 상기 일면의 일부분들이 노출되도록 배열된다.1A and 1B are cross-sectional views of a wafer level stack package according to an embodiment of the invention. 1A and 1B, a plurality of semiconductor packages 110-140 are stacked in a wafer level stack package 100. The semiconductor packages 110-140 are bonded to and laminated on the adhesives 151, 153, and 155. The adhesives 151, 153, 155 are arranged between adjacent semiconductor packages 110, 120, 120, 130, and 130, 140 in a direction perpendicular to the surfaces of the wafers 111-141. However, the connection pads 113 to 143 and portions of the one surface of the wafers 111 to 141 adjacent to the connection pads 113 to 143 are arranged to be exposed.

상기 각 반도체 패키지들(110-140)은 반도체 웨이퍼(111 - 141)의 일면상에 배열되는 다수의 접속 패드들(113 - 143)을 구비한다. 상기 반도체 웨이퍼(111 - 141)의 상기 일면은 반도체 제조공정에 의해 반도체 소자들(미도시)이 제조되는 면을 의미한다. 상기 접속 패드들(113 - 143)은 상기 반도체 소자들과 외부 소자들을 연결시켜 주는 역할을 한다. 상기 접속 패드들(113 - 143)은 Al 패드와 같은 메탈 패드를 구비할 수 있다. Each of the semiconductor packages 110-140 includes a plurality of connection pads 113-143 arranged on one surface of the semiconductor wafers 111-141. The one surface of the semiconductor wafers 111-141 refers to a surface on which semiconductor devices (not shown) are manufactured by a semiconductor manufacturing process. The connection pads 113 to 143 serve to connect the semiconductor devices and external devices. The connection pads 113 to 143 may include metal pads such as Al pads.

상기 각 접속 패드(113 - 143) 및 상기 각 웨이퍼(111 - 141)를 관통하는 비어들(117 - 147)이 배열된다. 상기 반도체 패키지들(110 - 140)의 비어들(117 - 147)내에는 일체형 관통 전극들(160)이 배열된다. 상기 관통 전극들(160)은 상기 이웃하는 반도체 패키지들(110, 120), (120, 130), (130, 140)의 상기 웨이퍼들(111, 121), (121, 131), (131, 141)사이에도 배열되어 상기 패드들(113 - 143)과 접촉면적이 증가하게 된다. 상기 관통 전극(160)은 금속 물질을 포함할 수 있다. 또한, 상기 관통 전극(160)은 금속성 페이스트, 금속성 잉크 또는 전기 전도성 입자가 함유된 복합 물질 등을 포함할 수 있다. 예를 들어, 금속 나노입자와 CNT 복합물질, 전기 전도성 고분자와 금속 나노입자, CNT와 고분자 복합물질 등이 사용될 수 있다.Vias 117-147 penetrating the connection pads 113-143 and the wafers 111-141 are arranged. Integral through electrodes 160 are arranged in the vias 117-147 of the semiconductor packages 110-140. The through electrodes 160 may include the wafers 111, 121, 121, 131, and 131 of the neighboring semiconductor packages 110, 120, 120, 130, and 130 and 140. 141 is also arranged to increase the contact area with the pads (113-143). The through electrode 160 may include a metal material. In addition, the through electrode 160 may include a metallic paste, a metallic ink, or a composite material containing electrically conductive particles. For example, metal nanoparticles and CNT composites, electrically conductive polymers and metal nanoparticles, CNTs and polymer composites may be used.

상기 반도체 패키지들(110 - 140)중 최하측 또는/및 최상측에 배열된 반도체 패키지(110 또는/및 140)의 일면상에는 상기 관통 전극들과 일체형으로 접속단자들, 예를 들어 범프들(170)이 배열된다. 상기 반도체 패키지들(110 - 140)의 패드들(111 - 141)이 패키징 기판(미도시), 예를 들어 인쇄회로기판(PCB)과 대향하는 페이스 다운 방식(face-down)으로 상기 반도체 패키지들(110 - 140)이 적층되는 경우에는 상기 범프들(170)은 최상측 반도체 패키지(140)의 상기 웨이퍼(141)의 상기 일면상에 배열될 수 있다. 한편, 상기 반도체 패키지들(110 - 140)의 패드들(111 - 141)이 패키징 기판에 대해 대향하지 않는 페이스 업(face-up) 방식으로 상기 반도체 패키지들(110 - 140)이 적층되는 경우에는 상기 범프들(170)은 최하측 반도체 패키지(110)의 상기 웨이퍼(111)의 상기 일면에 대향하는 타면상에 배열될 수 있다. On one surface of the semiconductor package 110 or / and 140 arranged at the lowermost and / or uppermost of the semiconductor packages 110-140, connection terminals, for example bumps 170, are integrally formed with the through electrodes. ) Is arranged. The pads 111-141 of the semiconductor packages 110-140 are face-down facing a packaging substrate (not shown), for example, a printed circuit board (PCB). When the stacks 110-140 are stacked, the bumps 170 may be arranged on the one surface of the wafer 141 of the uppermost semiconductor package 140. Meanwhile, when the semiconductor packages 110-140 are stacked in a face-up manner in which the pads 111-141 of the semiconductor packages 110-140 do not face the packaging substrate. The bumps 170 may be arranged on the other surface of the lowermost semiconductor package 110 facing the one surface of the wafer 111.

도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 웨이퍼 레벨 스택 패키지의 단면도이다. 도 2a 및 도 2b를 참조하면, 웨이퍼 레벨 스택 패키지(100)에서 다수의 반도체 패키지들(110-140)의 적층되는 구조는 도 1a 및 도 1b와 동일하다. 다만, 상기 각 비어들(117 - 147)의 내측벽과 상기 각 접속 패드들(113 - 143)상에 도전성 코팅막들(115 - 145)이 배열된다. 상기 코팅막들(115 - 145)은 상기 각 접속 패드(113 - 143)와 상기 각 비어(117 - 147)의 내측벽을 전기적으로 연결시켜 준다. 상기 반도체 패키지들(110 - 140)은 접착제들(151, 153, 155)에 접착되되, 상기 접착제들(151, 153, 155)은 상기 비어들(111 - 41)을 제외한 상기 패드들(113 - 143)과 상기 코팅막(115 - 145)의 상면들에 부착된다.2A and 2B are cross-sectional views of a wafer level stack package according to another embodiment of the present invention. 2A and 2B, the stacked structure of the plurality of semiconductor packages 110-140 in the wafer level stack package 100 is the same as that of FIGS. 1A and 1B. However, conductive coating layers 115-145 are disposed on the inner walls of the vias 117-147 and the connection pads 113-143. The coating layers 115 to 145 electrically connect the connection pads 113 to 143 and inner walls of the vias 117 to 147. The semiconductor packages 110-140 are adhered to the adhesives 151, 153, and 155, and the adhesives 151, 153 and 155 are bonded to the pads except for the vias 111-41. 143 and upper surfaces of the coating layers 115 to 145.

도 3a 내지 도 3f는 도 1a의 웨이퍼 레벨 스택 패키지의 제조방법을 설명하기 위한 단면도이다. 도 3a를 참조하면, 일면상에 반도체 소자들(미도시)이 제조된 반도체 웨이퍼(111a)의 상기 일면상에 접속 패드들(113)을 형성한다. 도 3b를 참조하면, 상기 접속 패드들(113)과 상기 웨이퍼(111a)의 상기 일면을 일정 두께만큼 식각하여 다수의 홈들(117a)을 형성한다. 도 3c를 참조하면, 상기 웨이퍼(111a)의 일면과 상기 제1접속 패드들(113)상에 지지필름을 부착시킨다. 상기 지지필름은 지지용 베이스 부재(152)와 상기 베이스 부재(152)상에 부착된 접착제(151)를 구비하여, 상기 접착제(151)를 통해 상기 웨이퍼(111a)의 상기 일면에 부착된다.3A to 3F are cross-sectional views illustrating a method of manufacturing the wafer level stack package of FIG. 1A. Referring to FIG. 3A, connection pads 113 are formed on one surface of a semiconductor wafer 111a on which semiconductor devices (not shown) are manufactured. Referring to FIG. 3B, a plurality of grooves 117a are formed by etching the connection pads 113 and the one surface of the wafer 111a by a predetermined thickness. Referring to FIG. 3C, a support film is attached to one surface of the wafer 111a and the first connection pads 113. The support film includes a support base member 152 and an adhesive 151 attached on the base member 152, and is attached to the one surface of the wafer 111a through the adhesive 151.

도 3c를 참조하면, 상기 웨이퍼(111a)의 타면을 연마하여, 박막의 웨이퍼(111a)에 배열되는 다수의 비어들(117)을 형성한다. 상기 웨이퍼(111a)의 상기 타면은 적어도 상기 홈(117a)의 저면까지 제거되어 상기 비어들(117)이 형성될 때까지 연마된다. 도 3d를 참조하면, 상기 접착층(151)과 상기 베이스 필름(152)사이에는 UV 경화물질이 도포되어 있으므로, 연마공정후 UV를 조사하여 상기 베이스 부재(152)를 제거한다. 이어서, 레이저 버닝(laser burning) 법이나 광분해법을 통해 상기 비어들(113)에 대응하는 상기 접착층(151)의 일부분을 제거한다. 따라서, 제1반도체 패키지(110)가 얻어진다. 이때, 상기 접착층(151)은 상기 비어(117)과 상기 비어홀에 인접하는 상기 제1웨이퍼(111)의 상기 일면의 일부분이 노출되도록 제거되어진다.Referring to FIG. 3C, the other surface of the wafer 111a is polished to form a plurality of vias 117 arranged on the wafer 111a of the thin film. The other surface of the wafer 111a is removed until at least the bottom surface of the groove 117a is polished until the vias 117 are formed. Referring to FIG. 3D, since the UV curable material is applied between the adhesive layer 151 and the base film 152, the base member 152 is removed by irradiating UV after the polishing process. Subsequently, a portion of the adhesive layer 151 corresponding to the vias 113 is removed by laser burning or photolysis. Thus, the first semiconductor package 110 is obtained. In this case, the adhesive layer 151 is removed to expose a portion of the one surface of the via 117 and the first wafer 111 adjacent to the via hole.

도 3e를 참조하면, 도 3a 내지 도 3d의 상기 반도체 패키지(110)를 제조하는 방법과 동일한 방법으로, 웨이퍼들(121 - 141)의 다수의 비어들(127 - 147)이 배열 되는 나머지 반도체 패키지들(120 - 140)을 제작한다. 상기 반도체 패키지들(110 - 140)을 페이스 다운 방식으로 순차 적층한다. 상기 반도체 패키지들(110 - 140)은 상기 웨이퍼들(111 - 141)의 상기 상면에 수직한 방향으로 상기 제1 내지 제4비어들(117 - 147)이 일렬로 배열되도록 적층되어진다.Referring to FIG. 3E, the remaining semiconductor package in which the plurality of vias 127-147 of the wafers 121-141 are arranged in the same manner as the method of manufacturing the semiconductor package 110 of FIGS. 3A to 3D. Produce a field (120-140). The semiconductor packages 110 to 140 are sequentially stacked in a face down manner. The semiconductor packages 110-140 are stacked such that the first to fourth vias 117-147 are arranged in a line in a direction perpendicular to the upper surfaces of the wafers 111-141.

도 3f를 참조하면, 고압의 인젝션 방식으로 상기 반도체 패키지들(110 - 140)의 상기 웨이퍼들(111 - 141)의 상기 비어들(117 - 147)내에 일체형 관통 전극들(160)을 형성하고, 상기 제4반도체 패키지(140)상에 상기 관통 전극들(160)과 일체로 된 범프들(170)을 형성한다. 따라서, 비어홀들(117 - 147)중 상기 웨이퍼들(111 - 141)의 상기 상면에 수직한 방향으로 일렬 배열된 비어들(117 - 147)내에 배열된 일체형 상기 관통전극들(160)과 상기 범프들(170)을 구비하는 웨이퍼 레벨 스택 패키지(100)가 제작된다.Referring to FIG. 3F, integral through electrodes 160 are formed in the vias 117-147 of the wafers 111-141 of the semiconductor packages 110-140 by a high-pressure injection method. Bumps 170 integrated with the through electrodes 160 are formed on the fourth semiconductor package 140. Accordingly, the bumps and the integrated body of the through electrodes 160 arranged in the vias 117-147 are arranged in a direction perpendicular to the upper surface of the wafers 111-141 among the via holes 117-147. Wafer level stack package 100 having fields 170 is fabricated.

한편, 도 1b와 같이 상기 반도체 패지키들(110 - 140)을 페이스 업 방식으로 순차 적층하고, 고압의 인젝션 방식으로 상기 반도체 패키지들(110 - 140)의 상기 웨이퍼들(111 - 141)의 상기 비어들(117 - 147)내에 일체형 관통 전극들(160)을 형성하며, 상기 제1반도체 패키지(110)의 상기 웨이퍼(111)의 상기 타면상에 상기 관통 전극들(160)과 일체로 된 범프들(170)를 형성할 수 있다.Meanwhile, as illustrated in FIG. 1B, the semiconductor packages 110 to 140 are sequentially stacked in a face-up manner, and the wafers 111 and 141 of the wafers of the semiconductor packages 110 to 140 are formed by a high-pressure injection method. Bumps integrally formed with the through electrodes 160 on the other surface of the wafer 111 of the first semiconductor package 110 are formed in the vias 117-147. Field 170 may be formed.

도 4a 내지 도 4g는 도 2a의 웨이퍼 레벨 스택 패키지의 제조방법을 설명하기 위한 단면도이다. 도 4a를 참조하면, 반도체 웨이퍼(111)의 일면상에 접속 패드들(113)을 형성한다. 도 4b를 참조하면, 상기 접속 패드들(113)과 상기 웨이퍼(111a)의 상기 일면을 일정 두께만큼 식각하여 다수의 홈들(117a)을 형성한다. 상기 각 접속 패드들(113)의 일부분과 상기 각 홈들(117a)의 내측면에 도전성 코팅막들(115)을 형성한다. 상기 도전성 코팅막들(115)은 상기 각 접속 패드들(113)과 상기 홈들(117a)의 내측면을 전기적으로 연결시켜 주는 역할을 한다. 4A through 4G are cross-sectional views illustrating a method of manufacturing the wafer level stack package of FIG. 2A. Referring to FIG. 4A, connection pads 113 are formed on one surface of the semiconductor wafer 111. Referring to FIG. 4B, a plurality of grooves 117a are formed by etching the connection pads 113 and the one surface of the wafer 111a by a predetermined thickness. Conductive coating layers 115 are formed on portions of the connection pads 113 and inner surfaces of the grooves 117a. The conductive coating layers 115 serve to electrically connect the inner side surfaces of the connection pads 113 and the grooves 117a.

도 4c를 참조하면, 상기 웨이퍼(111a)의 일면과 상기 접속 패드들(113)상에 지지필름을 부착시킨다. 상기 지지필름은 지지용 베이스 부재(152)와 상기 베이스 부재(152)상에 부착된 접착제(151)를 구비하여, 상기 접착제(151)를 통해 상기 웨이퍼(111a)의 상기 일면과 상기 접속 패드들(117 - 147)에 부착된다. 도 4d를 참조하면, 상기 웨이퍼(111a)의 타면을 연마하여, 박막의 웨이퍼(110)에 배열되는 다수의 비어들(117)을 형성한다. 상기 웨이퍼(111a)는 적어도 상기 홈(117a)의 저면에 배열된 코팅막(115)이 제거되어 상기 비어홀들(117)이 형성될 때까지 연마된다.Referring to FIG. 4C, a support film is attached to one surface of the wafer 111a and the connection pads 113. The support film includes a support base member 152 and an adhesive 151 attached on the base member 152, and the one surface and the connection pads of the wafer 111a through the adhesive 151. (117-147). Referring to FIG. 4D, the other surface of the wafer 111a is polished to form a plurality of vias 117 arranged on the thin film wafer 110. The wafer 111a is polished until at least the coating film 115 arranged on the bottom surface of the groove 117a is removed to form the via holes 117.

도 4e를 참조하면, 상기 접착층(151)과 상기 베이스 필름(152)사이에는 UV 경화물질이 도포되어 있으며, 연마공정후 UV를 조사하여 상기 베이스 부재(152)를 제거하여 제1반도체 패키지(110)를 제작한다. 이어서, 도 4a 내지 도 4d의 상기 반도체 패키지(110)을 제조하는 방법과 동일한 방법으로, 상기 웨이퍼들(121 - 141)내에 다수의 비어들(127 - 147)이 배열되는 반도체 패키지들(120 - 140)을 제작한다. 상기 반도체 패키지들(110 - 140)을 페이스 다운 방식으로 순차 적층한다. 상기 반도체 패키지들(110 - 140)은 상기 비어들(117 - 147)이 상기 웨이퍼(111)의 상기 상면에 수직한 방향으로 일렬로 배열되도록 적층되어진다.Referring to FIG. 4E, a UV curable material is coated between the adhesive layer 151 and the base film 152, and the first semiconductor package 110 is removed by irradiating UV after the polishing process to remove the base member 152. ). Subsequently, in the same manner as the method of manufacturing the semiconductor package 110 of FIGS. 4A to 4D, the plurality of vias 127 to 147 are arranged in the wafers 121 to 141. 140). The semiconductor packages 110 to 140 are sequentially stacked in a face down manner. The semiconductor packages 110-140 are stacked such that the vias 117-147 are arranged in a line in a direction perpendicular to the upper surface of the wafer 111.

도 4f를 참조하면, 레이저 버닝(laser burning) 법이나 광분해법을 통해 상기 비어들(117 - 147)에 대응하는 상기 접착층(151)의 일부분을 제거한다. 이때, 상기 접착층(151)은 상기 비어(117)가 노출되도록 형성한다. 도 4g를 참조하면, 고압의 인젝션 방식으로 상기 반도체 패키지들(110 - 140)의 상기 웨이퍼들(111 - 141)의 상기 비어들(117 - 147)내에 일체형 관통 전극들(160)을 형성하고, 상기 반도체 패키지(140)의 상기 웨이퍼(141)의 일면상에 상기 관통 전극들(160)과 일체로 된 범프들(170)를 형성한다. 따라서, 웨이퍼 레벨 스택 패키지(100)가 제작된다.Referring to FIG. 4F, a portion of the adhesive layer 151 corresponding to the vias 117 to 147 is removed by laser burning or photolysis. In this case, the adhesive layer 151 is formed to expose the via 117. Referring to FIG. 4G, integral through electrodes 160 are formed in the vias 117-147 of the wafers 111-141 of the semiconductor packages 110-140 by a high-pressure injection method. Bumps 170 integrated with the through electrodes 160 are formed on one surface of the wafer 141 of the semiconductor package 140. Thus, the wafer level stack package 100 is produced.

한편, 도 2b와 같이 상기 반도체 패키지들(110 - 140)을 페이스 업 방식으로 순차 적층하고, 고압의 인젝션 방식으로 상기 반도체 패키지들(110 - 140)의 상기 웨이퍼들(111 - 141)의 상기 비어들(117 - 147)내에 일체형 관통 전극들(160)을 형성하며, 상기 반도체 패키지(110)상에 상기 관통 전극들(160)과 일체로 된 범프들(170)를 형성할 수 있다. Meanwhile, as shown in FIG. 2B, the semiconductor packages 110 to 140 are sequentially stacked in a face-up manner, and the vias of the wafers 111 to 141 of the semiconductor packages 110 to 140 are formed by a high-pressure injection method. The integrated through electrodes 160 may be formed in the fields 117 to 147, and bumps 170 may be formed on the semiconductor package 110 and may be integrated with the through electrodes 160.

도 5a 는 도 1a 및 도 1b 그리고 도 2a 및 도 2b의 일체형 관통 전극(160)과 범프(170)를 형성하기 위한 반도체 제조장치(300)의 단면도이다. 도 5b는 도 5a의 부분 확대 단면도이다. 도 5a 및 도 5c를 참조하면, 반도체 제조장치(300)는 인젝션 유니트(310), 상부 다이(310)와 하부 다이(350)를 구비한다. 상기 하부 다이(310)에는 도 3e 또는 4f의 공정이 완료된 웨이퍼 레벨 스택 패키지(100)를 지지하기 위한 것으로서, 상기 상부 다이(310)에 대응하여 상, 하 이동한다. 상기 하부 다이(350)는 범프 형성을 위한 홀들(355)이 상기 비어들(117 - 147)에 대응하여 배열된다. 5A is a cross-sectional view of the semiconductor manufacturing apparatus 300 for forming the integrated through electrode 160 and the bump 170 of FIGS. 1A and 1B and FIGS. 2A and 2B. FIG. 5B is a partially enlarged cross-sectional view of FIG. 5A. 5A and 5C, the semiconductor manufacturing apparatus 300 includes an injection unit 310, an upper die 310, and a lower die 350. The lower die 310 supports the wafer level stack package 100 having the process of FIG. 3E or 4F completed, and moves up and down corresponding to the upper die 310. The lower die 350 has holes 355 for bump formation arranged correspondingly to the vias 117-147.

상기 범프 형성공정시 상기 홀들(355)을 막아주기 위한 블록킹 핀들(370)이 상기 하부 다이(350) 하부에 상기 홀들(355)에 대응하여 배열된다. 상기 블럭킹 핀 들(370)은 상기 블럭킹 핀 드라이브 플레이트(390)에 고정되어, 상기 블럭킹 핀들(370)은 상기 드라이브 플레이트(390)에 의해 상기 상부 다이(310)에 대해 상, 하 이동하게 된다. 상기 블럭킹 핀들(370)의 하부에는 코일 스프링들(380)이 배열되어, 블럭킹 핀들(370)의 높이 공차에 의해 홀 블럭킹 기능이 저하되는 것을 방지한다.Blocking pins 370 for blocking the holes 355 in the bump forming process are arranged under the lower die 350 to correspond to the holes 355. The blocking pins 370 are fixed to the blocking pin drive plate 390 so that the blocking pins 370 are moved up and down with respect to the upper die 310 by the drive plate 390. Coil springs 380 are arranged below the blocking pins 370 to prevent the hole blocking function from being degraded due to the height tolerance of the blocking pins 370.

상기 상부 다이(310)에는 상기 스택 패키지(100)의 비어들(117 - 147)로 관통 전극용 도전성 물질(330)을 제공하기 위한 인젝션 러너들(340)가 배열된다. 상기 인젝션 러너들(340)은 상기 하부 다이(350)의 홀들(355)에 대응하여 배열되어, 상기 스택 패키지(100)의 상기 비어들(117 - 147)로 도전성 물질(330)을 제공한다. 상기 상부 다이(310)는 상기 인젝션 유니트(310)의 하부에 부착된다. 상기 인젝션 유니트(310)는 그의 내부에 상기 공통 전극용 도전성 물질이 저장되는 저장고(330)를 구비한다. 상기 인젝션 유니트(310)의 상부에는 상, 하 이동하는 플런저(320)가 배열되어, 상기 플런저(320)가 하측방향으로 이동시 고압에 의해 상기 저장고(330)의 상기 도전성 물질이 인젝션 러너(340)로 제공된다. 상기 상부 다이(310)와 상기 하부 다이(350)에는 각각 스택 패키지(100)와의 밀착성을 향상시키기 위한 진공 홀들(315, 360)이 배열되어 있다. 상기 진공홀(315)은 도 5c와 같이 상기 린젝션 러너(340)의 주변에 배열되다.Injection runners 340 are arranged in the upper die 310 to provide conductive material 330 for through electrodes to vias 117-147 of the stack package 100. The injection runners 340 are arranged corresponding to the holes 355 of the lower die 350 to provide the conductive material 330 to the vias 117-147 of the stack package 100. The upper die 310 is attached to the lower portion of the injection unit 310. The injection unit 310 includes a storage 330 in which the conductive material for the common electrode is stored. The plunger 320 which moves up and down is arranged on the injection unit 310 so that the conductive material of the reservoir 330 is injected by the high pressure when the plunger 320 moves downward. Is provided. Vacuum holes 315 and 360 are arranged in the upper die 310 and the lower die 350 to improve adhesion to the stack package 100, respectively. The vacuum hole 315 is arranged around the injection runner 340 as shown in Figure 5c.

도 6a 내지 도 6f는 도 5a 내지 도 5c의 반도체 제조 장치를 이용하여 일체형 관통 전극(160)과 범프(170)를 형성하는 방법을 설명하기 위한 단면도이다. 도 6a를 참조하면, 상부 다이(310)와 하부 다이(350)가 서로 이격 배열되어 있다. 상 기 하부 다이(350)상에 도 3e 또는 도 4f와 같이 제조된 비어홀들(117 - 147)을 구비하는 스택 패키지(100)를 배열한다. 상기 스택 패키지(100)는 상기 상부 다이(310)의 인젝션 러너(340)와 상기 하부 다이(350)의 홀들(355)에 대응하도록 정렬시켜 준다. 이때, 카메라(미도시) 등을 이용하여 스택 패키지를 장착하기 전에 스택 패키지(100)의 장착 위치를 확인할 수 있다.6A through 6F are cross-sectional views illustrating a method of forming the integrated through electrode 160 and the bump 170 using the semiconductor manufacturing apparatus of FIGS. 5A through 5C. Referring to FIG. 6A, the upper die 310 and the lower die 350 are spaced apart from each other. The stack package 100 having the via holes 117 to 147 manufactured as shown in FIG. 3E or 4F is arranged on the lower die 350. The stack package 100 is aligned to correspond to the injection runner 340 of the upper die 310 and the holes 355 of the lower die 350. At this time, the mounting position of the stack package 100 may be checked before the stack package is mounted using a camera (not shown).

도 6c를 참조하면, 상기 하부 다이(350)를 상향 이동시켜 상기 스택 패키지(100)를 상부 다이(310)에 접속시켜 준다. 접촉이 완료된 상태는 상기 상부 다이(310) 또는/및 상기 하부 다이(350)에 배열된 센서(미도시)를 이용하여 감지할 수 있다. 접촉이 완료되면, 상기 상부 다이(310)와 상기 하부 다이(350)의 진공장치(미도시)를 이용하여 상기 상부 다이(310)와 상기 하부 다이(350)를 단단히 밀착시켜 고정하고, 상기 스택 패키지(100)의 상기 비어들(117 - 147)과 상기 하부 다이(350)의 범프 형성을 위한 홀들(355)내의 공기를 제거한다. Referring to FIG. 6C, the lower die 350 is moved upward to connect the stack package 100 to the upper die 310. The contact is completed may be sensed using a sensor (not shown) arranged on the upper die 310 and / or the lower die 350. When the contact is complete, the upper die 310 and the lower die 350 are tightly fixed and fixed by using a vacuum device (not shown) of the upper die 310 and the lower die 350, and the stack Air in the holes 355 for bump formation of the vias 117-147 and the lower die 350 of the package 100 is removed.

도 6d를 참조하면, 이와 같이 진공상태로 만들어준 다음, 상기 블록킹 핀 드라이브 플레이트(390)를 상향 이동시켜 상기 블록킹 핀들(370)이 상기 하부 다이(350)의 범프 형성용 홀들(355)의 하부를 밀봉시켜 준다. 도 6e를 참조하면, 고압 플런저(310)를 하향 이동시켜 저장고(330)에 저장되어 있는 도전성 물질을 인젝션 러너(340)를 통해 상기 스택 패키지(100)의 상기 비어들(117 - 147)과 상기 하부 다이(350)의 홀들(355)로 제공한다. 상기 비어들(117 - 147)과 상기 하부 다이(350)의 홀들(350)에 도전성 물질이 채워준 다음 상기 하부 다이(350)의 내부 또는 외부에 배열된 가열 장치(미도시)를 이용하여 상기 비어들(117 - 147)과 상기 홀들(355)내에 채워진 도전성 물질을 고상으로 소결시켜 둔다. 일체형 관통전극(160)과 범프(170)가 형성된다.Referring to FIG. 6D, after making the vacuum state, the blocking pin drive plate 390 is moved upward so that the blocking pins 370 are lower than the bump forming holes 355 of the lower die 350. Seal it. Referring to FIG. 6E, the vias 117-147 of the stack package 100 and the conductive material stored in the storage 330 are moved downward by moving the high pressure plunger 310. To the holes 355 of the lower die 350. The vias 117-147 and the holes 350 of the lower die 350 are filled with a conductive material, and then the vias are heated using a heating device (not shown) arranged inside or outside the lower die 350. 117 to 147 and the conductive material filled in the holes 355 are sintered to a solid phase. The integrated through electrode 160 and the bump 170 are formed.

도 6f를 참조하면, 상기 하부 다이(350)를 하향 이동시켜 상기 상부 다이(310)로부터 분리시켜 준다. 상기 하부 다이(350)로부터 스택 패키지(100)를 분리시켜 준다. 따라서, 일체형 관통전극(160)과 범프(170)를 구비하는 웨이퍼 레벨 스택 패키지(100)가 제조된다.Referring to FIG. 6F, the lower die 350 is moved downward to separate from the upper die 310. The stack package 100 is separated from the lower die 350. Thus, a wafer level stack package 100 having an integrated through electrode 160 and bumps 170 is manufactured.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the scope of the technical idea of the present invention. .

도 1a 및 도 1b는 본 발명의 일 실시예에 따른 웨이퍼 레벨 스택 패키지의 단면도이다.1A and 1B are cross-sectional views of a wafer level stack package according to one embodiment of the invention.

도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 웨이퍼 레벨 스택 패키지의 단면도이다.2A and 2B are cross-sectional views of a wafer level stack package according to another embodiment of the present invention.

도 3a 내지 도 3e는 도 1b의 웨이퍼 레벨 스택 패키지의 제조방법을 설명하기 위한 단면도이다.3A to 3E are cross-sectional views illustrating a method of manufacturing the wafer level stack package of FIG. 1B.

도 4a 내지 도 4f는 도 2b의 웨이퍼 레벨 스택 패키지의 제조방법을 설명하기 위한 단면도이다.4A through 4F are cross-sectional views illustrating a method of manufacturing the wafer level stack package of FIG. 2B.

도 5a는 본 발명의 접속단자와 범프를 일체형으로 제작하기 위한 반도체 제조장치의 단면도이다.5A is a cross-sectional view of a semiconductor manufacturing apparatus for integrally manufacturing the connection terminal and the bump of the present invention.

도 5b는 도 5a의 반도체 제조장치의 인젝션 러너와 블록킹 핀에 대한 확대 단면도를 도시한 것이다.FIG. 5B is an enlarged cross-sectional view of the injection runner and the blocking pin of the semiconductor manufacturing apparatus of FIG. 5A.

도 5c는 도 5a의 인젝션 핀과 진공 홀의 배열을 보여주는 평면도이다.5C is a plan view illustrating an arrangement of the injection pin and the vacuum hole of FIG. 5A.

도 6a 내지 도 6f는 도 5a의 반도체 제조장치를 이용하여 관통전극과 범프를 일체형으로 제작하는 방법을 설명하기 위한 단면도이다.6A to 6F are cross-sectional views illustrating a method of integrally manufacturing a through electrode and a bump using the semiconductor manufacturing apparatus of FIG. 5A.

Claims (13)

다수의 비어들을 구비하는 반도체 웨이퍼; 및 상기 반도체 웨이퍼의 일면상에 배열되는 다수의 접속 패드를 각각 구비하고, 상기 접속 패드들이 상측을 향하도록 순차 적층되는 다수의 패키지들;A semiconductor wafer having a plurality of vias; And a plurality of packages each having a plurality of connection pads arranged on one surface of the semiconductor wafer, and sequentially stacked such that the connection pads face upwards. 상기 비어들중 상기 웨이퍼의 상기 일면에 대하여 수직하게 일렬로 배열되는 비어들내에 일체형으로 배열된 다수의 관통전극;A plurality of through electrodes integrally arranged in vias of the vias arranged vertically in a row with respect to the one surface of the wafer; 상기 관통전극과 일체형으로 상기 다수의 패키지들중 하나에 배열되는 다수의 접속 단자를 구비하는 웨이퍼 레벨 스택 패키지.And a plurality of connecting terminals arranged in one of the plurality of packages integrally with the through electrode. 제 1 항에 있어서, 상기 접속단자들은 상기 다수의 패키지들중 상기 최하측에 배열되는 반도체 패키지의 상기 웨이퍼의 상기 일면에 대향하는 타면에 배열되는 것을 특징으로 하는 웨이퍼 레벨 스택 패키지.The wafer level stack package of claim 1, wherein the connection terminals are arranged on the other surface of the plurality of packages opposite the one surface of the wafer of the semiconductor package. 제 1 항에 있어서, 상기 접속단자들은 상기 다수의 패키지들중 상기 최상측에 배열되는 반도체 패키지의 상기 웨이퍼의 상기 일면에 배열되는 것을 특징으로 하는 웨이퍼 레벨 스택 패키지.The wafer level stack package of claim 1, wherein the connection terminals are arranged on the one surface of the wafer of the semiconductor package arranged on the uppermost side of the plurality of packages. 제 1 항에 있어서, 상기 반도체 패키지들의 사이에는 접착층들이 각각 배열되되, 상기 접속 패드들 및 상기 접속 패드들에 인접한 상기 웨이퍼의 일면의 일부 분이 노출되도록 배열되는 것을 특징으로 하는 웨이퍼 레벨 스택 패키지.The wafer level stack package of claim 1, wherein adhesive layers are respectively arranged between the semiconductor packages, and the connection pads and a portion of one surface of the wafer adjacent to the connection pads are exposed. 제 4 항에 있어서, 상기 관통 전극들은 상기 노출된 접속 패드 및 상기 웨이퍼의 상기 노출된 일면상에도 배열되는 것을 특징으로 하는 웨이퍼 레벨 스택 패키지.5. The wafer level stack package of claim 4, wherein the through electrodes are also arranged on the exposed connection pad and the exposed one side of the wafer. 제 1 항에 있어서, 상기 비어홀들의 내측벽 및 상기 비어홀들에 인접한 접속 패드의 일부분들상에 배열되는 도전성 코팅막을 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 스택 패키지.The wafer level stack package of claim 1, further comprising a conductive coating layer disposed on inner walls of the via holes and portions of a connection pad adjacent to the via holes. 제 1 항에 있어서, 상기 반도체 칩들의 사이에는 접착층들이 각각 배열되되, 상기 접속 패드들 및 상기 접속 패드들상의 상기 도전성 코팅막을 덮도록 배열되는 것을 특징으로 하는 웨이퍼 레벨 스택 패키지.The wafer level stack package of claim 1, wherein adhesive layers are arranged between the semiconductor chips, respectively, to cover the connection pads and the conductive coating layer on the connection pads. 다수의 비어들을 구비하는 반도체 웨이퍼; 및 상기 반도체 웨이퍼의 일면상에 배열되는 다수의 접속 패드를 각각 구비하는 다수의 패키지들을 제작하되, 각 패키지들을 제작하는 것은 상기 반도체 웨이퍼의 일면상에 다수의 접속 패드들을 형성하고; 상기 접속 패드들과 상기 반도체 웨이퍼를 일정 두께만큼 식각하여 다수의 홈들을 형성하며; 상기 웨이퍼의 일면상에 접착제를 부착하고; 상기 홈들이 비어홀들이 되도록 상기 웨이퍼의 타면을 연마하여 것을 포함하며;A semiconductor wafer having a plurality of vias; And manufacturing a plurality of packages each having a plurality of connection pads arranged on one surface of the semiconductor wafer, wherein manufacturing each package forms a plurality of connection pads on one surface of the semiconductor wafer; Etching the connection pads and the semiconductor wafer by a predetermined thickness to form a plurality of grooves; Attaching an adhesive on one side of the wafer; Polishing the other side of the wafer such that the grooves are via holes; 상기 다수의 패키지들을 상기 비어들이 상기 웨이퍼의 상기 일면에 대하여 수직한 방향으로 일렬 배열되고, 상기 접속 패드들이 상측을 향하도록 순차 적층하고;Sequentially stacking the plurality of packages such that the vias are arranged in a direction perpendicular to the one surface of the wafer and the connection pads face upward; 상기 비어들중 상기 웨이퍼의 상기 일면에 대하여 수직하게 일렬로 배열되는 상기 비어들내에 다수의 관통전극과 상기 다수의 패키지들중 하나에 배열되는 다수의 접속 단자를 일체형으로 형성하는 것을 포함하는 웨이퍼 레벨 스택 패키지의 제조방법.A wafer level comprising integrally forming a plurality of through electrodes and a plurality of connection terminals arranged in one of the plurality of packages in the vias arranged in a line perpendicular to the one surface of the wafer among the vias Method of making a stack package. 제 8 항에 있어서, 상기 접속단자들은 상기 다수의 패키지들중 상기 최하측에 배열되는 반도체 패키지의 상기 웨이퍼의 상기 일면에 대향하는 타면에 배열되거나, 또는 상기 접속단자들은 상기 다수의 패키지들중 상기 최상측에 배열되는 반도체 패키지의 상기 웨이퍼의 상기 일면에 배열되는 것을 특징으로 하는 웨이퍼 레벨 스택 패키지의 제조방법.The semiconductor device of claim 8, wherein the connection terminals are arranged on the other surface of the plurality of packages opposite to one surface of the wafer of the semiconductor package, or the connection terminals are arranged in the plurality of packages. A method of manufacturing a wafer level stack package, characterized in that arranged on the one side of the wafer of the semiconductor package arranged on the top side. 제 8 항에 있어서, 상기 접착층들은 상기 접속 패드들 및 상기 접속 패드들에 인접한 상기 웨이퍼의 일면의 일부분이 노출되도록 배열되어, 상기 관통 전극들이 상기 노출된 접속 패드 및 상기 웨이퍼의 상기 노출된 일면상에도 배열되는 것을 특징으로 하는 웨이퍼 레벨 스택 패키지의 제조방법.The method of claim 8, wherein the adhesive layers are arranged such that the connection pads and a portion of one surface of the wafer adjacent to the connection pads are exposed so that the through electrodes are exposed on the exposed connection pad and the exposed one surface of the wafer. Method for manufacturing a wafer-level stack package, characterized in that also arranged. 제 8 항에 있어서, 상기 비어홀들의 내측벽 및 상기 비어홀들에 인접한 접속 패드의 일부분들상에 도전성 코팅막을 형성하는 것을 더 포함하는 것을 특징으로 하는 웨이퍼 레벨 스택 패키지의 제조방법.10. The method of claim 8, further comprising forming a conductive coating on the inner walls of the via holes and portions of the connection pads adjacent to the via holes. 제 8 항에 있어서, 상기 일체형 관통전극과 접속단자들을 형성하는 것은 고압 인젝션 방식으로 도전성 물질을 상기 비어홀들내에 주입하고, 고온에서 소결하는 것을 포함하는 것을 특징으로 하는 웨이퍼 레벨 스택 패키지의 제조방법.9. The method of claim 8, wherein forming the integrated through electrode and the connecting terminals comprises injecting a conductive material into the via holes by high pressure injection and sintering at high temperature. 도전성 물질을 저장하는 저장고를 포함하는 인젝션 유니트;An injection unit including a reservoir for storing a conductive material; 상기 인젝션 유니트의 하면에 부착되어, 상기 도전성 물질의 이동 통로가 되는 다수의 인젝션 러너들을 구비하는 상부 다이;An upper die attached to a lower surface of the injection unit, the upper die having a plurality of injection runners that serve as movement paths of the conductive material; 상기 상부 다이의 상기 인젝션 러너들에 대응하여 배열되는 다수의 홀들을 구비하고, 상기 상부 다이에 대응하여 상, 하 이동하는 반도체 패키지 지지용 하부 다이;A lower die for supporting a semiconductor package having a plurality of holes arranged in correspondence with the injection runners of the upper die and moving up and down corresponding to the upper die; 상기 하부 다이에 배열되어, 상기 홀들의 저면을 막아주는 블록킹 핀들;Blocking pins arranged on the lower die to block bottom surfaces of the holes; 상기 블록킹 핀들이 고정되고, 상기 상부 다이에 대해 상기 블록킹 핀들을 상, 하 이동시켜 주는 블록킹 핀 드라이브 플레이트; 및A blocking pin drive plate to which the blocking pins are fixed and which move the blocking pins up and down with respect to the upper die; And 상기 인젝션 유니트의 상부에 배열되어, 상기 상부 다이에 대해 상, 하이동하여 저장고 내의 상기 도전성 물질을 상기 상부 다이의 러너들로 제공하는 플런저를 구비하는 반도체 제조장치.And a plunger arranged on top of the injection unit, the plunger providing the conductive material in the reservoir to the runners of the upper die while moving up and down relative to the upper die.
KR1020080058044A 2008-06-19 2008-06-19 Wafer level chip stack package and method of fabricating the same and apparatus of manufacturing semiconductor package KR20090132000A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080058044A KR20090132000A (en) 2008-06-19 2008-06-19 Wafer level chip stack package and method of fabricating the same and apparatus of manufacturing semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080058044A KR20090132000A (en) 2008-06-19 2008-06-19 Wafer level chip stack package and method of fabricating the same and apparatus of manufacturing semiconductor package

Publications (1)

Publication Number Publication Date
KR20090132000A true KR20090132000A (en) 2009-12-30

Family

ID=41691112

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080058044A KR20090132000A (en) 2008-06-19 2008-06-19 Wafer level chip stack package and method of fabricating the same and apparatus of manufacturing semiconductor package

Country Status (1)

Country Link
KR (1) KR20090132000A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8987869B2 (en) 2012-01-11 2015-03-24 Samsung Electronics Co., Ltd. Integrated circuit devices including through-silicon-vias having integral contact pads
TWI686918B (en) * 2014-11-05 2020-03-01 美商艾馬克科技公司 Wafer-level stack chip package and method of manufacturing the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8987869B2 (en) 2012-01-11 2015-03-24 Samsung Electronics Co., Ltd. Integrated circuit devices including through-silicon-vias having integral contact pads
TWI686918B (en) * 2014-11-05 2020-03-01 美商艾馬克科技公司 Wafer-level stack chip package and method of manufacturing the same

Similar Documents

Publication Publication Date Title
TWI653711B (en) Semiconductor package and method of manufacturing same
US6479321B2 (en) One-step semiconductor stack packaging method
US9184153B2 (en) Chip stack structure and method for fabricating the same
US9129826B2 (en) Epoxy bump for overhang die
KR101190920B1 (en) Stacked semiconductor package and method of manufacturing thereof
US20070114677A1 (en) Semiconductor package with heat sink, stack package using the same and manufacturing method thereof
US9984900B2 (en) Semiconductor device including at least one element
KR101299852B1 (en) Multipackage module having stacked packages with asymmetrically arranged die and molding
KR20170118884A (en) Vertical shielding and interconnect for SIP modules
KR100521279B1 (en) Stack Chip Package
JP2013021216A (en) Laminate type semiconductor package
WO2014148485A1 (en) Semiconductor device and manufacturing method therefor
JP2013021058A (en) Manufacturing method of semiconductor device
JP2012221989A (en) Semiconductor device manufacturing apparatus and semiconductor device manufacturing method
JP2012209449A (en) Method of manufacturing semiconductor device
TWI518874B (en) Semiconductor package, semiconductor package unit and method of manufacturing semiconductor package
CN110071048B (en) Semiconductor package and method of manufacturing the same
US20220165709A1 (en) Stacked semiconductor package and packaging method thereof
JP2015018897A (en) Semiconductor device manufacturing method
KR20090132000A (en) Wafer level chip stack package and method of fabricating the same and apparatus of manufacturing semiconductor package
JP2022014121A (en) Semiconductor device and manufacturing method for the same
KR101070022B1 (en) Multi-layer ceramic circuit board, fabrication method of the same and electric device module
JP5172590B2 (en) Resin sealing method and resin sealing apparatus for laminated wiring board
KR101494411B1 (en) Semiconductor package, and method of manufacturing the same
JP2012015446A (en) Method of manufacturing semiconductor device

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid